JP3866874B2 - シリサイド化素子を形成する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、浅いソースおよびドレイン領域の、非常に短いチャネル長を有するＳＩＭＯＸおよびＭＯＳトランジスタ上に形成された高性能ＣＭＯＳに関する。
【０００２】
【従来の技術】
ＭＯＳ回路は概して、バリア、導電性媒体、または中間層として高融点金属または高融点金属のシリサイドを用いる。高融点金属およびそのシリサイドは、比較的低い抵抗率および低い接触抵抗を有し、導電体膜および導電体層として望ましい。
【０００３】
【発明が解決しようとする課題】
しかし、公知のサリサイド処理は、深いサブミクロンＭＯＳトランジスタ上で作用しない。なぜなら、このような処理は、概して多量のシリコンを消費しすぎるからである。更に、シリサイド層の均一な堆積を達成する際の不純物および課題は、製造上の問題を引き起こす。シリコンの選択的なエピタキシャル成長またはポリシリコンの選択的な堆積は、専門的な製造機器を必要とする。更に、サリサイド処理の選択性は、アニールされた膜の表面状態に強く依存する。
【０００４】
本発明の目的は、超高密度、超小型形状回路の製造のための単純で信頼性が有り、コスト効率の高いサリサイドＣＭＯＳ処理／構造体を開発することである。
【０００５】
【課題を解決するための手段】
本発明の１つの局面によれば、シリサイド化素子を形成する方法は、素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体に第１の反応性材料の第１の層を形成する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域および該第１の反応性材料の該第１の層の上全体に第２の反応性材料の第２の層を形成する工程と、該第１の反応性材料および該第２の反応性材料を反応させてシリサイド層を形成する工程と、未反応の該反応性材料を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。これにより、上記目的が達成される。
【０００６】
好ましくは、上記反応させる工程が、約５００℃から９００℃の間の温度で約１０秒から５０秒間の範囲の持続時間で上記構造体を高速熱アニールすることを含む。
【０００７】
好ましくは、上記第１の反応性材料の上記第１の層を、上記形成された構造体の上全体に形成する工程が、ポリシリコンの層を堆積することを含み、上記第２の反応性材料の上記第２の層を形成する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積することを含む。
【０００８】
好ましくは、上記第１の反応性材料の上記第１の層を、上記形成された構造体の上全体に形成する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積することを含み、上記第２の反応性材料の上記第２の層を形成する工程が、ポリシリコンの層を堆積することを含む。
【０００９】
好ましくは、上記第１の反応性材料の上記第１の層を、上記形成された構造体の上全体に形成する工程が、Ｎｉ、ＣｏおよびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積すること、および該第１の反応性材料の該第１の層の上にＴｉの層を堆積することを含み、該構造体の上記選択部分に上記絶縁領域を設ける工程が、Ｔｉ層を酸化してＴｉＯ2を形成することを含み、上記第２の反応性材料の上記第２の層を形成する工程が、ポリシリコンの層を堆積することを含む。
【００１０】
本発明の別の局面では、シリサイド化素子を形成する方法は、素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体にポリシリコンの層を堆積する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域と該ポリシリコン層との上全体にＮｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積する工程と、該ポリシリコンと該高融点金属とを反応させてシリサイド層を形成する工程と、未反応の該高融点金属を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。これにより、上記目的が達成される。
【００１１】
好ましくは、上記反応させる工程が、約５００℃から９００℃の間の温度で約１０秒から５０秒間の範囲の持続時間で上記構造体を高速熱アニールすることを含む。
【００１２】
本発明の更に別の局面によれば、シリサイド化素子を形成する方法は、素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体に高融点金属の層を堆積する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域および第１の反応性材料の第１の層の上全体にポリシリコン層を堆積する工程と、該第１の反応性材料および第２の反応性材料を反応させてシリサイド層を形成する工程と、未反応の該反応性材料を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。これにより、上記目的が達成される。
【００１３】
好ましくは、上記反応させる工程が、約５００℃から９００℃の間の温度で約１０秒から５０秒間の範囲の持続時間で上記構造体を高速熱アニールすることを含む。
【００１４】
好ましくは、上記高融点金属の層を堆積する工程が、ＣｏおよびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積すること、および上記第１の反応性材料の上記第１の層の上にＴｉの層を堆積することを含み、上記構造体の選択部分に上記絶縁領域を設ける工程が、Ｔｉを酸化してＴｉＯ2を形成することを含み、上記第２の反応性材料の第２の層を形成する工程が、ポリシリコン層を堆積することを含む。
【００１５】
好ましくは、上記高融点金属層を堆積する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属を堆積することを含む。
【００１６】
シリサイド化素子を形成する本発明の方法は、素子範囲を基板上に形成して基板を調製する工程と、基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された構造体の上全体に第１の反応性材料の第１の層を形成する工程と、構造体の選択部分に絶縁領域を設ける工程と、絶縁領域および第１の反応性材料の第１の層の上全体に第２の反応性材料の第２の層を形成する工程と、第１の反応性材料と第２の反応性材料とを反応させてシリサイド層を形成する工程と、未反応の反応性材料を除去する工程と、シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。
【００１７】
以下に本発明の作用を説明する。ＳＯＩ／ＣＭＯＳ素子において、ソース・ドレイン・ゲート上にポリシリコンを形成し、その上にさらにＴｉ、Ｃｏなどの高融点金属を堆積させて、熱処理によってシリサイド膜を形成することにより、半導体素子の縮小化および高信頼性化が可能になる。
【００１８】
【発明の実施の形態】
本発明による構造体および構造体を形成する方法は、ＳＩＭＯＸ（Separation by IMplantation of Oxygen)基板を用いて説明される。同一の技術が、バルクシリコン素子にも適用され得る。
【００１９】
出発物質は、非常に薄い表層シリコン膜を有するＳＩＭＯＸウエハである。図１を参照すると、ＳＩＭＯＸウエハの一部分が、概して参照符号１０で示されている。ウエハ１０は、本明細書中で基板とも呼ばれる単結晶シリコン部分１２を有する。埋め込み酸化物層１４は、１００ｎｍと３００ｎｍとの間の厚さを有し、シリコン膜層は、１００ｎｍ未満の厚さを有する。ウエハは、その上に素子範囲を形成するよう調製される。構造体は、活性領域エッチングおよび閾値電圧調節イオン注入によって処理される。バルクシリコンが用いられる場合、ウェル拡散が用いられ、続いて、ＬＯＣＯＳまたは適切な分離形成、閾値電圧調節、およびイオン注入が行われる。いずれの場合においても、次の工程はゲート酸化、ポリシリコン堆積、ゲート電極エッチング、およびＬＤＤイオン注入であり、これらによって基板とシリサイド層との間に位置する構造体を形成する。
【００２０】
図１に示される構造体は、基板１２と、埋め込み酸化物層１４と、表層シリコン膜の残遺物である２つのシリコン領域１６および１８を含む。各シリコン領域１６および１８の一部分はドープされ、Ｎ+領域１６ａおよび１６ｂと、Ｐ+領域１８ａおよび１８ｂとをそれぞれ形成する。各領域の中心部分は、未処理シリコンのままである。領域１６および１８のドーピング密度は、それぞれボロン１．０×１０16ｃｍ-3から１．０×１０18ｃｍ-3およびボロン５．０×１０15ｃｍ-3から５．０×１０17ｃｍ-3である。Ｎ-領域のドーピング密度は、ヒ素または亜リン酸１．０×１０18ｃｍ-3から５．０×１０19ｃｍ-3である。Ｐ+領域のドーピング密度は、ボロン１．０×１０18ｃｍ-3から５．０×１０19ｃｍ-3である。シリコン領域１６および１８は、酸化物キャップ２０および２２によりそれぞれ包囲される。ゲートポリシリコン領域２４および２６は、シリコン領域１６および１８の上全体にそれぞれ配置される。上記の工程は、任意の従来のプロセスで達成され得る。
【００２１】
絶縁体として機能する酸化シリコン層または窒化シリコン層が、基板全体の上に亘って堆積される。この絶縁層の厚さは、５０ｎｍから１００ｎｍの間である。本明細書に記載の実施形態では、酸化シリコンが用いられる。図２を参照すると、構造体はプラズマエッチングされ、絶縁性の酸化物層の上部部分を除去し、ゲート電極２４および２６の側壁に酸化物を残す。これらの側壁は、酸化物キャップ２０および２２の残りの部分と結合して酸化物カップ２８および３０を形成し、ならびに酸化物側壁３２、３４、３６および３８をシリコン領域１６および１８の端部に形成する。
【００２２】
構造体の一部分は、ｎＭＯＳおよびｐＭＯＳそれぞれのためのＮ+およびＰ+ソース／ドレイン用イオン注入のためのフォトレジストによって覆われる。Ｎ+およびＰ+ソース／ドレインイオン、すなわち、Ｎ+領域にはＡｓイオンおよびＰ+領域にはＢＦ2イオン、が注入される。Ｎ+領域への注入は、１０ｋｅＶから６０ｋｅＶのエネルギーレベルおよび１．０×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量で行われ、Ｐ+領域への注入は、１０ｋｅＶから６０ｋｅＶのエネルギーレベルおよび１×１０15ｃｍ-2から５．０×１０15ｃｍ-2のドーズ量で行われ、Ｎ+領域４０および４２、ならびにＰ+領域４４および４６を形成する。これらの領域は、最終的に素子のソース／ドレイン領域となる。ゲートポリシリコンは、ゲートポリシリコンの直下の範囲にイオンが注入されるのを防止し、この範囲は、シリコン領域１６および１８として元の状態のまま残る。シリコン領域１６および１８は、ＬＤＤ領域であり、領域４０および４６はソース領域、領域４２および４４はドレイン領域である。
【００２３】
図３を参照すると、第１の反応性材料の第１の層４８が、既に形成された構造体上に堆積され、続いて、構造体の選択部分に絶縁領域５０、５２、５４、および５６が形成され、第２の反応性材料の第２の層５８が堆積される。第１の実施形態において、第１の層４８はポリシリコンの薄い層であり、構造体の上全体に５０ｎｍから１００ｎｍの間の厚さまで堆積される。酸化シリコンまたは窒化シリコンの層が、５０ｎｍから１００ｎｍの間の厚さに堆積され、絶縁領域を形成する。あるいは、酸化物層は熱プロセスによって１０ｎｍから５０ｎｍの厚さに形成され得る。酸化物または窒化物層は、プラズマエッチングされ、酸化ストリップまたは窒化ストリップ５０、５２、５４および５６をそれぞれゲート電極２４および２６それぞれの側壁に形成する。第２の層５８は、高融点金属の薄い層から形成されており、ＣＶＤまたはスパッタリングによって堆積される。高融点金属はＣｏ，Ｔｉ，Ｎｉ，およびＰｔであり得、５ｎｍと５０ｎｍとの間の厚さまで堆積される。
【００２４】
構造体はフォトレジストによって覆われ、図４に示すように、高融点金属がシリサイドを中に有さない範囲からエッチングにより除去される。５００℃から９００℃の間の温度で１０秒から５０秒間の高速熱アニール（ＲＴＡ）中に高融点金属とシリコンとの反応としてシリサイド化が起こり、その結果、図５に示すように、シリサイド層６０、６２、６４、６６、および６８が形成される。
【００２５】
未反応の高融点金属は選択的なエッチングによって除去され、図６に示す構成が得られる。このエッチングの際に用いられる溶液は、Ｔｉに対してＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ、Ｐｔに対してＨＮＯ3＋ＨＣｌおよびＮｉまたはＣｏに対してＨＣｌ＋Ｈ2Ｏ2などである。
【００２６】
残りの酸化物が、稀釈されたＢＨＦ溶液中で選択的にエッチングされ、かつポリシリコンがＮＨＯ3：Ｈ2Ｏ2：Ｈ2Ｏ溶液中で選択的にエッチングされることによって、図７に示す構成が得られる。ゲートポリシリコン２４および２６の上に位置するシリサイド層６０および６２は、オーバーハング構造を有することに留意されるべきである。ポリシリコンの厚さは１００ｎｍを上回らないので、オーバーハング構造は１００ｎｍよりも薄い。よって、製造プロセス中に適切な品質管理があればステップカバレッジの問題はない。
【００２７】
従来のプロセスに従って、素子製造を完了し、シリサイド層の上、上方、または側面に沿って配置される、まだ形成されていない構造体を形成する。構造体は、ＣＶＤによって堆積された４００ｎｍから６００ｎｍの間の厚さの酸化物７０で覆われる。酸化物層７０が酸化物カップ２８および３０と結合する。構造体はメタライゼーションのための孔を形成するようにエッチングされ、金属が堆積されて、ソース電極７２、ゲート電極７４、共用ドレイン電極７６、ゲート電極７８、およびソース電極８０を形成する。完成したＣＭＯＳ対の断面図を図８に示す。
【００２８】
本発明の別の形態では、高融点金属が第１の反応性層として堆積され、側壁絶縁体が形成され、ポリシリコンの層が第２の反応性層として堆積される。この場合はポリシリコンである第２の反応性層の部分は、図４に示すように選択的にエッチングされる。その後シリサイド化が続き、そしてポリシリコンおよび高融点金属の選択的なエッチングが行われる。
【００２９】
高融点金属がＮｉ、ＣｏまたはＰｔである場合、Ｔｉの薄い層が最初の金属層の上に堆積され得る。Ｔｉ層の厚さは、５ｎｍから２０ｎｍなどの非常に小さい厚さであり得る。次いで、ウエハが大気に曝され、Ｔｉが酸化チタンに変換される。必要であれば、ウエハは４０℃から２５０℃の温度に加熱され、全てのＴｉを酸化チタンに変換する。酸化チタンはプラズマエッチングされ、ゲート電極の側壁に酸化チタン側壁を形成する。ポリシリコンが堆積され、フォトレジストが塗布され、シリサイドが必要でない範囲からポリシリコンがエッチングにより除去される。その後、ウエハは、シリサイド層を形成するために処理される。
【００３０】
本発明の好適な実施形態およびそれらのいくつかの改変が開示されたが、添付の請求の範囲に規定された本発明の範囲を逸脱することなく更なる変更および改変がなされ得ることが理解される。
【００３１】
【発明の効果】
上述のように、本発明によれば、超高密度、超小型形状回路の製造のための、簡便で信頼性が高いサリサイドＣＭＯＳ処理およびその構造体を、高いコスト効率で提供できる。
【図面の簡単な説明】
【図１】最初のウエハ調製およびＬＤＤ注入後の構造体の前断面図ある。
【図２】Ｎ+およびＰ+領域の形成後の構造体の前断面図である。
【図３】高融点金属層の堆積後の構造体の前断面図である。
【図４】高融点金属層のエッチング後の構造体の前断面図である。
【図５】シリサイド化後の構造体の構造体の前断面図である。
【図６】未反応の高融点金属の選択的エッチング後の前断面図である。
【図７】酸化物層およびポリシリコン層の選択的エッチング後の前断面図である。
【図８】完成した構造体の前断面図である。
【符号の説明】
１０ ウエハ
１２ 単結晶シリコン基板
１４ 酸化物層
１６、１８ シリコン領域
２０、２２ 酸化物キャップ
２４、２６ ゲートポリシリコン領域
２８、３０ 酸化物カップ
３２、３４、３６、３８ 酸化物側壁
４０、４２ Ｎ+領域
４４、４６ Ｐ+領域
５０、５２、５４、５６ 絶縁領域
６０、６２、６４、６６、６８ シリサイド層
７０ 酸化物
７２、８０ ソース電極
７４、７８ ゲート電極
７６ 共用ドレイン電極
【発明の属する技術分野】
本発明は、浅いソースおよびドレイン領域の、非常に短いチャネル長を有するＳＩＭＯＸおよびＭＯＳトランジスタ上に形成された高性能ＣＭＯＳに関する。
【０００２】
【従来の技術】
ＭＯＳ回路は概して、バリア、導電性媒体、または中間層として高融点金属または高融点金属のシリサイドを用いる。高融点金属およびそのシリサイドは、比較的低い抵抗率および低い接触抵抗を有し、導電体膜および導電体層として望ましい。
【０００３】
【発明が解決しようとする課題】
しかし、公知のサリサイド処理は、深いサブミクロンＭＯＳトランジスタ上で作用しない。なぜなら、このような処理は、概して多量のシリコンを消費しすぎるからである。更に、シリサイド層の均一な堆積を達成する際の不純物および課題は、製造上の問題を引き起こす。シリコンの選択的なエピタキシャル成長またはポリシリコンの選択的な堆積は、専門的な製造機器を必要とする。更に、サリサイド処理の選択性は、アニールされた膜の表面状態に強く依存する。
【０００４】
本発明の目的は、超高密度、超小型形状回路の製造のための単純で信頼性が有り、コスト効率の高いサリサイドＣＭＯＳ処理／構造体を開発することである。
【０００５】
【課題を解決するための手段】
本発明の１つの局面によれば、シリサイド化素子を形成する方法は、素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体に第１の反応性材料の第１の層を形成する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域および該第１の反応性材料の該第１の層の上全体に第２の反応性材料の第２の層を形成する工程と、該第１の反応性材料および該第２の反応性材料を反応させてシリサイド層を形成する工程と、未反応の該反応性材料を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。これにより、上記目的が達成される。
【０００６】
好ましくは、上記反応させる工程が、約５００℃から９００℃の間の温度で約１０秒から５０秒間の範囲の持続時間で上記構造体を高速熱アニールすることを含む。
【０００７】
好ましくは、上記第１の反応性材料の上記第１の層を、上記形成された構造体の上全体に形成する工程が、ポリシリコンの層を堆積することを含み、上記第２の反応性材料の上記第２の層を形成する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積することを含む。
【０００８】
好ましくは、上記第１の反応性材料の上記第１の層を、上記形成された構造体の上全体に形成する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積することを含み、上記第２の反応性材料の上記第２の層を形成する工程が、ポリシリコンの層を堆積することを含む。
【０００９】
好ましくは、上記第１の反応性材料の上記第１の層を、上記形成された構造体の上全体に形成する工程が、Ｎｉ、ＣｏおよびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積すること、および該第１の反応性材料の該第１の層の上にＴｉの層を堆積することを含み、該構造体の上記選択部分に上記絶縁領域を設ける工程が、Ｔｉ層を酸化してＴｉＯ2を形成することを含み、上記第２の反応性材料の上記第２の層を形成する工程が、ポリシリコンの層を堆積することを含む。
【００１０】
本発明の別の局面では、シリサイド化素子を形成する方法は、素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体にポリシリコンの層を堆積する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域と該ポリシリコン層との上全体にＮｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積する工程と、該ポリシリコンと該高融点金属とを反応させてシリサイド層を形成する工程と、未反応の該高融点金属を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。これにより、上記目的が達成される。
【００１１】
好ましくは、上記反応させる工程が、約５００℃から９００℃の間の温度で約１０秒から５０秒間の範囲の持続時間で上記構造体を高速熱アニールすることを含む。
【００１２】
本発明の更に別の局面によれば、シリサイド化素子を形成する方法は、素子範囲を基板上に形成することにより該基板を調製する工程と、該基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された該構造体の上全体に高融点金属の層を堆積する工程と、該構造体の選択部分に絶縁領域を設ける工程と、該絶縁領域および第１の反応性材料の第１の層の上全体にポリシリコン層を堆積する工程と、該第１の反応性材料および第２の反応性材料を反応させてシリサイド層を形成する工程と、未反応の該反応性材料を除去する工程と、該シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。これにより、上記目的が達成される。
【００１３】
好ましくは、上記反応させる工程が、約５００℃から９００℃の間の温度で約１０秒から５０秒間の範囲の持続時間で上記構造体を高速熱アニールすることを含む。
【００１４】
好ましくは、上記高融点金属の層を堆積する工程が、ＣｏおよびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積すること、および上記第１の反応性材料の上記第１の層の上にＴｉの層を堆積することを含み、上記構造体の選択部分に上記絶縁領域を設ける工程が、Ｔｉを酸化してＴｉＯ2を形成することを含み、上記第２の反応性材料の第２の層を形成する工程が、ポリシリコン層を堆積することを含む。
【００１５】
好ましくは、上記高融点金属層を堆積する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属を堆積することを含む。
【００１６】
シリサイド化素子を形成する本発明の方法は、素子範囲を基板上に形成して基板を調製する工程と、基板と任意のシリサイド層との間に位置する構造体を設ける工程と、形成された構造体の上全体に第１の反応性材料の第１の層を形成する工程と、構造体の選択部分に絶縁領域を設ける工程と、絶縁領域および第１の反応性材料の第１の層の上全体に第２の反応性材料の第２の層を形成する工程と、第１の反応性材料と第２の反応性材料とを反応させてシリサイド層を形成する工程と、未反応の反応性材料を除去する工程と、シリサイド層上に位置する構造体を形成する工程と、素子をメタライズする工程と、を含む。
【００１７】
以下に本発明の作用を説明する。ＳＯＩ／ＣＭＯＳ素子において、ソース・ドレイン・ゲート上にポリシリコンを形成し、その上にさらにＴｉ、Ｃｏなどの高融点金属を堆積させて、熱処理によってシリサイド膜を形成することにより、半導体素子の縮小化および高信頼性化が可能になる。
【００１８】
【発明の実施の形態】
本発明による構造体および構造体を形成する方法は、ＳＩＭＯＸ（Separation by IMplantation of Oxygen)基板を用いて説明される。同一の技術が、バルクシリコン素子にも適用され得る。
【００１９】
出発物質は、非常に薄い表層シリコン膜を有するＳＩＭＯＸウエハである。図１を参照すると、ＳＩＭＯＸウエハの一部分が、概して参照符号１０で示されている。ウエハ１０は、本明細書中で基板とも呼ばれる単結晶シリコン部分１２を有する。埋め込み酸化物層１４は、１００ｎｍと３００ｎｍとの間の厚さを有し、シリコン膜層は、１００ｎｍ未満の厚さを有する。ウエハは、その上に素子範囲を形成するよう調製される。構造体は、活性領域エッチングおよび閾値電圧調節イオン注入によって処理される。バルクシリコンが用いられる場合、ウェル拡散が用いられ、続いて、ＬＯＣＯＳまたは適切な分離形成、閾値電圧調節、およびイオン注入が行われる。いずれの場合においても、次の工程はゲート酸化、ポリシリコン堆積、ゲート電極エッチング、およびＬＤＤイオン注入であり、これらによって基板とシリサイド層との間に位置する構造体を形成する。
【００２０】
図１に示される構造体は、基板１２と、埋め込み酸化物層１４と、表層シリコン膜の残遺物である２つのシリコン領域１６および１８を含む。各シリコン領域１６および１８の一部分はドープされ、Ｎ+領域１６ａおよび１６ｂと、Ｐ+領域１８ａおよび１８ｂとをそれぞれ形成する。各領域の中心部分は、未処理シリコンのままである。領域１６および１８のドーピング密度は、それぞれボロン１．０×１０16ｃｍ-3から１．０×１０18ｃｍ-3およびボロン５．０×１０15ｃｍ-3から５．０×１０17ｃｍ-3である。Ｎ-領域のドーピング密度は、ヒ素または亜リン酸１．０×１０18ｃｍ-3から５．０×１０19ｃｍ-3である。Ｐ+領域のドーピング密度は、ボロン１．０×１０18ｃｍ-3から５．０×１０19ｃｍ-3である。シリコン領域１６および１８は、酸化物キャップ２０および２２によりそれぞれ包囲される。ゲートポリシリコン領域２４および２６は、シリコン領域１６および１８の上全体にそれぞれ配置される。上記の工程は、任意の従来のプロセスで達成され得る。
【００２１】
絶縁体として機能する酸化シリコン層または窒化シリコン層が、基板全体の上に亘って堆積される。この絶縁層の厚さは、５０ｎｍから１００ｎｍの間である。本明細書に記載の実施形態では、酸化シリコンが用いられる。図２を参照すると、構造体はプラズマエッチングされ、絶縁性の酸化物層の上部部分を除去し、ゲート電極２４および２６の側壁に酸化物を残す。これらの側壁は、酸化物キャップ２０および２２の残りの部分と結合して酸化物カップ２８および３０を形成し、ならびに酸化物側壁３２、３４、３６および３８をシリコン領域１６および１８の端部に形成する。
【００２２】
構造体の一部分は、ｎＭＯＳおよびｐＭＯＳそれぞれのためのＮ+およびＰ+ソース／ドレイン用イオン注入のためのフォトレジストによって覆われる。Ｎ+およびＰ+ソース／ドレインイオン、すなわち、Ｎ+領域にはＡｓイオンおよびＰ+領域にはＢＦ2イオン、が注入される。Ｎ+領域への注入は、１０ｋｅＶから６０ｋｅＶのエネルギーレベルおよび１．０×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量で行われ、Ｐ+領域への注入は、１０ｋｅＶから６０ｋｅＶのエネルギーレベルおよび１×１０15ｃｍ-2から５．０×１０15ｃｍ-2のドーズ量で行われ、Ｎ+領域４０および４２、ならびにＰ+領域４４および４６を形成する。これらの領域は、最終的に素子のソース／ドレイン領域となる。ゲートポリシリコンは、ゲートポリシリコンの直下の範囲にイオンが注入されるのを防止し、この範囲は、シリコン領域１６および１８として元の状態のまま残る。シリコン領域１６および１８は、ＬＤＤ領域であり、領域４０および４６はソース領域、領域４２および４４はドレイン領域である。
【００２３】
図３を参照すると、第１の反応性材料の第１の層４８が、既に形成された構造体上に堆積され、続いて、構造体の選択部分に絶縁領域５０、５２、５４、および５６が形成され、第２の反応性材料の第２の層５８が堆積される。第１の実施形態において、第１の層４８はポリシリコンの薄い層であり、構造体の上全体に５０ｎｍから１００ｎｍの間の厚さまで堆積される。酸化シリコンまたは窒化シリコンの層が、５０ｎｍから１００ｎｍの間の厚さに堆積され、絶縁領域を形成する。あるいは、酸化物層は熱プロセスによって１０ｎｍから５０ｎｍの厚さに形成され得る。酸化物または窒化物層は、プラズマエッチングされ、酸化ストリップまたは窒化ストリップ５０、５２、５４および５６をそれぞれゲート電極２４および２６それぞれの側壁に形成する。第２の層５８は、高融点金属の薄い層から形成されており、ＣＶＤまたはスパッタリングによって堆積される。高融点金属はＣｏ，Ｔｉ，Ｎｉ，およびＰｔであり得、５ｎｍと５０ｎｍとの間の厚さまで堆積される。
【００２４】
構造体はフォトレジストによって覆われ、図４に示すように、高融点金属がシリサイドを中に有さない範囲からエッチングにより除去される。５００℃から９００℃の間の温度で１０秒から５０秒間の高速熱アニール（ＲＴＡ）中に高融点金属とシリコンとの反応としてシリサイド化が起こり、その結果、図５に示すように、シリサイド層６０、６２、６４、６６、および６８が形成される。
【００２５】
未反応の高融点金属は選択的なエッチングによって除去され、図６に示す構成が得られる。このエッチングの際に用いられる溶液は、Ｔｉに対してＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ、Ｐｔに対してＨＮＯ3＋ＨＣｌおよびＮｉまたはＣｏに対してＨＣｌ＋Ｈ2Ｏ2などである。
【００２６】
残りの酸化物が、稀釈されたＢＨＦ溶液中で選択的にエッチングされ、かつポリシリコンがＮＨＯ3：Ｈ2Ｏ2：Ｈ2Ｏ溶液中で選択的にエッチングされることによって、図７に示す構成が得られる。ゲートポリシリコン２４および２６の上に位置するシリサイド層６０および６２は、オーバーハング構造を有することに留意されるべきである。ポリシリコンの厚さは１００ｎｍを上回らないので、オーバーハング構造は１００ｎｍよりも薄い。よって、製造プロセス中に適切な品質管理があればステップカバレッジの問題はない。
【００２７】
従来のプロセスに従って、素子製造を完了し、シリサイド層の上、上方、または側面に沿って配置される、まだ形成されていない構造体を形成する。構造体は、ＣＶＤによって堆積された４００ｎｍから６００ｎｍの間の厚さの酸化物７０で覆われる。酸化物層７０が酸化物カップ２８および３０と結合する。構造体はメタライゼーションのための孔を形成するようにエッチングされ、金属が堆積されて、ソース電極７２、ゲート電極７４、共用ドレイン電極７６、ゲート電極７８、およびソース電極８０を形成する。完成したＣＭＯＳ対の断面図を図８に示す。
【００２８】
本発明の別の形態では、高融点金属が第１の反応性層として堆積され、側壁絶縁体が形成され、ポリシリコンの層が第２の反応性層として堆積される。この場合はポリシリコンである第２の反応性層の部分は、図４に示すように選択的にエッチングされる。その後シリサイド化が続き、そしてポリシリコンおよび高融点金属の選択的なエッチングが行われる。
【００２９】
高融点金属がＮｉ、ＣｏまたはＰｔである場合、Ｔｉの薄い層が最初の金属層の上に堆積され得る。Ｔｉ層の厚さは、５ｎｍから２０ｎｍなどの非常に小さい厚さであり得る。次いで、ウエハが大気に曝され、Ｔｉが酸化チタンに変換される。必要であれば、ウエハは４０℃から２５０℃の温度に加熱され、全てのＴｉを酸化チタンに変換する。酸化チタンはプラズマエッチングされ、ゲート電極の側壁に酸化チタン側壁を形成する。ポリシリコンが堆積され、フォトレジストが塗布され、シリサイドが必要でない範囲からポリシリコンがエッチングにより除去される。その後、ウエハは、シリサイド層を形成するために処理される。
【００３０】
本発明の好適な実施形態およびそれらのいくつかの改変が開示されたが、添付の請求の範囲に規定された本発明の範囲を逸脱することなく更なる変更および改変がなされ得ることが理解される。
【００３１】
【発明の効果】
上述のように、本発明によれば、超高密度、超小型形状回路の製造のための、簡便で信頼性が高いサリサイドＣＭＯＳ処理およびその構造体を、高いコスト効率で提供できる。
【図面の簡単な説明】
【図１】最初のウエハ調製およびＬＤＤ注入後の構造体の前断面図ある。
【図２】Ｎ+およびＰ+領域の形成後の構造体の前断面図である。
【図３】高融点金属層の堆積後の構造体の前断面図である。
【図４】高融点金属層のエッチング後の構造体の前断面図である。
【図５】シリサイド化後の構造体の構造体の前断面図である。
【図６】未反応の高融点金属の選択的エッチング後の前断面図である。
【図７】酸化物層およびポリシリコン層の選択的エッチング後の前断面図である。
【図８】完成した構造体の前断面図である。
【符号の説明】
１０ ウエハ
１２ 単結晶シリコン基板
１４ 酸化物層
１６、１８ シリコン領域
２０、２２ 酸化物キャップ
２４、２６ ゲートポリシリコン領域
２８、３０ 酸化物カップ
３２、３４、３６、３８ 酸化物側壁
４０、４２ Ｎ+領域
４４、４６ Ｐ+領域
５０、５２、５４、５６ 絶縁領域
６０、６２、６４、６６、６８ シリサイド層
７０ 酸化物
７２、８０ ソース電極
７４、７８ ゲート電極
７６ 共用ドレイン電極
Claims (6)
- 表層シリコン膜を有する基板に素子分離領域を形成する工程と、
該素子分離領域によって分離された領域に、前記表層シリコン膜によってシリコン領域を形成する工程と、
前記シリコン領域の中央部上に酸化物層を介してゲートポリシリコン領域を形成する工程と、
前記ゲートポリシリコン領域の両側の側壁に酸化物層をそれぞれ形成する工程と、
前記ゲートポリシリコン領域が設けられていない前記シリコン領域の側部にイオンを注入する工程と、
前記シリコン領域および前記ゲートシリコン領域および前記酸化物層を覆うように、前記基板全体に、ポリシリコン層を堆積する工程と、
前記酸化物層の両側に、前記ポリシリコン層を介して絶縁領域をそれぞれ設ける工程と、
前記絶縁領域と前記ポリシリコン層との上全体に、Ｎｉ、Ｃｏ、ＴｉおよびＰｔからなる高融点金属の群から選択される高融点金属の層を堆積する工程と、
前記高融点金属と前記ポリシリコン層とを反応させてシリサイド層を形成する工程と、
その後に、未反応の前記高融点金属を除去する工程と、
その後に、前記絶縁領域および前記ポリシリコン層を除去する工程と、
その後に、前記基板全体を酸化物層で覆って、該酸化物層の所定の領域に形成された孔に金属を堆積する工程と、
を包含するシリサイド化素子を形成する方法。 - 前記シリサイドを形成する工程が、５００℃から９００℃の間の温度で１０秒から５０秒間の範囲の持続時間で前記基板を高速熱アニールすることを含む、請求項１に記載の方法。
- 表層シリコン膜を有する基板に素子分離領域を形成する工程と、
該素子分離領域によって分離された領域に、前記表層シリコン膜によってシリコン領域を形成する工程と、
前記シリコン領域の中央部上に酸化物層を介してゲートポリシリコン領域を形成する工程と、
前記ゲートシリコン領域の両側の側壁に酸化物層をそれぞれ形成する工程と、
前記ゲートポリシリコン領域が設けられていない前記シリコン領域の側部にイオンを注入する工程と、
前記シリコン領域および前記ゲートシリコン領域および前記酸化物層を覆うように、前記基板全体に、高融点金属の層を堆積する工程と、
前記酸化物層の両側に、前記高融点金属の層を介して絶縁領域をそれぞれ設ける工程と、
前記絶縁領域と前記高融点金属の層との上全体に、ポリシリコン層を堆積する工程と、
前記ポリシリコンと前記高融点金属とを反応させてシリサイド層を形成する工程と、
その後に、未反応の前記ポリシリコン層を除去する工程と、
その後に、前記絶縁領域および前記高融点金属の層を除去する工程と、
その後に、前記基板全体を酸化物層で覆って、該酸化物層の所定の領域に形成された孔に金属を堆積する工程と、
を包含するシリサイド化素子を形成する方法。 - 前記シリサイドを形成する工程が、５００℃から９００℃の間の温度で１０秒から５０秒間の範囲の持続時間で前記基板を高速熱アニールすることを含む、請求項３に記載の方法。
- 前記高融点金属の層を堆積する工程が、ＣｏおよびＰｔからなる高融点金属の群から選択される第１の高融点金属の層を堆積して、該第１の高融点金属の層上に、第２の高融点金属としてＴｉの層を堆積することを含み、
前記絶縁領域を設ける工程が、前記Ｔｉを酸化してＴｉＯ2を形成することを含む、請求項３に記載の方法。 - 前記高融点金属層を堆積する工程が、Ｎｉ、Ｃｏ、Ｔｉ、およびＰｔからなる高融点金属の群から選択される高融点金属を堆積することを含む、請求項３に記載の方法。
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