JP2002075905A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Abstract
(57)【要約】
【課題】 低抵抗なシリサイド層の形成に好適な新規な
半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に選択的に形成された絶
縁膜２から露出した部分に形成されたソース・ドレイン
領域３、４、ゲート電極５上に、自己整合的に金属シリ
サイド層１１を形成する半導体装置の製造方法におい
て、前記半導体基板１上にコバルト６を堆積せしめ、熱
処理を施すことで、前記金属シリサイド層１１を形成
し、その後、未反応のコバルトをエッチングして除去す
る際、塩酸、過酸化水素、水の混合水溶液からなるエッ
チング液のそれぞれの濃度比を１：１：５〜３：１：５
とし、液温を２５〜４５℃とし、エッチング時間を１〜
２０分とした条件下でエッチングすることを特徴とす
る。
半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に選択的に形成された絶
縁膜２から露出した部分に形成されたソース・ドレイン
領域３、４、ゲート電極５上に、自己整合的に金属シリ
サイド層１１を形成する半導体装置の製造方法におい
て、前記半導体基板１上にコバルト６を堆積せしめ、熱
処理を施すことで、前記金属シリサイド層１１を形成
し、その後、未反応のコバルトをエッチングして除去す
る際、塩酸、過酸化水素、水の混合水溶液からなるエッ
チング液のそれぞれの濃度比を１：１：５〜３：１：５
とし、液温を２５〜４５℃とし、エッチング時間を１〜
２０分とした条件下でエッチングすることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、低抵抗なシリサイド層の形成に好
適な半導体装置の製造方法に関する。
方法に係わり、特に、低抵抗なシリサイド層の形成に好
適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】浅接合の高速ロジックデバイス及びＤＲ
ＡＭ／ロジック混載デバイスの実現には、サリサイドプ
ロセスによるゲート及びソース、ドレイン電極の低抵抗
化が必須であり、細線効果、耐熱性の観点よりコバルト
サリサイド技術を採用している。半導体素子の拡散層電
極もしくはゲート電極、もしくは拡散層電極、ゲート電
極双方が形成されたシリコン基板にシリサイド反応を抑
制する不純物が注入されていると、局所的に低抵抗かつ
均一なコバルトシリサイド膜が形成されない領域が生じ
る。
ＡＭ／ロジック混載デバイスの実現には、サリサイドプ
ロセスによるゲート及びソース、ドレイン電極の低抵抗
化が必須であり、細線効果、耐熱性の観点よりコバルト
サリサイド技術を採用している。半導体素子の拡散層電
極もしくはゲート電極、もしくは拡散層電極、ゲート電
極双方が形成されたシリコン基板にシリサイド反応を抑
制する不純物が注入されていると、局所的に低抵抗かつ
均一なコバルトシリサイド膜が形成されない領域が生じ
る。
【０００３】
【発明が解決しようとする課題】この局所的にコバルト
シリサイドが形成し難い状況（形成不良）を改善する
為、コバルトサリサイドプロセスのどの工程が形成不良
に大きく影響を与えているか調査した。その結果、第１
シンター後の未反応コバルト及び一部酸化されたコバル
ト膜を除去する工程において、エッチング液温度を高温
にし、又は、エッチング時間を長時間行うことによっ
て、シリサイド層の形成不良が発生することを見いだし
た。
シリサイドが形成し難い状況（形成不良）を改善する
為、コバルトサリサイドプロセスのどの工程が形成不良
に大きく影響を与えているか調査した。その結果、第１
シンター後の未反応コバルト及び一部酸化されたコバル
ト膜を除去する工程において、エッチング液温度を高温
にし、又は、エッチング時間を長時間行うことによっ
て、シリサイド層の形成不良が発生することを見いだし
た。
【０００４】本発明の目的は、上記した従来技術の欠点
を改良し、特に、低抵抗なシリサイド層の形成に好適な
新規な半導体装置の製造方法を提供することにある。
を改良し、特に、低抵抗なシリサイド層の形成に好適な
新規な半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００６】即ち、本発明に係わる半導体装置の製造方
法の第１態様は、半導体基板上に選択的に形成された絶
縁膜から露出した部分に形成されたソース・ドレイン領
域、ゲート電極上に、自己整合的に金属シリサイド層を
形成する半導体装置の製造方法において、前記半導体基
板上にコバルトを堆積せしめ、熱処理を施すことで、前
記金属シリサイド層を形成し、その後、未反応のコバル
トをエッチングして除去する際、塩酸、過酸化水素、水
の混合水溶液からなるエッチング液のそれぞれの濃度比
を１：１：５〜３：１：５とし、液温を２５〜４５℃と
し、エッチング時間を１〜２０分とした条件下でエッチ
ングすることを特徴とするものである。
法の第１態様は、半導体基板上に選択的に形成された絶
縁膜から露出した部分に形成されたソース・ドレイン領
域、ゲート電極上に、自己整合的に金属シリサイド層を
形成する半導体装置の製造方法において、前記半導体基
板上にコバルトを堆積せしめ、熱処理を施すことで、前
記金属シリサイド層を形成し、その後、未反応のコバル
トをエッチングして除去する際、塩酸、過酸化水素、水
の混合水溶液からなるエッチング液のそれぞれの濃度比
を１：１：５〜３：１：５とし、液温を２５〜４５℃と
し、エッチング時間を１〜２０分とした条件下でエッチ
ングすることを特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わる半導体装置の製造
方法は、半導体基板上に選択的に形成された絶縁膜から
露出した部分に形成されたソース・ドレイン領域、ゲー
ト電極上に、自己整合的に金属シリサイド層を形成する
半導体装置の製造方法において、前記半導体基板上にコ
バルトを堆積せしめ、熱処理を施すことで、前記金属シ
リサイド層を形成し、その後、未反応のコバルトをエッ
チングして除去する際、塩酸、過酸化水素、水の混合水
溶液からなるエッチング液のそれぞれの濃度比を１：
１：５〜３：１：５とし、液温を２５〜４５℃とし、エ
ッチング時間を１〜２０分とした条件下でエッチングす
ることを特徴とするものである。
方法は、半導体基板上に選択的に形成された絶縁膜から
露出した部分に形成されたソース・ドレイン領域、ゲー
ト電極上に、自己整合的に金属シリサイド層を形成する
半導体装置の製造方法において、前記半導体基板上にコ
バルトを堆積せしめ、熱処理を施すことで、前記金属シ
リサイド層を形成し、その後、未反応のコバルトをエッ
チングして除去する際、塩酸、過酸化水素、水の混合水
溶液からなるエッチング液のそれぞれの濃度比を１：
１：５〜３：１：５とし、液温を２５〜４５℃とし、エ
ッチング時間を１〜２０分とした条件下でエッチングす
ることを特徴とするものである。
【０００８】
【実施例】以下に、本発明に係わる半導体装置の製造方
法の具体例を図面を参照しながら詳細に説明する。
法の具体例を図面を参照しながら詳細に説明する。
【０００９】（第１の具体例）図１、図２は、第１の具
体例を説明するための工程図である。
体例を説明するための工程図である。
【００１０】本発明では、まず、図１（ａ）に示すよう
に、素子を形成した半導体基板１上の全面に、図１
（ｂ）に示すように、コバルト６を成膜する。この時の
成膜温度は、２００〜５００℃、成膜方法はマグネトロ
ンスパッタ法で成膜する。次に、これを５００℃以上の
不活性ガス雰囲気中、例えば、窒素雰囲気中で３０秒間
熱処理し、ダイコバルトシリサイド膜（Ｃｏ２Ｓｉ）、
コバルトモノシリサイド膜（ＣｏＳｉ）、コバルトダイ
シリサイド膜（ＣｏＳｉ２）を形成する（第１シンタ
ー）。この時コバルトシリサイド層は、図１（ｃ）に示
すように、ゲート電極５上及び拡散層３、４上のみに自
己整合的に形成される。そして、塩酸、過酸化水素、水
の混合水溶液（ＨＰＭ）にシリコン基板１を液浸するこ
とにより、選択的にウェットエッチングし、フィールド
酸化膜２及びサイドウォール膜上の未反応もしくは一部
酸化されたコバルト膜のみをエッチングして除去する
（図１（ｄ））。この余剰コバルトエッチングプロセス
の際、過剰なエッチングによるゲート電極５の表面およ
びソース・ドレイン領域３、４のシリサイド膜のエッチ
ングを避ける為、エッチング条件を最適化ずる必要があ
り、塩酸、過酸化水素、水の濃度比を１：１：５〜３：
１：５、ＨＰＭ液の温度を２５〜４５℃、エッチング時
間を１〜２０分とする。次いで、第１シンター時以上の
温度、例えば、８００℃、１０秒間熱処理を行う（図１
（ｅ））。この結果、低抵抗かつ均一なコバルトダイシ
リサイド（ＣｏＳｉ２）が形成される（第２シンタ
ー）。
に、素子を形成した半導体基板１上の全面に、図１
（ｂ）に示すように、コバルト６を成膜する。この時の
成膜温度は、２００〜５００℃、成膜方法はマグネトロ
ンスパッタ法で成膜する。次に、これを５００℃以上の
不活性ガス雰囲気中、例えば、窒素雰囲気中で３０秒間
熱処理し、ダイコバルトシリサイド膜（Ｃｏ２Ｓｉ）、
コバルトモノシリサイド膜（ＣｏＳｉ）、コバルトダイ
シリサイド膜（ＣｏＳｉ２）を形成する（第１シンタ
ー）。この時コバルトシリサイド層は、図１（ｃ）に示
すように、ゲート電極５上及び拡散層３、４上のみに自
己整合的に形成される。そして、塩酸、過酸化水素、水
の混合水溶液（ＨＰＭ）にシリコン基板１を液浸するこ
とにより、選択的にウェットエッチングし、フィールド
酸化膜２及びサイドウォール膜上の未反応もしくは一部
酸化されたコバルト膜のみをエッチングして除去する
（図１（ｄ））。この余剰コバルトエッチングプロセス
の際、過剰なエッチングによるゲート電極５の表面およ
びソース・ドレイン領域３、４のシリサイド膜のエッチ
ングを避ける為、エッチング条件を最適化ずる必要があ
り、塩酸、過酸化水素、水の濃度比を１：１：５〜３：
１：５、ＨＰＭ液の温度を２５〜４５℃、エッチング時
間を１〜２０分とする。次いで、第１シンター時以上の
温度、例えば、８００℃、１０秒間熱処理を行う（図１
（ｅ））。この結果、低抵抗かつ均一なコバルトダイシ
リサイド（ＣｏＳｉ２）が形成される（第２シンタ
ー）。
【００１１】次に、上記した余剰コバルトエッチングプ
ロセスに関して、図２を用いて更に説明する。
ロセスに関して、図２を用いて更に説明する。
【００１２】第１シンター後はその温度によってダイコ
バルトシリサイド膜、コバルトモノシリサイド膜、コバ
ルトダイシリサイド膜のどれか、もしくはそれらの混合
膜が形成されている。その状態でフィールド酸化膜上及
びサイドウォール上の未反応コバルトもしくはコバルト
の酸化物を除去する目的で、選択的ウェットエッチン
グ、即ち、余剰コバルトエッチングを行うが、その際、
過剰なエッチングを行うと、具体的には、長時間のエッ
チングによりエッチング液がコバルトシリサイド結晶の
結晶粒界から液が入り込んでいき、下地の影響、例えば
不純物注入等の影響を受けてできた不安定なコバルトシ
リサイド膜、コバルトシリサイド膜とシリコン基板の界
面に存在する不純物、基板中の不純物等をエッチングし
て局所的にシリサイド膜がエッチングされた状態ができ
る（図２（ｂ））。この状態でその後、第２シンターを
行っても、低抵抗かつ均一なコバルトシリサイド膜をは
形成する事が出来ない。
バルトシリサイド膜、コバルトモノシリサイド膜、コバ
ルトダイシリサイド膜のどれか、もしくはそれらの混合
膜が形成されている。その状態でフィールド酸化膜上及
びサイドウォール上の未反応コバルトもしくはコバルト
の酸化物を除去する目的で、選択的ウェットエッチン
グ、即ち、余剰コバルトエッチングを行うが、その際、
過剰なエッチングを行うと、具体的には、長時間のエッ
チングによりエッチング液がコバルトシリサイド結晶の
結晶粒界から液が入り込んでいき、下地の影響、例えば
不純物注入等の影響を受けてできた不安定なコバルトシ
リサイド膜、コバルトシリサイド膜とシリコン基板の界
面に存在する不純物、基板中の不純物等をエッチングし
て局所的にシリサイド膜がエッチングされた状態ができ
る（図２（ｂ））。この状態でその後、第２シンターを
行っても、低抵抗かつ均一なコバルトシリサイド膜をは
形成する事が出来ない。
【００１３】このような不具合をなくす為、未反応コバ
ルトもしくはコバルトの酸化物を除去する工程におい
て、シリサイド膜には影響を与えず、未反応コバルトお
よび一部酸化されたコバルト膜のみをエッチング除去す
る為にエッチングレートを下げる、又は、過剰な時間エ
ッチング液に浸水させないようにする必要がある。本発
明者の実験によると、エッチング液は塩酸、過酸化水素
水、水の混合水溶液とし、その濃度比を１：１：５〜
３：１：５とし、液温度を２５〜４５℃とし、エッチン
グ時間を１〜２０分としてエッチングするのが最適であ
った。例えば、エッチング液温度を３５℃、エッチング
時間を３分とすると、未反応コバルト及びコバルトの酸
化物のみをエッチングして、シリサイド層は全くエッチ
ングされない（図２（ｃ））。その後、第２シンターを
行うことにより、低抵抗で且つ均一なコバルトシリサイ
ド膜（ＣｏＳｉ２）１１が形成された。不良の発生は、
エッチング液の濃度、液温、エッチング時間に大きく依
存していた。
ルトもしくはコバルトの酸化物を除去する工程におい
て、シリサイド膜には影響を与えず、未反応コバルトお
よび一部酸化されたコバルト膜のみをエッチング除去す
る為にエッチングレートを下げる、又は、過剰な時間エ
ッチング液に浸水させないようにする必要がある。本発
明者の実験によると、エッチング液は塩酸、過酸化水素
水、水の混合水溶液とし、その濃度比を１：１：５〜
３：１：５とし、液温度を２５〜４５℃とし、エッチン
グ時間を１〜２０分としてエッチングするのが最適であ
った。例えば、エッチング液温度を３５℃、エッチング
時間を３分とすると、未反応コバルト及びコバルトの酸
化物のみをエッチングして、シリサイド層は全くエッチ
ングされない（図２（ｃ））。その後、第２シンターを
行うことにより、低抵抗で且つ均一なコバルトシリサイ
ド膜（ＣｏＳｉ２）１１が形成された。不良の発生は、
エッチング液の濃度、液温、エッチング時間に大きく依
存していた。
【００１４】エッチング液の濃度、液温、エッチング時
間を上記範囲以下に設定した場合、未反応コバルト及び
コバルトの酸化物を完全に除去出来ず、また、エッチン
グ液の濃度、液温、エッチング時間を上記範囲以上に設
定した場合、シリサイド層をエッチングしてしまう。従
って、上記範囲が最適なエッチング条件であると結論づ
けた。
間を上記範囲以下に設定した場合、未反応コバルト及び
コバルトの酸化物を完全に除去出来ず、また、エッチン
グ液の濃度、液温、エッチング時間を上記範囲以上に設
定した場合、シリサイド層をエッチングしてしまう。従
って、上記範囲が最適なエッチング条件であると結論づ
けた。
【００１５】（第２の具体例）図３及び図４は、本発明
の第２の具体例を説明するための工程図である。
の第２の具体例を説明するための工程図である。
【００１６】まず、図３（ａ）に示すように、素子を形
成した半導体基板１上の全面に、図３（ｂ）に示すよう
に、コバルト６を成膜する。ここで、コバルト６を成膜
した後、コバルト６の酸化防止の為にチタン（Ｔｉ）又
は窒化チタン（ＴｉＮ）７を成膜し、コバルト６を覆う
（図３（ｃ））。成膜方法としては、マグネトロンスパ
ッタ法もしくは蒸着で成膜する。この状態で、５００℃
以上の不活性ガス雰囲気中で１０〜６０秒間熱処理し、
ダイコバルトシリサイド膜、コバルトモノシリサイド
膜、コバルトダイシリサイド膜を形成する（第１シンタ
ー）。この時、コバルトシリサイド層１０は、ゲート電
極５上及び拡散層３、４上のみに自己整合的に形成され
る（図４（ａ））。次に、コバルト６成膜時に、酸化防
止の為にキャップ膜として形成したチタンもしくは窒化
チタン膜７を除去する為に、アンモニア、過酸化水素
水、水の混合水溶液（ＡＰＭ）にシリコン基板１を液浸
する（図４（ｂ））。その後、塩酸、過酸化水素、水の
混合水溶液（ＨＰＭ）にシリコン基板１を液浸すること
により、選択的にウェットエッチングし、フィールド酸
化膜及びサイドウォール膜上の未反応もしくは一部酸化
されたコバルト膜のみを除去する（図４（ｃ））。この
際、過剰なエッチングによるゲート電極５の表面および
ソース・ドレイン領域３、４のシリサイド膜のエッチン
グを避ける為、エッチング条件を最適化ずる必要があ
り、その条件として、塩酸、過酸化水素、水の濃度比を
１：１：５〜３：１：５に、ＨＰＭ液の温度を２５〜４
５℃に、エッチング時間を１〜２０分の条件でエッチン
グした。次いで、第１シンター時以上の温度で１０〜６
０秒間熱処理を行う（図４（ｄ））。この結果、低抵抗
且つ均一なコバルトダイシリサイド１１が形成された。
成した半導体基板１上の全面に、図３（ｂ）に示すよう
に、コバルト６を成膜する。ここで、コバルト６を成膜
した後、コバルト６の酸化防止の為にチタン（Ｔｉ）又
は窒化チタン（ＴｉＮ）７を成膜し、コバルト６を覆う
（図３（ｃ））。成膜方法としては、マグネトロンスパ
ッタ法もしくは蒸着で成膜する。この状態で、５００℃
以上の不活性ガス雰囲気中で１０〜６０秒間熱処理し、
ダイコバルトシリサイド膜、コバルトモノシリサイド
膜、コバルトダイシリサイド膜を形成する（第１シンタ
ー）。この時、コバルトシリサイド層１０は、ゲート電
極５上及び拡散層３、４上のみに自己整合的に形成され
る（図４（ａ））。次に、コバルト６成膜時に、酸化防
止の為にキャップ膜として形成したチタンもしくは窒化
チタン膜７を除去する為に、アンモニア、過酸化水素
水、水の混合水溶液（ＡＰＭ）にシリコン基板１を液浸
する（図４（ｂ））。その後、塩酸、過酸化水素、水の
混合水溶液（ＨＰＭ）にシリコン基板１を液浸すること
により、選択的にウェットエッチングし、フィールド酸
化膜及びサイドウォール膜上の未反応もしくは一部酸化
されたコバルト膜のみを除去する（図４（ｃ））。この
際、過剰なエッチングによるゲート電極５の表面および
ソース・ドレイン領域３、４のシリサイド膜のエッチン
グを避ける為、エッチング条件を最適化ずる必要があ
り、その条件として、塩酸、過酸化水素、水の濃度比を
１：１：５〜３：１：５に、ＨＰＭ液の温度を２５〜４
５℃に、エッチング時間を１〜２０分の条件でエッチン
グした。次いで、第１シンター時以上の温度で１０〜６
０秒間熱処理を行う（図４（ｄ））。この結果、低抵抗
且つ均一なコバルトダイシリサイド１１が形成された。
【００１７】
【発明の効果】本発明に係わる半導体装置の製造方法
は、未反応もしくは一部酸化されたコバルト膜の除去工
程において、塩酸、過酸化水素水、水の混合水溶液から
なるエッチング液の濃度比を１：１：５〜３：１：５と
し、液温度を２５〜４５℃とし、エッチング時間を１〜
２０分としてエッチングすることにより、ゲート電極上
もしくは拡散層電極上にアンバランスにダイコバルトシ
リサイド膜、コバルトモノシリサイド膜、コバルトダイ
シリサイド膜が存在した場合においても、シリサイドし
たコバルト膜はエッチングされず、未反応のコバルトも
しくは一部酸化されたコバルトのみをエッチング除去す
ることが出来た。従って、次工程の高温熱処理を行うこ
とで、均一で低抵抗なコバルトダイシリサイド膜を形成
でき、その結果、製品の歩留まり及び長期信頼性を向上
させることができるという優れた効果を奏する。
は、未反応もしくは一部酸化されたコバルト膜の除去工
程において、塩酸、過酸化水素水、水の混合水溶液から
なるエッチング液の濃度比を１：１：５〜３：１：５と
し、液温度を２５〜４５℃とし、エッチング時間を１〜
２０分としてエッチングすることにより、ゲート電極上
もしくは拡散層電極上にアンバランスにダイコバルトシ
リサイド膜、コバルトモノシリサイド膜、コバルトダイ
シリサイド膜が存在した場合においても、シリサイドし
たコバルト膜はエッチングされず、未反応のコバルトも
しくは一部酸化されたコバルトのみをエッチング除去す
ることが出来た。従って、次工程の高温熱処理を行うこ
とで、均一で低抵抗なコバルトダイシリサイド膜を形成
でき、その結果、製品の歩留まり及び長期信頼性を向上
させることができるという優れた効果を奏する。
【図１】本発明に係わる半導体装置の製造方法の第１の
具体例の工程を示す断面図である。
具体例の工程を示す断面図である。
【図２】本発明と従来例との差異を説明する図である。
【図３】本発明に係わる半導体装置の製造方法の第２の
具体例の工程を示す断面図である。
具体例の工程を示す断面図である。
【図４】図３の続きの工程を示す図である。
１ シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ ドレイン領域 ４ ソース領域 ５ ゲート電極 ６ コバルト（Ｃｏ）膜 ７ チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）膜 １０ ＣＯ２Ｓｉ、ＣＯＳｉ、ＣＯＳｉ２ １１ ＣＯＳｉ２膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ // Ｃ２３Ｆ 1/28 Ｆターム(参考） 4K057 WA01 WA10 WB01 WB03 WE08 WE25 WG01 WG02 WG03 WN01 4M104 AA01 BB20 CC01 CC05 DD02 DD64 DD78 DD84 GG09 GG14 HH16 5F033 HH04 HH25 MM07 QQ08 QQ20 QQ70 QQ73 WW03 WW04 XX10 5F040 DA10 DC01 EC01 EC07 EC13 EH02 EK01 FA03 FC19 FC22 5F043 AA26 BB15 DD07 GG04 GG10
Claims (1)
- 【請求項１】 半導体基板上に選択的に形成された絶縁
膜から露出した部分に形成されたソース・ドレイン領
域、ゲート電極上に、自己整合的に金属シリサイド層を
形成する半導体装置の製造方法において、 前記半導体基板上にコバルトを堆積せしめ、熱処理を施
すことで、前記金属シリサイド層を形成し、その後、未
反応のコバルトをエッチングして除去する際、塩酸、過
酸化水素、水の混合水溶液からなるエッチング液のそれ
ぞれの濃度比を１：１：５〜３：１：５とし、液温を２
５〜４５℃とし、エッチング時間を１〜２０分とした条
件下でエッチングすることを特徴とする半導体装置の製
造方法。
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- 2001-08-28 KR KR10-2001-0052004A patent/KR100407362B1/ko not_active IP Right Cessation
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