JPH10172921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
イドの形成方法に関し、特に拡散層とゲート電極又は拡
散層間の電気的ショートによる不良を起こさず、安定し
て良品を形成する。 【解決手段】 シリコン基板1上にフィールド酸化膜
2,ゲート酸化膜3,ゲート電極4及びサイドウォール
膜5を形成し、イオン注入用保護酸化膜7を全面に成膜
した後、例えばP型拡散層形成では、49BF2 +イオンを
注入する。不純物イオンの活性化として、約1000℃
の熱処理を行い拡散層9を活性化する。次に、保護の酸
化膜7を除去し、さらにTiスパッタ前に拡散層9上及
びゲート電極4上の自然酸化膜を除去する。その後、全
面にTi膜を成膜し、700℃以下で熱処理後、フィー
ルド酸化膜及びサイドウォール膜上の未反応のTi膜を
除去し、800℃以上で熱処理を行う。このようにして
形成したTiシリサイド膜は、フィールド酸化膜及びサ
イドウォール膜上へのせり上がりが抑制され、かつ所望
の抵抗値が得られ、素子動作速度の向上が実現できる。
Description
等に適用されるTiシリサイドの形成方法に関し、特に
ゲート電極と拡散層間又は隣り合う拡散層間の電気的シ
ョートによる不良を起こさず、安定して良品を提供する
方法に関するものである。
の高集積化に伴って、素子の微細化が進められている。
例えば、ソース,ドレイン領域の不純物拡散層が浅く、
かつ低面積化され、また素子間を接続する配線も低幅化
されている。このため、不純物拡散層や配線における電
気抵抗が増大し、素子動作の高速化の障害となってい
る。このようなことから、最近の半導体装置では不純物
拡散層の表面を高融点金属シリサイド化、特にTiシリ
サイド化して抵抗の低減を行い、素子動作速度の向上を
図る試みがなされている。
合的に形成する方法が、USP−4,855,798に
よって示されている。Tiシリサイドを自己整合的に形
成する方法を図3を用いて説明する。
1上にフィールド酸化膜2,ゲート酸化膜4,ゲート電
極3及びサイドウォール膜5が形成される。露出してい
るシリコン基板1は、不純物イオンが注入され拡散層領
域となる。
入のための保護の酸化膜7が、例えばCVD法にて全面
に形成された後、不純物イオン8が注入され、拡散層9
が形成される。続いて、不純物イオンの活性化として、
900℃以上で熱処理が行われる。
護の酸化膜7が除去され、さらにTiスパッタ前に拡散
層上の自然酸化膜が除去される。
Ti膜10が、例えばスパッタ法にて全面に成膜され
る。これを700℃以下の温度で不活性ガス雰囲気中、
例えば窒素雰囲気中で熱処理し、高抵抗のTiSi2で
あるC49相のTiシリサイド層11が形成される(第
1シンター)。このとき、Tiシリサイド層11は、ゲ
ート電極3上及び拡散層9上のみに自己整合的に形成さ
れる(図3(e))。
ィールド酸化膜2及びサイドウォール膜5上の未反応の
Ti膜10が除去され、さらに800℃以上で熱処理が
行われる。この結果、図3(g)に示すような低抵抗の
TiSi2であるC54相のTiシリサイド層12が形
成される(第2シンター)。
イドを形成すると、素子の微細化が進むに従いゲート電
極と拡散層であるソース又はドレイン領域の間のショー
ト、または隣り合う拡散層間でのショート、といった問
題が発生した。このショートは、本来Tiシリサイドが
形成されない領域、つまりゲート電極と拡散層を分離す
るサイドウォール膜上及び拡散層間を分離するフィール
ド酸化膜上へのTiシリサイドのせり上がり、又は導電
性物質の形成により発生する。ショートの原因であるT
iシリサイドのせり上がり、又は導電性物質を除去する
ために、上述した未反応のTiのエッチング時間を長く
すると、拡散層のTiシリサイドまでエッチングされて
しまい、拡散層抵抗が上昇してしまうという弊害が生じ
た。
領域以外へのTiシリサイドの拡がりによるせり上がり
を防止する方法がいくつか提案されている。
公報に示されている。この方法は、シリコン基板上にT
i膜を形成後、400℃〜600℃の比較的低温で第一
シンターを行いシリサイド化反応を行い、未反応のTi
を除去して、拡散層及びゲート電極上に高抵抗のTiシ
リサイドを形成し、この後800℃以上の温度で第二シ
ンターを行って高抵抗Tiシリサイドを低抵抗のTiシ
リサイドに変える方法である。第一シンター温度を低温
で行うため、Tiシリサイドのせり上がりを防止すると
いう効果を特徴としている。
26672号公報に示されており、その構造を図4に示
す。この方法は、サイドウォール膜上のTiシリサイド
のせり上がり、又は、サイドウォール膜とTi膜との反
応を抑制することを目的として、Ti膜と反応しにくい
SiN膜でサイドウォールを形成する方法である。
た方法では以下に示す新たな問題が生じた。すなわち、
第一に示した方法では、拡散層またはゲート電極の微細
化により、所望の抵抗が得られないという問題である。
これは、第一シンター温度が低いためTiシリサイドの
抵抗が高く、第二シンター後の拡散層の層抵抗が所望の
抵抗値以下にならないというものである。所望の抵抗値
以下の拡散層抵抗にするために、第二シンター温度を上
昇させると、Tiシリサイドが凝集するという問題が生
じてしまう。このため、第一シンター温度の低温化で
は、Tiシリサイドのせり上がりは抑制できても拡散層
の低抵抗化は達成できない。
層間のリークは抑制できるものの隣り合う拡散層間のリ
ークは抑制できないという問題がある。
拡散層間及び隣り合う拡散層間のリークを完全には抑制
できることができない。
にTiシリサイドのせり上がりの要因を調査した。Ti
シリサイドのせり上がりの程度がP型拡散層の方が悪い
ことから、P型のイオン注入種に着目した。図5にイオ
ン注入種が49BF2 +と11B+の場合のTiシリサイドの
せり上がり具合を示す。49BF2 +で注入したものではT
iシリサイドのせり上がりが見られるのに対し、11B+
ではせり上がりは見られない。このことから、Tiシリ
サイドのせり上がりは、P型イオン注入種である49BF
2 +中のFがフィールド酸化膜及びサイドウォール膜中に
残存し、Tiシリサイド反応時にフィールド酸化膜上及
びサイドウォール膜上にもTiシリサイド反応を誘発し
てしまうことが判明した。
て行えば、Tiシリサイドのせり上がりは抑制される
が、注入種として11B+を用いると、浅い拡散層の形成
ができず、集積回路の微細化に対応できない。
半導体装置の製造等に適用されるTiシリサイドの形成
方法に関し、特にゲート電極と拡散層間又は隣り合う拡
散層間の電気的ショートによる不良を起こさず、安定し
て良品を形成する方法を提供することを目的とする。
め、本発明に係る半導体装置の製造方法は、素子分離領
域形成工程と、サイドウォール形成工程と、拡散層形成
工程と、活性化工程と、自然酸化膜除去工程と、堆積工
程と、シリサイド形成工程と、除去工程とを含む半導体
装置の製造方法であって、素子分離領域形成工程は、半
導体基板上にフィールド酸化膜を形成し素子分離領域を
形成する処理でありサイドウォール形成工程は、半導体
基板上に形成されたゲート電極の側壁に絶縁物によりサ
イドウォール膜を形成する処理であり、拡散層形成工程
は、前記ゲート電極をマスクにして不純物を半導体基板
に導入し拡散層を形成する処理であり、活性化工程は、
前記拡散層を熱処理により活性化する処理であり、自然
酸化膜除去工程は、前記ゲート電極及び拡散層上の自然
酸化膜を除去する処理であり、堆積工程は、半導体基板
の全面に高融点金属を堆積する処理であり、シリサイド
形成工程は、熱処理により前記ゲート電極上及び拡散層
上のどちらか一方、もしくは両方に高融点金属シリサイ
ドを自己整合的に形成する処理であり、除去工程は、シ
リサイド化されなかった高融点金属を除去する処理であ
り、前記拡散層形成のためのイオン注入から高融点金属
を堆積するまでの期間は、前記フィールド酸化膜及びサ
イドウォール膜表層の前記イオン注入の注入種の濃度
を、1E20atom/cm3以下に設定することを特
徴とする。
Ni,Ta,W,Mo,Zr,Hf,Pt,Vのいずれ
か1種、もしくは2種以上からなる複合合金を用いる用
いる。
入種は、Fを含むBである。
少させる方法は、ドライエッチングもしくはウェットエ
ッチングもしくはその両方を行うものである。
少させる方法は、前記拡散層を活性化させるための熱処
理と兼ねること、もしくは、さらに熱処理を追加するも
のである。
少させる方法は、上述した2つの方法の両方を行う。
ール膜のエッチング量は、5nm以下である。
ール膜のエッチング量は、60nm以上である。
ド酸化膜及びサイドウォール膜に注入されたフッ素を取
り除く工程を導入したことを特徴とする。フッ素を取り
除く理由は、P型拡散層を形成するために、フィールド
酸化膜及びサイドウォール膜中にイオン注入されたフッ
素が、Tiシリサイド形成工程における第一シンター時
に本来形成していてはならないフィールド酸化膜及びサ
イドウォール膜上に、Tiシリサイドのせり上がりを誘
発してしまうためである。せり上がりが発生すると、ゲ
ート電極と拡散層及び隣り合う拡散層同士とのショート
を引き起こしてしまう。そこでこのフッ素を除去し、T
iシリサイドのせり上がりを抑制しようというものであ
る。
膜及びサイドウォール膜をエッチングする、もしくは不
純物イオンの活性化の際の熱処理によって追い出すこと
を特徴とする。この方法により、Tiシリサイドのせり
上がりがなく、リークによる不良を起こさずに安定して
良品を得ることができる。
て図面に従って説明する。
1に係る半導体装置の製造方法を工程順に示す断面図で
ある。
上にフィールド酸化膜2,ゲート酸化膜3,ゲート電極
4及びサイドウォール膜5を順に積層形成する。露出し
ているシリコン基板6は、不純物イオンが注入され拡散
層領域となる。
のための保護の酸化膜7を、CVD法にて全面に形成し
た後、不純物イオン8を注入し、拡散層9を形成する。
ここでは、P型拡散層形成に関して示す。P型不純物と
して、浅接合形成が可能な49BF2 +イオンを30Ke
V,3E15cm-2の条件で全面に注入する。このと
き、イオン注入種B及びFの濃度のDepth Pro
fileは、注入エネルギーにより決定され、図6に示
すように、Bでは約30nm付近、Fでは約25nm付
近でそれぞれ最大濃度を持つ。
アニール装置にて1000℃,10秒の熱処理を行う。
グ装置にて除去し、さらにTiスパッタ前に1:100
DHF液で拡散層上及びゲート電極上の自然酸化膜を除
去する(図1(c))。その際、同時に除去するフィー
ルド酸化膜及びサイドウォール膜の膜厚13は、フィー
ルド酸化膜及びサイドウォール膜表層のフッ素濃度を、
1E20atom/cm3以下にする。
i膜10をスパッタにより30nm成膜する。これをラ
ンプアニール装置にて700℃,30秒の熱処理を行
い、高抵抗のTiSi2であるC49相のTiシリサイ
ド層11が形成する(第1シンター)(図1(e))。
このとき、Tiシリサイド層11は、ゲート電極3上及
び拡散層9上のみに自己整合的に形成される。
ォール膜5上の未反応のTi膜10をアンモニア過水で
除去する。(図1(f))。
10秒の熱処理を行う。この結果、図1(g)に示すよ
うな低抵抗のTiSi2であるC54相のTiシリサイ
ド層12を形成する(第2シンター)。
は、フィールド酸化膜2及びサイドウォール膜5上への
せり上がりは見られず、Tiシリサイドの層抵抗が10
Ω/□以下の低抵抗となり、素子動作速度の向上が実現
でき、図7に示すように良品率が増加する。
2に係る半導体装置の製造方法を工程順に示す断面図で
ある。
1と同様にシリコン基板1上にフィールド酸化膜2,ゲ
ート酸化膜3,ゲート電極4及びサイドウォール膜5を
順に積層形成する。露出しているシリコン基板6は、不
純物イオンが注入され拡散層領域となる。
を、CVD法にて全面に形成した後、不純物イオン8を
注入し、拡散層9を形成する(図2(b))。ここでは
実施形態1と同様、P型拡散層形成に関して示す。P型
不純物として、浅接合形成が可能な49BF2 +イオンを3
0KeV,3E15cm-2の条件で全面に注入する。こ
のときイオン注入種B及びFの濃度のDepth Pr
ofileは、注入エネルギーにより決定され、図6に
示すように、Bでは約30nm付近、Fでは約25nm
付近でそれぞれ最大濃度を持つ。
装置にて除去する(図2(c))。その後、不純物イオ
ンの活性化として、ランプアニール装置にて1000
℃,10秒の熱処理を行う。この熱処理時に、フィール
ド酸化膜及びサイドウォール膜の表層に存在していたF
がアウトガスとして放出される。(図2(d))。
00DHF液で拡散層上及びゲート電極上の自然酸化膜
を除去する(図2(e))。その際、同時に除去するフ
ィールド酸化膜及びサイドウォール膜の膜厚13を5n
m以下もしくは60nm以上に制御する。5nm以上か
つ60nm以下除去すると、フッ素の濃度の高い表層が
露出され、Tiシリサイドのせり上がり抑制効果がなく
なる。エッチング量を5nm以下もしくは60nm以上
に制御することは、エッチングの要する時間を管理すれ
ばよいので、容易に制御可能である。
i膜10をスパッタにより30nm成膜する。これをラ
ンプアニール装置にて700℃,30秒の熱処理を行
い、高抵抗のTiSi2であるC49相のTiシリサイ
ド層11を形成する(第1シンター)(図3(g))。
このとき、Tiシリサイド層11は、ゲート電極3上及
び拡散層9上のみに自己整合的に形成される。
ォール膜5上の未反応のTi膜10をアンモニア過水で
除去する。(図3(h))。
50℃,10秒の熱処理を行う。この結果、図3(i)
に示すような低抵抗のTiSi2であるC54相のTi
シリサイド層12を形成する(第2シンター)。
は、フィールド酸化膜2及びサイドウォール膜5上への
はい上がりは見られず、Tiシリサイドの層抵抗が10
Ω/□以下の低抵抗となり、素子動作速度の向上が実現
できる。
ィールド酸化膜及びサイドウォール酸化膜のフッ素濃度
を低下させることにより、Tiシリサイドのせり上がり
を抑制し、ゲート電極と拡散層間及び拡散層間のリーク
もなく、安定して良品を得ることが達成できる。
法を工程順に示す断面図である。
法を工程順に示す断面図である。
に示す断面図である。
である。
あり、特に注入される不純物イオンによってせり上がり
の程度が異なることを示すものである。
濃度のDepth Profileを示すグラフであ
る。
率を示す図である。
Claims (8)
- 【請求項1】 素子分離領域形成工程と、サイドウォー
ル形成工程と、拡散層形成工程と、活性化工程と、自然
酸化膜除去工程と、堆積工程と、シリサイド形成工程
と、除去工程とを含む半導体装置の製造方法であって、 素子分離領域形成工程は、半導体基板上にフィールド酸
化膜を形成し素子分離領域を形成する処理でありサイド
ウォール形成工程は、半導体基板上に形成されたゲート
電極の側壁に絶縁物によりサイドウォール膜を形成する
処理であり、 拡散層形成工程は、前記ゲート電極をマスクにして不純
物を半導体基板に導入し拡散層を形成する処理であり、 活性化工程は、前記拡散層を熱処理により活性化する処
理であり、 自然酸化膜除去工程は、前記ゲート電極及び拡散層上の
自然酸化膜を除去する処理であり、 堆積工程は、半導体基板の全面に高融点金属を堆積する
処理であり、 シリサイド形成工程は、熱処理により前記ゲート電極上
及び拡散層上のどちらか一方、もしくは両方に高融点金
属シリサイドを自己整合的に形成する処理であり、 除去工程は、シリサイド化されなかった高融点金属を除
去する処理であり、 前記拡散層形成のためのイオン注入から高融点金属を堆
積するまでの期間は、前記フィールド酸化膜及びサイド
ウォール膜表層の前記イオン注入の注入種の濃度を、1
E20atom/cm3以下に設定することを特徴とす
る半導体装置の製造方法。 - 【請求項2】 前記高融点金属として、Ti,Co,N
i,Ta,W,Mo,Zr,Hf,Pt,Vのいずれか
1種、もしくは2種以上からなる複合合金を用いること
を特徴とする請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記拡散層へ注入される前記イオン注入
種は、Fを含むBであることを特徴とする請求項1に記
載の半導体装置の製造方法。 - 【請求項4】 前記イオン注入後の注入種の濃度を減少
させる方法は、ドライエッチングもしくはウェットエッ
チングもしくはその両方を行うものであることを特徴と
する請求項1に記載の半導体装置の製造方法。 - 【請求項5】 前記イオン注入後の注入種の濃度を減少
させる方法は、前記拡散層を活性化させるための熱処理
と兼ねること、もしくは、さらに熱処理を追加すること
を特徴とする請求項1に記載の半導体装置の製造方法。 - 【請求項6】 前記イオン注入後の注入種の濃度を減少
させる方法は、前記請求項4及び前記請求項5に記載さ
れた方法の両方を行うことを特徴とする請求項1に記載
の半導体装置の製造方法。 - 【請求項7】 前記フィールド酸化膜及びサイドウォー
ル膜のエッチング量は、5nm以下であることを特徴と
する請求項1に記載の半導体装置の製造方法。 - 【請求項8】 前記フィールド酸化膜及びサイドウォー
ル膜のエッチング量は、60nm以上であることを特徴
とする請求項1に記載の半導体装置の製造方法。
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- 1997-12-12 KR KR1019970068207A patent/KR100273860B1/ko not_active IP Right Cessation
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