JP3426170B2 - 半導体装置の製造方法 - Google Patents
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- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関する。特に、金属シリサイドを形成するプロ
セスを含む半導体装置の製造方法に関する。
造方法に関する。特に、金属シリサイドを形成するプロ
セスを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の形成プロセスにおい
ては、半導体装置を構成するトランジスタのゲート電
極、活性領域或いは配線等を低抵抗化することを目的と
して、これらの一部に金属シリサイド層を形成する方法
が行われている。
ては、半導体装置を構成するトランジスタのゲート電
極、活性領域或いは配線等を低抵抗化することを目的と
して、これらの一部に金属シリサイド層を形成する方法
が行われている。
【０００３】金属シリサイド層を形成する一般的手法と
して、サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）法が知られている。サ
リサイド法では、先ず金属シリサイド層を形成するべき
下地の全面にコバルト膜等の金属膜を成膜し、しかる
後、複数回の熱処理を行う。通常、最初の熱処理では、
金属膜からの拡散により比抵抗の大きい金属シリサイド
層が所定の領域に形成され、その後の熱処理では、この
金属シリサイド層の比抵抗が低減される。これにより、
下地中の所定の部分にのみ、自己整合的に金属シリサイ
ド層を形成することができる。
して、サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）法が知られている。サ
リサイド法では、先ず金属シリサイド層を形成するべき
下地の全面にコバルト膜等の金属膜を成膜し、しかる
後、複数回の熱処理を行う。通常、最初の熱処理では、
金属膜からの拡散により比抵抗の大きい金属シリサイド
層が所定の領域に形成され、その後の熱処理では、この
金属シリサイド層の比抵抗が低減される。これにより、
下地中の所定の部分にのみ、自己整合的に金属シリサイ
ド層を形成することができる。
【０００４】このような手法の一例は、例えば文献Ｉ
（特開平１０−４５４１６号）に開示されている。
（特開平１０−４５４１６号）に開示されている。
【０００５】図９は、文献Ｉ等に開示された従来のコバ
ルトシリサイド層の形成プロセスを概略的に示した断面
（ただし切り口のみを示す。）図である。以下、図９を
参照して従来のコバルトシリサイド層の形成方法につき
説明する。
ルトシリサイド層の形成プロセスを概略的に示した断面
（ただし切り口のみを示す。）図である。以下、図９を
参照して従来のコバルトシリサイド層の形成方法につき
説明する。
【０００６】図９（Ａ）に示すように、先ず、基板１０
１に、例えば、活性領域１０３ａおよび１０３ｂと、ゲ
ート電極１０５と、ゲート電極１０５の側壁に設けられ
たサイドウォールスペーサ１０７と、各活性領域１０３
ａおよび１０３ｂを分離する素子間分離領域１０９とを
形成する（以下、これらを単に下地１１１と略称するこ
とがある。）。
１に、例えば、活性領域１０３ａおよび１０３ｂと、ゲ
ート電極１０５と、ゲート電極１０５の側壁に設けられ
たサイドウォールスペーサ１０７と、各活性領域１０３
ａおよび１０３ｂを分離する素子間分離領域１０９とを
形成する（以下、これらを単に下地１１１と略称するこ
とがある。）。
【０００７】次に、図９（Ｂ）に示すように、この下地
１１１上に、スパッタリング等を用いてコバルト膜１１
３を形成する。
１１１上に、スパッタリング等を用いてコバルト膜１１
３を形成する。
【０００８】続いて、図９（Ｃ）に示すように、第１の
熱処理を行う。この第１の熱処理では、例えば、コバル
ト膜１１３を形成した下地１１１をランプアニールによ
り比較的低温（４５０℃〜５５０℃）で加熱することに
より、シリサイド化反応を生じさせる。このとき、下地
１１１の一部（例えば、図示例では活性領域１０３ａお
よび１０３ｂの表面部分、ゲート電極１０５の上側部
分）に、コバルトシリサイド層１１５ａ、１１５ｂおよ
び１１５ｃがそれぞれ形成される。
熱処理を行う。この第１の熱処理では、例えば、コバル
ト膜１１３を形成した下地１１１をランプアニールによ
り比較的低温（４５０℃〜５５０℃）で加熱することに
より、シリサイド化反応を生じさせる。このとき、下地
１１１の一部（例えば、図示例では活性領域１０３ａお
よび１０３ｂの表面部分、ゲート電極１０５の上側部
分）に、コバルトシリサイド層１１５ａ、１１５ｂおよ
び１１５ｃがそれぞれ形成される。
【０００９】このように形成されたコバルトシリサイド
層１１５ａ、１１５ｂおよび１１５ｃは、コバルトおよ
びシリコンの組成比がほぼ同じであるＣｏＳｉか若しく
はコバルトの組成比が高いＣｏ2Ｓｉの相であるため、
その比抵抗は大きい。
層１１５ａ、１１５ｂおよび１１５ｃは、コバルトおよ
びシリコンの組成比がほぼ同じであるＣｏＳｉか若しく
はコバルトの組成比が高いＣｏ2Ｓｉの相であるため、
その比抵抗は大きい。
【００１０】その後、図９（Ｄ）に示すように、ウエッ
トエッチング等によって、半導体下地表面に残存するコ
バルト膜１１３を除去する。
トエッチング等によって、半導体下地表面に残存するコ
バルト膜１１３を除去する。
【００１１】しかる後、図示せずも、この比抵抗を低下
させるために、第２の熱処理を行う。この第２の熱処理
では、コバルトシリサイド層１１５ａ、１１５ｂおよび
１１５ｃをランプアニールにより比較的高温（６５０℃
〜９００℃）で加熱することにより、コバルトシリサイ
ド層の相をＣｏＳｉ相またはＣｏ2Ｓｉ相からＣｏＳｉ2
相に転移させる。
させるために、第２の熱処理を行う。この第２の熱処理
では、コバルトシリサイド層１１５ａ、１１５ｂおよび
１１５ｃをランプアニールにより比較的高温（６５０℃
〜９００℃）で加熱することにより、コバルトシリサイ
ド層の相をＣｏＳｉ相またはＣｏ2Ｓｉ相からＣｏＳｉ2
相に転移させる。
【００１２】以上のようにすれば、コバルトシリサイド
層が低抵抗のＣｏＳｉ2となるため、下地に含まれるゲ
ート電極、活性領域および配線等の抵抗を低下すること
ができる。
層が低抵抗のＣｏＳｉ2となるため、下地に含まれるゲ
ート電極、活性領域および配線等の抵抗を低下すること
ができる。
【００１３】
【発明が解決しようとする課題】しかしながら、上述の
ようなコバルトシリサイド層の形成方法では、コバルト
シリサイド層１１５ａ，１１５ｂおよび１１５ｃの形成
後に行う比較的高温の第２の熱処理の際に、コバルトシ
リサイド層１１５ａ、１１５ｂおよび１１５ｃ中に局所
的なＣｏＳｉ2の結晶粒の成長が生じる。
ようなコバルトシリサイド層の形成方法では、コバルト
シリサイド層１１５ａ，１１５ｂおよび１１５ｃの形成
後に行う比較的高温の第２の熱処理の際に、コバルトシ
リサイド層１１５ａ、１１５ｂおよび１１５ｃ中に局所
的なＣｏＳｉ2の結晶粒の成長が生じる。
【００１４】したがって、従来のコバルトシリサイド層
の形成方法では、低抵抗化のための第２の熱処理を行う
と、金属シリサイド層中のある部分には大きい結晶粒が
成長してしまう。その結果、コバルトシリサイド層の平
坦性は著しく損なわれる。
の形成方法では、低抵抗化のための第２の熱処理を行う
と、金属シリサイド層中のある部分には大きい結晶粒が
成長してしまう。その結果、コバルトシリサイド層の平
坦性は著しく損なわれる。
【００１５】図１０は、課題の説明に供する図である。
図１０（Ａ）には、第２の熱処理を行った後のコバルト
シリサイド層の形状を模式的に示す。図１０（Ｂ）に
は、図１０（Ａ）に示す第２の熱処理後のコバルトシリ
サイド層上に、層間絶縁膜およびコンタクトホールを形
成したときの様子を示す。以下、図１０を参照して、従
来のコバルトシリサイド層の形成方法の問題点につき説
明する。
図１０（Ａ）には、第２の熱処理を行った後のコバルト
シリサイド層の形状を模式的に示す。図１０（Ｂ）に
は、図１０（Ａ）に示す第２の熱処理後のコバルトシリ
サイド層上に、層間絶縁膜およびコンタクトホールを形
成したときの様子を示す。以下、図１０を参照して、従
来のコバルトシリサイド層の形成方法の問題点につき説
明する。
【００１６】図１０（Ａ）に示すように、第２の熱処理
を行うことにより結晶粒が大きく成長した結果、下地１
１１中のコバルトシリサイド層１１９ａおよび１１９ｃ
の平坦性は損なわれる。すなわち、コバルトシリサイド
層１１９ａおよび１１９ｃの表面や、コバルトシリサイ
ド層１１９ａおよび活性領域１０３ａの界面が、それぞ
れ平面状に形成されず、凹凸状になっている。よって、
図示例のように、コバルトシリサイド層１１９ａの表面
が局所的に凹んでいる窪み１２１や、コバルトシリサイ
ド層１１９ｃが部分的に欠けている欠損１２３や、コバ
ルトシリサイド層１１９ａ中の結晶粒が粗大化し該結晶
粒が活性領域１０３ａを貫通して基板１０１に達してい
る粗大粒界１２５が形成される。図１０（Ａ）に示すよ
うに、この粗大粒界１２５の部分では、コンタクトおよ
び基板間にリーク電流が発生してしまう。
を行うことにより結晶粒が大きく成長した結果、下地１
１１中のコバルトシリサイド層１１９ａおよび１１９ｃ
の平坦性は損なわれる。すなわち、コバルトシリサイド
層１１９ａおよび１１９ｃの表面や、コバルトシリサイ
ド層１１９ａおよび活性領域１０３ａの界面が、それぞ
れ平面状に形成されず、凹凸状になっている。よって、
図示例のように、コバルトシリサイド層１１９ａの表面
が局所的に凹んでいる窪み１２１や、コバルトシリサイ
ド層１１９ｃが部分的に欠けている欠損１２３や、コバ
ルトシリサイド層１１９ａ中の結晶粒が粗大化し該結晶
粒が活性領域１０３ａを貫通して基板１０１に達してい
る粗大粒界１２５が形成される。図１０（Ａ）に示すよ
うに、この粗大粒界１２５の部分では、コンタクトおよ
び基板間にリーク電流が発生してしまう。
【００１７】また、図１０（Ｂ）に示すように、通常、
コバルトシリサイド層１１９ａおよび１１９ｃ形成済み
の下地上には、層間絶縁膜１２７を形成し、この層間絶
縁膜１２７を貫通するようにコンタクトホール１２９を
形成する。
コバルトシリサイド層１１９ａおよび１１９ｃ形成済み
の下地上には、層間絶縁膜１２７を形成し、この層間絶
縁膜１２７を貫通するようにコンタクトホール１２９を
形成する。
【００１８】このとき、図１０（Ｂ）に示すように、活
性領域１０３ａの窪み１２１の部分にコンタクトホール
１２９が形成されると、コンタクトホール形成時のエッ
チングにより基板がオーバエッチングされる。したがっ
て、窪み１２１の部分にはコンタクトおよび基板間にリ
ーク電流が発生してしまう。
性領域１０３ａの窪み１２１の部分にコンタクトホール
１２９が形成されると、コンタクトホール形成時のエッ
チングにより基板がオーバエッチングされる。したがっ
て、窪み１２１の部分にはコンタクトおよび基板間にリ
ーク電流が発生してしまう。
【００１９】また、活性領域、ゲート電極または配線等
に形成したコバルトシリサイド層の平坦性が損なわれた
場合、例えば、図１０（Ｂ）に示すようなコバルトシリ
サイド層の欠損が生じた場合には、コンタクト抵抗の増
加などのコンタクト不良が生じ易くなる。
に形成したコバルトシリサイド層の平坦性が損なわれた
場合、例えば、図１０（Ｂ）に示すようなコバルトシリ
サイド層の欠損が生じた場合には、コンタクト抵抗の増
加などのコンタクト不良が生じ易くなる。
【００２０】以上説明した現象は、コバルトに特有のも
のではなく、一般的な金属シリサイドを形成するための
金属、例えば、白金やチタンの場合にも現れる。
のではなく、一般的な金属シリサイドを形成するための
金属、例えば、白金やチタンの場合にも現れる。
【００２１】以上のように、金属シリサイド層の平坦性
が損なわれると、リーク電流の発生やコンタクト抵抗の
増加という不都合が生じてしまう。したがって、従来の
半導体装置の製造方法では、良好な特性が実現できなか
った。
が損なわれると、リーク電流の発生やコンタクト抵抗の
増加という不都合が生じてしまう。したがって、従来の
半導体装置の製造方法では、良好な特性が実現できなか
った。
【００２２】特に、下地が、基板上に絶縁層およびシリ
コン薄膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造の半導体装置である場合には、シ
リコン薄膜が非常に薄いため、コンタクトホール形成時
のオーバエッチングによりシリコン薄膜が貫通され易く
なる。したがって、コンタクト不良が生じやすい。ま
た、シリコン薄膜のみならずシリコン層下の絶縁層を貫
通してしまうとリーク電流が発生してしまい、その結
果、半導体装置の特性を大きく劣化させる。
コン薄膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）構造の半導体装置である場合には、シ
リコン薄膜が非常に薄いため、コンタクトホール形成時
のオーバエッチングによりシリコン薄膜が貫通され易く
なる。したがって、コンタクト不良が生じやすい。ま
た、シリコン薄膜のみならずシリコン層下の絶縁層を貫
通してしまうとリーク電流が発生してしまい、その結
果、半導体装置の特性を大きく劣化させる。
【００２３】以上説明したように、従来の金属シリサイ
ド層の形成方法を用いて製造した半導体装置では、複数
回の熱処理により金属シリサイド層の平坦性が損なわれ
てしまう。よって、リーク電流の発生やコンタクト不良
等の問題が生じる。
ド層の形成方法を用いて製造した半導体装置では、複数
回の熱処理により金属シリサイド層の平坦性が損なわれ
てしまう。よって、リーク電流の発生やコンタクト不良
等の問題が生じる。
【００２４】したがって、低抵抗化のための熱処理を行
うときに金属シリサイド層の平坦性が損なわれるのを抑
制でき、その結果、リーク電流の発生やコンタクト抵抗
の増加を抑制できる半導体装置の製造方法が望まれてい
た。
うときに金属シリサイド層の平坦性が損なわれるのを抑
制でき、その結果、リーク電流の発生やコンタクト抵抗
の増加を抑制できる半導体装置の製造方法が望まれてい
た。
【００２５】
【課題を解決するための手段】そこで、この出願の請求
項１に係る半導体装置の製造方法は、シリコンを含む半
導体下地上にシリサイド層形成用の金属膜を形成する第
１工程と、金属膜を形成した半導体下地に第１の熱処理
を行うことにより、この半導体下地に金属シリサイド層
を形成する第２工程と、金属膜のうち残存した金属膜を
除去する第３工程と、金属シリサイド層上に絶縁膜を形
成する第４工程と、絶縁膜を形成した金属シリサイド層
を低抵抗化するために、この金属シリサイド層に第２の
熱処理を行う第５工程とを有し、第２工程および第５工
程間に、金属シリサイド層と半導体下地中のシリコンと
の界面にイオンを注入することにより、界面をアモルフ
ァス化するイオン注入工程を有する。
項１に係る半導体装置の製造方法は、シリコンを含む半
導体下地上にシリサイド層形成用の金属膜を形成する第
１工程と、金属膜を形成した半導体下地に第１の熱処理
を行うことにより、この半導体下地に金属シリサイド層
を形成する第２工程と、金属膜のうち残存した金属膜を
除去する第３工程と、金属シリサイド層上に絶縁膜を形
成する第４工程と、絶縁膜を形成した金属シリサイド層
を低抵抗化するために、この金属シリサイド層に第２の
熱処理を行う第５工程とを有し、第２工程および第５工
程間に、金属シリサイド層と半導体下地中のシリコンと
の界面にイオンを注入することにより、界面をアモルフ
ァス化するイオン注入工程を有する。
【００２６】この構成によれば、先ず、第１の熱処理に
より形成された金属シリサイド層に絶縁膜を設けたのち
第２の熱処理を行っている。すなわち、第２の熱処理を
行う前の平坦な金属シリサイド層上に絶縁膜を形成した
のち、第２の熱処理を行っている。このように、金属シ
リサイド層上に沿って絶縁膜を形成した状態で第２の熱
処理を行うと、金属シリサイド層中において、この絶縁
膜の延在面と垂直な方向への金属シリサイドの結晶粒の
成長を抑制することができる。よって、逆に、金属シリ
サイドの結晶粒はこの絶縁膜の延在面と平行な方向に成
長し易くなる。したがって、金属シリサイド層の平坦性
を損なうことなく、第２の熱処理を行うことができる。
その結果、リーク電流の発生やコンタクト抵抗の増加を
抑制することができる。また、金属シリサイド層の平坦
性を損なわないので、金属シリサイド層のシート抵抗の
バラツキを低減することができる。後述する請求項３及
び４に係る半導体装置の製造方法によっても、これらの
効果を得ることが出来る。
より形成された金属シリサイド層に絶縁膜を設けたのち
第２の熱処理を行っている。すなわち、第２の熱処理を
行う前の平坦な金属シリサイド層上に絶縁膜を形成した
のち、第２の熱処理を行っている。このように、金属シ
リサイド層上に沿って絶縁膜を形成した状態で第２の熱
処理を行うと、金属シリサイド層中において、この絶縁
膜の延在面と垂直な方向への金属シリサイドの結晶粒の
成長を抑制することができる。よって、逆に、金属シリ
サイドの結晶粒はこの絶縁膜の延在面と平行な方向に成
長し易くなる。したがって、金属シリサイド層の平坦性
を損なうことなく、第２の熱処理を行うことができる。
その結果、リーク電流の発生やコンタクト抵抗の増加を
抑制することができる。また、金属シリサイド層の平坦
性を損なわないので、金属シリサイド層のシート抵抗の
バラツキを低減することができる。後述する請求項３及
び４に係る半導体装置の製造方法によっても、これらの
効果を得ることが出来る。
【００２７】また、請求項１に係る半導体装置の製造方
法によれば、金属シリサイド層をアモルファス化した状
態で、第２の熱処理を行っているため、更に、金属シリ
サイドの結晶粒の粗大化を抑制することができる。
法によれば、金属シリサイド層をアモルファス化した状
態で、第２の熱処理を行っているため、更に、金属シリ
サイドの結晶粒の粗大化を抑制することができる。
【００２８】また、この出願の請求項２に係る半導体装
置の製造方法は、シリコンを含む半導体下地上にシリサ
イド層形成用の金属膜を形成する第１工程と、金属膜を
形成した半導体下地に第１の熱処理を行うことにより、
この半導体下地に金属シリサイド層を形成する第２工程
と、金属膜のうち残存した膜を除去する第３工程と、金
属シリサイド層上に導電膜を形成する第４工程と、導電
膜を形成した金属シリサイド層を低抵抗化するために、
この金属シリサイド層に第２の熱処理を行う第５工程
と、第５工程ののち、導電膜を除去する第６工程とを有
し、第２工程および第５工程間に、金属シリサイド層と
半導体下地中のシリコンとの界面にイオンを注入するこ
とにより、界面をアモルファス化するイオン注入工程を
有する。
置の製造方法は、シリコンを含む半導体下地上にシリサ
イド層形成用の金属膜を形成する第１工程と、金属膜を
形成した半導体下地に第１の熱処理を行うことにより、
この半導体下地に金属シリサイド層を形成する第２工程
と、金属膜のうち残存した膜を除去する第３工程と、金
属シリサイド層上に導電膜を形成する第４工程と、導電
膜を形成した金属シリサイド層を低抵抗化するために、
この金属シリサイド層に第２の熱処理を行う第５工程
と、第５工程ののち、導電膜を除去する第６工程とを有
し、第２工程および第５工程間に、金属シリサイド層と
半導体下地中のシリコンとの界面にイオンを注入するこ
とにより、界面をアモルファス化するイオン注入工程を
有する。
【００２９】この構成によれば、先ず、第１の熱処理に
より形成された金属シリサイド層に導電膜を設けたのち
第２の熱処理を行っている。すなわち、第２の熱処理を
行う前の平坦な金属シリサイド層上に導電膜を形成した
のち、第２の熱処理を行っている。このように、金属シ
リサイド層上に沿って導電膜を形成した状態で第２の熱
処理を行うと、金属シリサイド層中において、この導電
膜の延在面と垂直な方向への金属シリサイドの結晶粒の
成長を抑制することができる。よって、逆に、金属シリ
サイドの結晶粒はこの導電膜の延在面と平行な方向に成
長し易くなる。したがって、金属シリサイド層の平坦性
を損なうことなく、第２の熱処理を行うことができる。
その結果、リーク電流の発生やコンタクト抵抗の増加を
抑制することができる。また、金属シリサイド層の平坦
性を損なわないので、金属シリサイド層のシート抵抗の
バラツキを低減することができる。さらに、金属シリサ
イド層をアモルファス化した状態で、第２の熱処理を行
っているため、金属シリサイドの結晶粒の粗大化を抑制
することができる。
より形成された金属シリサイド層に導電膜を設けたのち
第２の熱処理を行っている。すなわち、第２の熱処理を
行う前の平坦な金属シリサイド層上に導電膜を形成した
のち、第２の熱処理を行っている。このように、金属シ
リサイド層上に沿って導電膜を形成した状態で第２の熱
処理を行うと、金属シリサイド層中において、この導電
膜の延在面と垂直な方向への金属シリサイドの結晶粒の
成長を抑制することができる。よって、逆に、金属シリ
サイドの結晶粒はこの導電膜の延在面と平行な方向に成
長し易くなる。したがって、金属シリサイド層の平坦性
を損なうことなく、第２の熱処理を行うことができる。
その結果、リーク電流の発生やコンタクト抵抗の増加を
抑制することができる。また、金属シリサイド層の平坦
性を損なわないので、金属シリサイド層のシート抵抗の
バラツキを低減することができる。さらに、金属シリサ
イド層をアモルファス化した状態で、第２の熱処理を行
っているため、金属シリサイドの結晶粒の粗大化を抑制
することができる。
【００３０】なお、ここでは、金属シリサイド層上に導
電膜を形成している。この導電膜は、第６工程で除去す
る必要がある。一般に導電膜は化学的なエッチングによ
り除去できるため、この第６工程においては、金属シリ
サイド層中にイオン等によるダメージを発生させるドラ
イエッチングではなく、ウェットエッチングを用いて導
電膜を除去することができる。よって、この第６工程で
は、容易に導電膜を除去することができる。
電膜を形成している。この導電膜は、第６工程で除去す
る必要がある。一般に導電膜は化学的なエッチングによ
り除去できるため、この第６工程においては、金属シリ
サイド層中にイオン等によるダメージを発生させるドラ
イエッチングではなく、ウェットエッチングを用いて導
電膜を除去することができる。よって、この第６工程で
は、容易に導電膜を除去することができる。
【００３１】この出願の請求項３に係る半導体装置の製
造方法は、シリコンを含む半導体下地上にシリサイド層
形成用の金属膜を形成する第１工程と、金属膜を形成し
た半導体下地に第１の熱処理を行うことにより、半導体
下地に金属シリサイド層を形成する第２工程と、金属膜
のうち残存した金属膜を除去する第３工程と、金属シリ
サイド層上に絶縁膜を形成する第４工程と、絶縁膜を形
成した金属シリサイド層を低抵抗化するために、金属シ
リサイド層に第２の熱処理を行う第５工程とを有し、絶
縁膜を第１の絶縁膜とし、および、第５工程ののち、第
１の絶縁膜上に、層間絶縁膜のエッチング時にエッチン
グストッパ膜として機能する第２の絶縁膜を形成するＡ
工程と、第２の絶縁膜上に、層間絶縁膜を形成するＢ工
程と、層間絶縁膜をエッチングすることにより、層間絶
縁膜の表面から第２の絶縁膜に達する第１コンタクトホ
ールを形成するＣ工程と、第２および第１の絶縁膜を順
次にエッチングすることにより、第１コンタクトホール
に連続しかつ第２の絶縁膜の表面から半導体下地にまで
達する第２コンタクトホールを形成するＤ工程とを更に
有する。
造方法は、シリコンを含む半導体下地上にシリサイド層
形成用の金属膜を形成する第１工程と、金属膜を形成し
た半導体下地に第１の熱処理を行うことにより、半導体
下地に金属シリサイド層を形成する第２工程と、金属膜
のうち残存した金属膜を除去する第３工程と、金属シリ
サイド層上に絶縁膜を形成する第４工程と、絶縁膜を形
成した金属シリサイド層を低抵抗化するために、金属シ
リサイド層に第２の熱処理を行う第５工程とを有し、絶
縁膜を第１の絶縁膜とし、および、第５工程ののち、第
１の絶縁膜上に、層間絶縁膜のエッチング時にエッチン
グストッパ膜として機能する第２の絶縁膜を形成するＡ
工程と、第２の絶縁膜上に、層間絶縁膜を形成するＢ工
程と、層間絶縁膜をエッチングすることにより、層間絶
縁膜の表面から第２の絶縁膜に達する第１コンタクトホ
ールを形成するＣ工程と、第２および第１の絶縁膜を順
次にエッチングすることにより、第１コンタクトホール
に連続しかつ第２の絶縁膜の表面から半導体下地にまで
達する第２コンタクトホールを形成するＤ工程とを更に
有する。
【００３２】この構成によれば、上述の効果のほかに以
下のような効果が得られる。エッチ ングストッパ膜を設
けているので、オーバエッチングが発生しにくくなる。
したがって、コンタクトおよび基板間のリーク電流の発
生を更に抑制することができる。
下のような効果が得られる。エッチ ングストッパ膜を設
けているので、オーバエッチングが発生しにくくなる。
したがって、コンタクトおよび基板間のリーク電流の発
生を更に抑制することができる。
【００３３】この出願の請求項４に係る半導体装置の製
造方法は、シリコンを含む半導体下地上にシリサイド層
形成用の金属膜を形成する第１工程と、金属膜を形成し
た半導体下地に第１の熱処理を行うことにより、半導体
下地に金属シリサイド層を形成する第２工程と、金属膜
のうち残存した金属膜を除去する第３工程と、金属シリ
サイド層上に絶縁膜を形成する第４工程と、絶縁膜を形
成した金属シリサイド層を低抵抗化するために、金属シ
リサイド層に第２の熱処理を行う第５工程とを有し、絶
縁膜を層間絶縁膜とし、および、第４および第５工程の
間に、層間絶縁膜にコンタクトホールを形成するＥ工程
を更に有する。
造方法は、シリコンを含む半導体下地上にシリサイド層
形成用の金属膜を形成する第１工程と、金属膜を形成し
た半導体下地に第１の熱処理を行うことにより、半導体
下地に金属シリサイド層を形成する第２工程と、金属膜
のうち残存した金属膜を除去する第３工程と、金属シリ
サイド層上に絶縁膜を形成する第４工程と、絶縁膜を形
成した金属シリサイド層を低抵抗化するために、金属シ
リサイド層に第２の熱処理を行う第５工程とを有し、絶
縁膜を層間絶縁膜とし、および、第４および第５工程の
間に、層間絶縁膜にコンタクトホールを形成するＥ工程
を更に有する。
【００３４】この構成によれば、上述の効果のほかに、
以下のような効果が得られる。第２の熱処理前に、層間
絶縁膜にコンタクトホールを形成している。そのため、
金属シリサイド層におけるオーバエッチングの発生を更
に抑制することができ、その結果、コンタクトおよび基
板間のリーク電流の発生を更に抑制することができる。
以下のような効果が得られる。第２の熱処理前に、層間
絶縁膜にコンタクトホールを形成している。そのため、
金属シリサイド層におけるオーバエッチングの発生を更
に抑制することができ、その結果、コンタクトおよび基
板間のリーク電流の発生を更に抑制することができる。
【００３５】なお、請求項１及び３に係る半導体装置の
製造方法では、金属シリサイド層上に絶縁膜を形成して
いるため、この絶縁膜を必ずしも除去する必要はない。
例えば、この膜上に層間絶縁膜をそのまま形成すること
ができる。或いは、請求項４に係る半導体装置の製造方
法のように、この膜自体を層間絶縁膜の一部として利用
することもできる。
製造方法では、金属シリサイド層上に絶縁膜を形成して
いるため、この絶縁膜を必ずしも除去する必要はない。
例えば、この膜上に層間絶縁膜をそのまま形成すること
ができる。或いは、請求項４に係る半導体装置の製造方
法のように、この膜自体を層間絶縁膜の一部として利用
することもできる。
【００３６】
【発明の実施の形態】以下、図を参照して、この出願に
係る半導体装置の製造方法の実施の形態につき説明す
る。なお、この説明に用いる各図は、これら発明を理解
できる程度に各構成成分の形状、大きさおよび配置関係
を概略的に示してあるに過ぎない。また、各図において
同様な構成成分については、同一の番号を付して示し、
その重複する説明を省略することもある。なお、以下に
述べる使用装置や使用材料は、この発明の範囲内の一例
を示すに過ぎない。したがって、この発明は、これらの
条件に何ら限定されるものではない。
係る半導体装置の製造方法の実施の形態につき説明す
る。なお、この説明に用いる各図は、これら発明を理解
できる程度に各構成成分の形状、大きさおよび配置関係
を概略的に示してあるに過ぎない。また、各図において
同様な構成成分については、同一の番号を付して示し、
その重複する説明を省略することもある。なお、以下に
述べる使用装置や使用材料は、この発明の範囲内の一例
を示すに過ぎない。したがって、この発明は、これらの
条件に何ら限定されるものではない。
【００３７】（共通構成要素の実施の形態）まず、請求項１、３及び４に係る発明の共通構成要素に
ついての実施の形態（以下、共通構成要素の実施の形態
ともいう。）を説明する。
ついての実施の形態（以下、共通構成要素の実施の形態
ともいう。）を説明する。
【００３８】図１および図２は、共通構成要素の実施の
形態の半導体装置の製造工程のうち、主要な工程におけ
る断面（ただし、切り口のみを示す。）の様子を模式的
に示す図である。なお、図を見易くするため、断面を示
す斜線の一部を省略して示してある。これらの図１およ
び図２を含め以下に説明する図面には、この発明の製造
方法をＭＯＳ型トランジスタに適用した例を示してある
が、もちろん、この発明の製造方法はこれにのみ適用さ
れるものではなく、周知の如く、様々な半導体装置に適
用することができる。
形態の半導体装置の製造工程のうち、主要な工程におけ
る断面（ただし、切り口のみを示す。）の様子を模式的
に示す図である。なお、図を見易くするため、断面を示
す斜線の一部を省略して示してある。これらの図１およ
び図２を含め以下に説明する図面には、この発明の製造
方法をＭＯＳ型トランジスタに適用した例を示してある
が、もちろん、この発明の製造方法はこれにのみ適用さ
れるものではなく、周知の如く、様々な半導体装置に適
用することができる。
【００３９】以下、図１および図２を参照して共通構成
要素の実施の形態の半導体装置の製造方法につき説明す
る。
要素の実施の形態の半導体装置の製造方法につき説明す
る。
【００４０】先ず、半導体下地１１を用意する。図１
（Ａ）に示す半導体下地１１は、シリコン基板１３と、
シリコン基板１３に形成された活性領域１５ａおよび１
５ｂと、ゲート電極１７と、ゲート電極の側壁に設けら
れたサイドウォールスペーサ１９と、活性領域１５ａお
よび１５ｂを図示しない隣接する領域から絶縁する素子
間分離領域２１とを具える。
（Ａ）に示す半導体下地１１は、シリコン基板１３と、
シリコン基板１３に形成された活性領域１５ａおよび１
５ｂと、ゲート電極１７と、ゲート電極の側壁に設けら
れたサイドウォールスペーサ１９と、活性領域１５ａお
よび１５ｂを図示しない隣接する領域から絶縁する素子
間分離領域２１とを具える。
【００４１】ここでは特に、ゲート電極１７をポリシリ
コンで形成する。このため、この半導体下地１１の一部
（ゲート電極１７並びに活性領域１５ａおよび１５ｂの
上面部分）には、シリコンを含む露出面が形成されてい
る。
コンで形成する。このため、この半導体下地１１の一部
（ゲート電極１７並びに活性領域１５ａおよび１５ｂの
上面部分）には、シリコンを含む露出面が形成されてい
る。
【００４２】次に、第１工程を行う。第１工程では、図
１（Ｂ）に示すように、この半導体下地１１の上に、シ
リサイド形成用の金属膜としてのコバルト膜２３を形成
する。このコバルト膜２３が後述の第１の熱処理雰囲気
中の残留酸素により酸化されるのを抑制するため、例え
ば、図示例のように、このコバルト膜２３上に酸化防止
膜２５を形成しておくのが望ましい。
１（Ｂ）に示すように、この半導体下地１１の上に、シ
リサイド形成用の金属膜としてのコバルト膜２３を形成
する。このコバルト膜２３が後述の第１の熱処理雰囲気
中の残留酸素により酸化されるのを抑制するため、例え
ば、図示例のように、このコバルト膜２３上に酸化防止
膜２５を形成しておくのが望ましい。
【００４３】なお、この酸化防止膜２５としては、例え
ば、チタン（Ｔｉ）膜や窒化チタン（ＴｉＮ）膜を用い
ることができる。このチタン膜や窒化チタン膜を用いる
と、ウェットエッチングによりコバルト膜２３と共に除
去することができる。
ば、チタン（Ｔｉ）膜や窒化チタン（ＴｉＮ）膜を用い
ることができる。このチタン膜や窒化チタン膜を用いる
と、ウェットエッチングによりコバルト膜２３と共に除
去することができる。
【００４４】上述した第１工程に続いて第２工程を行
う。第２工程では、図１（Ｃ）に示すように、コバルト
膜２３を形成した半導体下地１１に第１の熱処理を行
う。この第１の熱処理は、従来構成と同じく比較的低温
で行う。例えば、４００℃〜６００℃の温度範囲でのア
ニールにより、図１（Ｃ）に示すように、半導体下地１
１の一部（ここでは、ゲート電極１７並びに活性領域１
５ａおよび１５ｂの上面部分）には、コバルトおよびシ
リコンの組成比がほぼ同じであるＣｏＳｉか若しくはコ
バルトの組成比が高いＣｏ2Ｓｉの相を有するコバルト
シリサイド層（ＣｏXＳｉ層２７ａ、２７ｂおよび２７
ｃ）が形成される（ただし、Ｘ≧１）。
う。第２工程では、図１（Ｃ）に示すように、コバルト
膜２３を形成した半導体下地１１に第１の熱処理を行
う。この第１の熱処理は、従来構成と同じく比較的低温
で行う。例えば、４００℃〜６００℃の温度範囲でのア
ニールにより、図１（Ｃ）に示すように、半導体下地１
１の一部（ここでは、ゲート電極１７並びに活性領域１
５ａおよび１５ｂの上面部分）には、コバルトおよびシ
リコンの組成比がほぼ同じであるＣｏＳｉか若しくはコ
バルトの組成比が高いＣｏ2Ｓｉの相を有するコバルト
シリサイド層（ＣｏXＳｉ層２７ａ、２７ｂおよび２７
ｃ）が形成される（ただし、Ｘ≧１）。
【００４５】上述した第２工程に続いて第３工程を行
う。第３工程では、図１（Ｄ）に示すように、コバルト
膜２３のうち第１の熱処理後に残存するコバルト膜２３
を、酸化防止膜２５と共に除去する。これらを除去する
には、例えば、アンモニア過水等によるウェットエッチ
ングを用いる。
う。第３工程では、図１（Ｄ）に示すように、コバルト
膜２３のうち第１の熱処理後に残存するコバルト膜２３
を、酸化防止膜２５と共に除去する。これらを除去する
には、例えば、アンモニア過水等によるウェットエッチ
ングを用いる。
【００４６】この第３工程におけるＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃは、第２の熱処理を行う前の状
態にあるため、その表面が充分に平坦である。従って、
ＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃと、シリコン
酸化膜２９との界面も充分に平坦である。このように、
コバルト膜を除去済みの半導体下地１１を、第３工程済
み半導体下地１１ａと称する。
ａ、２７ｂおよび２７ｃは、第２の熱処理を行う前の状
態にあるため、その表面が充分に平坦である。従って、
ＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃと、シリコン
酸化膜２９との界面も充分に平坦である。このように、
コバルト膜を除去済みの半導体下地１１を、第３工程済
み半導体下地１１ａと称する。
【００４７】上述した第３工程に続いて第４工程を行
う。第４工程では、図２（Ａ）に示すように、ＣｏXＳ
ｉ層２７ａ、２７ｂおよび２７ｃ上に絶縁膜としてのシ
リコン酸化膜２９を形成する。このシリコン酸化膜２９
は、半導体下地１１のＣｏXＳｉ層２７ａ、２７ｂおよ
び２７ｃを覆いかつＣｏXＳｉ層２７ａ、２７ｂおよび
２７ｃの表面と接するように形成されている。なお、こ
の絶縁膜としては、後述の第２の熱処理時にコバルトシ
リサイド層と反応しない絶縁膜であれば用いることがで
きる。典型的には、シリコン酸化膜２９の膜厚は２００
Å程度とする。
う。第４工程では、図２（Ａ）に示すように、ＣｏXＳ
ｉ層２７ａ、２７ｂおよび２７ｃ上に絶縁膜としてのシ
リコン酸化膜２９を形成する。このシリコン酸化膜２９
は、半導体下地１１のＣｏXＳｉ層２７ａ、２７ｂおよ
び２７ｃを覆いかつＣｏXＳｉ層２７ａ、２７ｂおよび
２７ｃの表面と接するように形成されている。なお、こ
の絶縁膜としては、後述の第２の熱処理時にコバルトシ
リサイド層と反応しない絶縁膜であれば用いることがで
きる。典型的には、シリコン酸化膜２９の膜厚は２００
Å程度とする。
【００４８】上述した第４工程に続いて第５工程を行
う。すなわち、図２（Ｂ）に示すように、ＣｏXＳｉ層
２７ａ、２７ｂおよび２７ｃをシリコン酸化膜２９で覆
ったのち、第２の熱処理を行う。この第２の熱処理は、
従来構成と同じくＣｏXＳｉ層２７ａ、２７ｂおよび２
７ｃの相をＣｏＳｉ2の相に転移させることにより、コ
バルトシリサイド層を低抵抗化させるための熱処理であ
る。
う。すなわち、図２（Ｂ）に示すように、ＣｏXＳｉ層
２７ａ、２７ｂおよび２７ｃをシリコン酸化膜２９で覆
ったのち、第２の熱処理を行う。この第２の熱処理は、
従来構成と同じくＣｏXＳｉ層２７ａ、２７ｂおよび２
７ｃの相をＣｏＳｉ2の相に転移させることにより、コ
バルトシリサイド層を低抵抗化させるための熱処理であ
る。
【００４９】この第５工程における第２の熱処理では、
例えば、７００℃以上の温度（例えば、３０秒程度）で
アニールを行うことにより、ＣｏXＳｉ層２７ａ、２７
ｂおよび２７ｃを、それぞれ低抵抗なＣｏＳｉ2層３１
ａ、３１ｂおよび３１ｃに相転移させることができる。
例えば、７００℃以上の温度（例えば、３０秒程度）で
アニールを行うことにより、ＣｏXＳｉ層２７ａ、２７
ｂおよび２７ｃを、それぞれ低抵抗なＣｏＳｉ2層３１
ａ、３１ｂおよび３１ｃに相転移させることができる。
【００５０】この第５工程では、第２の熱処理が、Ｃｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃをシリコン酸化膜
２９で覆った状態で行われる。そのため、ＣｏXＳｉ層
２７ａ、２７ｂおよび２７ｃと、シリコン酸化膜２９と
の界面付近では、ＣｏＳｉ2の結晶粒は、この界面に沿
ってすなわちシリコン酸化膜２９の延在面と平行な方向
に成長し易くなる。一方、ＣｏXＳｉ層２７ａ、２７ｂ
および２７ｃと、活性領域１５ａおよび１５ｂ並びにゲ
ート電極１７との界面付近でも、ＣｏＳｉ2の結晶粒
は、基板表面側に存在するシリコン酸化膜２９と平行な
方向に成長し易くなる。したがって、このＣｏＳｉ2層
３１ａ、３１ｂおよび３１ｃは、第２の熱処理後におい
ても、その平坦性が損なわれることがない。
XＳｉ層２７ａ、２７ｂおよび２７ｃをシリコン酸化膜
２９で覆った状態で行われる。そのため、ＣｏXＳｉ層
２７ａ、２７ｂおよび２７ｃと、シリコン酸化膜２９と
の界面付近では、ＣｏＳｉ2の結晶粒は、この界面に沿
ってすなわちシリコン酸化膜２９の延在面と平行な方向
に成長し易くなる。一方、ＣｏXＳｉ層２７ａ、２７ｂ
および２７ｃと、活性領域１５ａおよび１５ｂ並びにゲ
ート電極１７との界面付近でも、ＣｏＳｉ2の結晶粒
は、基板表面側に存在するシリコン酸化膜２９と平行な
方向に成長し易くなる。したがって、このＣｏＳｉ2層
３１ａ、３１ｂおよび３１ｃは、第２の熱処理後におい
ても、その平坦性が損なわれることがない。
【００５１】また、第５工程を行った後、シリコン酸化
膜２９を除去してもよいが、後述の実施の形態のよう
に、このシリコン酸化膜２９を層間絶縁膜等として利用
するのが好ましい。
膜２９を除去してもよいが、後述の実施の形態のよう
に、このシリコン酸化膜２９を層間絶縁膜等として利用
するのが好ましい。
【００５２】以上のような共通構成要素の実施の形態の
半導体装置の製造方法によれば、従来構成とは異なり、
ＣｏXＳｉ層をシリコン酸化膜で覆った状態で、第２の
熱処理を行っている。したがって、以下のような効果が
得られる。
半導体装置の製造方法によれば、従来構成とは異なり、
ＣｏXＳｉ層をシリコン酸化膜で覆った状態で、第２の
熱処理を行っている。したがって、以下のような効果が
得られる。
【００５３】第１には、従来構成とは異なり、ＣｏＳｉ
2の結晶粒は主として活性領域の延在方向に成長してい
くため、ＣｏＳｉ2の結晶粒は活性領域よりも深い位置
に達しにくくなる。したがって、課題の欄にて説明した
ような粗大粒界に起因する、基板および活性領域間のリ
ーク電流の発生を抑制することができる。
2の結晶粒は主として活性領域の延在方向に成長してい
くため、ＣｏＳｉ2の結晶粒は活性領域よりも深い位置
に達しにくくなる。したがって、課題の欄にて説明した
ような粗大粒界に起因する、基板および活性領域間のリ
ーク電流の発生を抑制することができる。
【００５４】第２には、従来構成とは異なり、このＣｏ
Ｓｉ2層はシリコン酸化膜に覆われた半導体下地の表面
に沿って成長していくため、ＣｏＳｉ2層の表面を平坦
に維持することができる。したがって、課題の欄にて説
明したような活性領域のオーバエッチングに起因する、
コンタクトおよび基板間のリーク電流の発生を抑制する
ことができる。
Ｓｉ2層はシリコン酸化膜に覆われた半導体下地の表面
に沿って成長していくため、ＣｏＳｉ2層の表面を平坦
に維持することができる。したがって、課題の欄にて説
明したような活性領域のオーバエッチングに起因する、
コンタクトおよび基板間のリーク電流の発生を抑制する
ことができる。
【００５５】第３には、従来構成とは異なり、欠損が発
生しにくいため、コンタクト抵抗の増加を抑制すること
ができる。
生しにくいため、コンタクト抵抗の増加を抑制すること
ができる。
【００５６】また、ＣｏＳｉ2層を均一な厚さで形成す
ることができるため、ＣｏＳｉ2層のシート抵抗のバラ
ツキを低減させることができる。
ることができるため、ＣｏＳｉ2層のシート抵抗のバラ
ツキを低減させることができる。
【００５７】また、共通構成要素の実施の形態では、金
属シリサイドを形成するため、コバルトを用いている
が、コバルト以外にもチタンや白金を用いることができ
る。
属シリサイドを形成するため、コバルトを用いている
が、コバルト以外にもチタンや白金を用いることができ
る。
【００５８】（部分構成要素の実施の形態） ここでは、請求項２に係る発明の部分構成要素について
の実施の形態（以下、部分構成要素の実施の形態ともい
う。）を説明する。
の実施の形態（以下、部分構成要素の実施の形態ともい
う。）を説明する。
【００５９】上述の共通構成要素の実施の形態では、第
２の熱処理前に金属シリサイド層を絶縁膜で覆ったが、
この部分構成要素の実施の形態では、共通構成要素の実
施の形態とは異なり、絶縁性を有しない膜すなわち導電
性を有する導電膜を用いる形態につき説明する。ただ
し、共通構成要素の実施の形態と重複する説明について
は省略することがある。
２の熱処理前に金属シリサイド層を絶縁膜で覆ったが、
この部分構成要素の実施の形態では、共通構成要素の実
施の形態とは異なり、絶縁性を有しない膜すなわち導電
性を有する導電膜を用いる形態につき説明する。ただ
し、共通構成要素の実施の形態と重複する説明について
は省略することがある。
【００６０】図３は、図１から続く図であり、部分構成
要素の実施の形態の半導体装置の製造工程のうち、主要
な工程における断面（ただし、切り口のみを示す。）の
様子を模式的に示す図である。なお、図を見易くするた
め、断面を示す斜線の一部を省略して示してある。
要素の実施の形態の半導体装置の製造工程のうち、主要
な工程における断面（ただし、切り口のみを示す。）の
様子を模式的に示す図である。なお、図を見易くするた
め、断面を示す斜線の一部を省略して示してある。
【００６１】以下、図１および図３を参照して部分構成
要素の実施の形態の半導体装置の製造方法につき説明す
る。ただし、部分構成要素の実施の形態の製造工程で
は、共通構成要素の実施の形態にて説明した第３工程ま
でを同様の工程として実施することができる。したがっ
て、以下では、第４工程以降につき説明する。
要素の実施の形態の半導体装置の製造方法につき説明す
る。ただし、部分構成要素の実施の形態の製造工程で
は、共通構成要素の実施の形態にて説明した第３工程ま
でを同様の工程として実施することができる。したがっ
て、以下では、第４工程以降につき説明する。
【００６２】共通構成要素の実施の形態にて説明した第
３工程に続いて、次の第４工程を行う。この第４工程で
は、図３（Ａ）に示すように、第３工程済み半導体下地
１１ａのＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃ上に
導電膜としての窒化チタン膜３３を形成する。この窒化
チタン膜３３は、第３工程済み半導体下地１１ａのＣｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃを覆いかつＣｏXＳ
ｉ層２７ａ、２７ｂおよび２７ｃの表面と接するように
形成されている。なお、この導電膜としては、第２の熱
処理時にコバルトシリサイド層と反応しない導電膜であ
れば用いることができる。また、この窒化チタン膜３３
を形成するには、周知のごとく、例えばチタン膜を形成
したのち窒素雰囲気で熱処理すればよい。この窒化チタ
ン膜３３の厚さは、典型的には２００Åである。
３工程に続いて、次の第４工程を行う。この第４工程で
は、図３（Ａ）に示すように、第３工程済み半導体下地
１１ａのＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃ上に
導電膜としての窒化チタン膜３３を形成する。この窒化
チタン膜３３は、第３工程済み半導体下地１１ａのＣｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃを覆いかつＣｏXＳ
ｉ層２７ａ、２７ｂおよび２７ｃの表面と接するように
形成されている。なお、この導電膜としては、第２の熱
処理時にコバルトシリサイド層と反応しない導電膜であ
れば用いることができる。また、この窒化チタン膜３３
を形成するには、周知のごとく、例えばチタン膜を形成
したのち窒素雰囲気で熱処理すればよい。この窒化チタ
ン膜３３の厚さは、典型的には２００Åである。
【００６３】この導電膜としての窒化チタン膜３３は、
共通構成要素の実施の形態とは異なり、後述の第６工程
にて除去する必要がある。しかしながら、絶縁膜とは異
なり、導電膜を除去するには、ウェットエッチングを用
いることができる。よって、ドライエッチング等とは異
なり、半導体下地１１に物理的な損傷を与えない。
共通構成要素の実施の形態とは異なり、後述の第６工程
にて除去する必要がある。しかしながら、絶縁膜とは異
なり、導電膜を除去するには、ウェットエッチングを用
いることができる。よって、ドライエッチング等とは異
なり、半導体下地１１に物理的な損傷を与えない。
【００６４】上述した第４工程に続いて第５工程を行
う。この第５工程では、図３（Ｂ）に示すように、Ｃｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃを窒化チタン膜３
３で覆ったのち、第２の熱処理を行う。この第２の熱処
理は、従来構成と同じくＣｏXＳｉ層２７ａ、２７ｂお
よび２７ｃの相をＣｏＳｉ2の相に転移させることによ
り、コバルトシリサイド層を低抵抗化させるための熱処
理である。
う。この第５工程では、図３（Ｂ）に示すように、Ｃｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃを窒化チタン膜３
３で覆ったのち、第２の熱処理を行う。この第２の熱処
理は、従来構成と同じくＣｏXＳｉ層２７ａ、２７ｂお
よび２７ｃの相をＣｏＳｉ2の相に転移させることによ
り、コバルトシリサイド層を低抵抗化させるための熱処
理である。
【００６５】この第５工程における第２の熱処理によれ
ば、例えば、７００℃以上の温度（例えば、３０秒程
度）でアニールを行うことにより、ＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃを、それぞれ低抵抗なＣｏＳｉ
2層３１ａ、３１ｂおよび３１ｃに相転移させることが
できる。
ば、例えば、７００℃以上の温度（例えば、３０秒程
度）でアニールを行うことにより、ＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃを、それぞれ低抵抗なＣｏＳｉ
2層３１ａ、３１ｂおよび３１ｃに相転移させることが
できる。
【００６６】この第５工程では、第２の熱処理が、Ｃｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃを窒化チタン膜３
３で覆った状態で行われる。そのため、ＣｏXＳｉ層２
７ａ、２７ｂおよび２７ｃと、窒化チタン膜３３との界
面付近では、ＣｏＳｉ2の結晶粒は、この界面に沿って
すなわち窒化チタン膜３３の延在面と平行な方向に成長
し易くなる。一方、ＣｏXＳｉ層２７ａ、２７ｂおよび
２７ｃと、活性領域１５ａおよび１５ｂ並びにゲート電
極１７との界面付近でも、ＣｏＳｉ2の結晶粒は、基板
表面側に存在する窒化チタン膜３３と平行な方向に成長
し易くなる。したがって、このＣｏＳｉ2層３１ａ、３
１ｂおよび３１ｃは、第２の熱処理後においても、その
平坦性が損なわれることがない。
XＳｉ層２７ａ、２７ｂおよび２７ｃを窒化チタン膜３
３で覆った状態で行われる。そのため、ＣｏXＳｉ層２
７ａ、２７ｂおよび２７ｃと、窒化チタン膜３３との界
面付近では、ＣｏＳｉ2の結晶粒は、この界面に沿って
すなわち窒化チタン膜３３の延在面と平行な方向に成長
し易くなる。一方、ＣｏXＳｉ層２７ａ、２７ｂおよび
２７ｃと、活性領域１５ａおよび１５ｂ並びにゲート電
極１７との界面付近でも、ＣｏＳｉ2の結晶粒は、基板
表面側に存在する窒化チタン膜３３と平行な方向に成長
し易くなる。したがって、このＣｏＳｉ2層３１ａ、３
１ｂおよび３１ｃは、第２の熱処理後においても、その
平坦性が損なわれることがない。
【００６７】この部分構成要素の実施の形態では、上述
した第５工程に続いて第６工程を行う。この第６工程で
は、第２の熱処理後の窒化チタン膜３３を除去する。例
えば、Ｈ2ＳＯ4等を用いたウェットエッチングを利用す
れば、容易に、この窒化チタン膜３３を選択的に除去す
ることができる。
した第５工程に続いて第６工程を行う。この第６工程で
は、第２の熱処理後の窒化チタン膜３３を除去する。例
えば、Ｈ2ＳＯ4等を用いたウェットエッチングを利用す
れば、容易に、この窒化チタン膜３３を選択的に除去す
ることができる。
【００６８】以上のような部分構成要素の実施の形態の
半導体装置の製造方法によれば、従来構成とは異なり、
ＣｏXＳｉ層を窒化チタン膜で覆った状態で、第２の熱
処理を行っている。したがって、共通構成要素の実施の
形態と同じく、以下のような効果が得られる。
半導体装置の製造方法によれば、従来構成とは異なり、
ＣｏXＳｉ層を窒化チタン膜で覆った状態で、第２の熱
処理を行っている。したがって、共通構成要素の実施の
形態と同じく、以下のような効果が得られる。
【００６９】第１には、従来構成とは異なり、ＣｏＳｉ
2の結晶粒は主として活性領域の延在方向に成長してい
くため、ＣｏＳｉ2の結晶粒は活性領域よりも深い位置
に達しにくくなる。したがって、課題の欄にて説明した
ような粗大粒界に起因する、基板および活性領域間のリ
ーク電流の発生を抑制することができる。
2の結晶粒は主として活性領域の延在方向に成長してい
くため、ＣｏＳｉ2の結晶粒は活性領域よりも深い位置
に達しにくくなる。したがって、課題の欄にて説明した
ような粗大粒界に起因する、基板および活性領域間のリ
ーク電流の発生を抑制することができる。
【００７０】第２には、従来構成とは異なり、このＣｏ
Ｓｉ2層は窒化チタン膜に覆われた半導体下地の表面に
沿って成長していくため、ＣｏＳｉ2層の表面を平坦に
維持することができる。したがって、課題の欄にて説明
したような活性領域のオーバエッチングに起因する、コ
ンタクトおよび基板間のリーク電流の発生を抑制するこ
とができる。
Ｓｉ2層は窒化チタン膜に覆われた半導体下地の表面に
沿って成長していくため、ＣｏＳｉ2層の表面を平坦に
維持することができる。したがって、課題の欄にて説明
したような活性領域のオーバエッチングに起因する、コ
ンタクトおよび基板間のリーク電流の発生を抑制するこ
とができる。
【００７１】第３には、従来構成とは異なり、欠損が発
生しにくいため、コンタクト抵抗の増加を抑制すること
ができる。
生しにくいため、コンタクト抵抗の増加を抑制すること
ができる。
【００７２】また、ＣｏＳｉ2層を均一な厚さで形成す
ることができるため、ＣｏＳｉ2層のシート抵抗のバラ
ツキを低減させることができる。
ることができるため、ＣｏＳｉ2層のシート抵抗のバラ
ツキを低減させることができる。
【００７３】また、部分構成要素の実施の形態でも、金
属シリサイドを形成するため、コバルトを用いている
が、コバルト以外にもチタンや白金を用いることができ
る。
属シリサイドを形成するため、コバルトを用いている
が、コバルト以外にもチタンや白金を用いることができ
る。
【００７４】（第１の実施の形態）
第１の実施の形態では、請求項１及び２に係る発明の実
施の形態として、金属シリサイド層と半導体下地中のシ
リコンとの界面をアモルファス化するイオン注入工程を
行う形態につき説明する。ただし、共通構成要素または
部分構成要素の実施の形態と重複する説明については省
略することがある。
施の形態として、金属シリサイド層と半導体下地中のシ
リコンとの界面をアモルファス化するイオン注入工程を
行う形態につき説明する。ただし、共通構成要素または
部分構成要素の実施の形態と重複する説明については省
略することがある。
【００７５】図４は、図１から続いて図２または図３へ
と連続する図であり、第１の実施の形態の半導体装置の
製造工程のうちイオン注入工程における断面（ただし切
り口のみを示す。）の様子を模式的に示す図である。な
お、図を見易くするため、断面を示す斜線の一部を省略
して示してある。
と連続する図であり、第１の実施の形態の半導体装置の
製造工程のうちイオン注入工程における断面（ただし切
り口のみを示す。）の様子を模式的に示す図である。な
お、図を見易くするため、断面を示す斜線の一部を省略
して示してある。
【００７６】以下、図１、図２、図３および図４を参照
して第１の実施の形態の半導体装置の製造方法につき説
明する。ただし、第１の実施の形態の製造工程では、共
通構成要素或いは部分構成要素の実施の形態にて説明し
た第３工程までを同様の工程として実施することができ
る。したがって、以下では、第４工程以降につき説明す
る。
して第１の実施の形態の半導体装置の製造方法につき説
明する。ただし、第１の実施の形態の製造工程では、共
通構成要素或いは部分構成要素の実施の形態にて説明し
た第３工程までを同様の工程として実施することができ
る。したがって、以下では、第４工程以降につき説明す
る。
【００７７】ここでは、共通構成要素或いは部分構成要
素の実施の形態にて説明した第３工程に続いて、イオン
注入工程を行う。ただし、このイオン注入工程は、少な
くとも第２工程および第５工程間に行えばよいが、好ま
しくは、半導体下地が被覆されていない第３工程および
第４工程の間に行うのが良い。
素の実施の形態にて説明した第３工程に続いて、イオン
注入工程を行う。ただし、このイオン注入工程は、少な
くとも第２工程および第５工程間に行えばよいが、好ま
しくは、半導体下地が被覆されていない第３工程および
第４工程の間に行うのが良い。
【００７８】図４に示すように、このイオン注入工程で
は、第３工程済み半導体下地１１ａ中のＣｏXＳｉ層２
７ａ、２７ｂおよび２７ｃと、第３工程済み半導体下地
１１ａ中のシリコン（第３工程済み半導体下地１１ａ中
の未シリサイド化のシリコンを意味する。）との界面３
５にイオン（図中×印で示す。）を注入することによ
り、この界面３５をアモルファス化する。また、図４に
示すように、このイオン注入は、第３工程済み半導体下
地１１ａの上方から行う。
は、第３工程済み半導体下地１１ａ中のＣｏXＳｉ層２
７ａ、２７ｂおよび２７ｃと、第３工程済み半導体下地
１１ａ中のシリコン（第３工程済み半導体下地１１ａ中
の未シリサイド化のシリコンを意味する。）との界面３
５にイオン（図中×印で示す。）を注入することによ
り、この界面３５をアモルファス化する。また、図４に
示すように、このイオン注入は、第３工程済み半導体下
地１１ａの上方から行う。
【００７９】このようなイオン注入工程を行うことによ
り、ＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃ中には、
イオンの飛程に沿って格子欠損等の物理的損傷を発生さ
せることができる。したがって、ＣｏXＳｉの結晶粒が
小さくなり、その結果、このイオン注入工程後に行われ
る第２の熱処理の際にＣｏＳｉ2の結晶粒の粗大化を抑
制することができる。
り、ＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃ中には、
イオンの飛程に沿って格子欠損等の物理的損傷を発生さ
せることができる。したがって、ＣｏXＳｉの結晶粒が
小さくなり、その結果、このイオン注入工程後に行われ
る第２の熱処理の際にＣｏＳｉ2の結晶粒の粗大化を抑
制することができる。
【００８０】このとき、各ＣｏXＳｉ層２７ａ、２７ｂ
および２７ｃは、第３工程済み半導体下地１１ａの表面
からの深さが互いに均一であるので、一律なイオン注入
深さ（例えば、イオン飛程分布のピークが界面近傍とな
る程度の深さ）でイオン注入すればよい。
および２７ｃは、第３工程済み半導体下地１１ａの表面
からの深さが互いに均一であるので、一律なイオン注入
深さ（例えば、イオン飛程分布のピークが界面近傍とな
る程度の深さ）でイオン注入すればよい。
【００８１】また、このイオンとしては、例えば希ガス
イオン等の反応不活性なイオンを用いることができる
が、コスト等の点でアルゴンイオンが好ましい。
イオン等の反応不活性なイオンを用いることができる
が、コスト等の点でアルゴンイオンが好ましい。
【００８２】上述したイオン注入工程に続いて、図２或
いは図３に示すように、共通構成要素或いは部分構成要
素の実施の形態にて説明した第４工程および第５工程を
順次に行う。
いは図３に示すように、共通構成要素或いは部分構成要
素の実施の形態にて説明した第４工程および第５工程を
順次に行う。
【００８３】以上のような第１の実施の形態の半導体装
置の製造方法によれば、共通構成要素或いは部分構成要
素の実施の形態にて説明した効果に加え、次のような効
果が得られる。
置の製造方法によれば、共通構成要素或いは部分構成要
素の実施の形態にて説明した効果に加え、次のような効
果が得られる。
【００８４】すなわち、ＣｏXＳｉ層２７ａ、２７ｂお
よび２７ｃをアモルファス化した状態で、第２の熱処理
を行っているため、共通構成要素或いは部分構成要素の
実施の形態に比べて、更に、ＣｏＳｉ2の結晶粒の粗大
化を抑制することができる。
よび２７ｃをアモルファス化した状態で、第２の熱処理
を行っているため、共通構成要素或いは部分構成要素の
実施の形態に比べて、更に、ＣｏＳｉ2の結晶粒の粗大
化を抑制することができる。
【００８５】（第２の実施の形態）
この第２の実施の形態では、請求項３に係る発明の実施
の形態として、絶縁膜を除去するのではなく、この絶縁
膜上にエッチングストッパ膜を形成することにより、コ
ンタクトホールを二回に分けて形成する形態につき説明
する。ただし、共通構成要素の実施の形態と重複する説
明については省略することがある。
の形態として、絶縁膜を除去するのではなく、この絶縁
膜上にエッチングストッパ膜を形成することにより、コ
ンタクトホールを二回に分けて形成する形態につき説明
する。ただし、共通構成要素の実施の形態と重複する説
明については省略することがある。
【００８６】図５は、図１から続く図であり、図５に続
く図６と共に、第２の実施の形態の半導体装置の製造工
程のうち、主要な工程における断面（ただし、切り口の
みを示す。）の様子を模式的に示す図である。なお、図
を見易くするため、断面を示す斜線の一部を省略して示
してある。
く図６と共に、第２の実施の形態の半導体装置の製造工
程のうち、主要な工程における断面（ただし、切り口の
みを示す。）の様子を模式的に示す図である。なお、図
を見易くするため、断面を示す斜線の一部を省略して示
してある。
【００８７】以下、図１、図５および図６を参照して第
２の実施の形態の半導体装置の製造方法につき説明す
る。ただし、第２の実施の形態の製造工程では、共通構
成要素の実施の形態にて説明した第３工程までを同様の
工程として実施することができる。したがって、以下で
は、第４工程以降につき説明する。
２の実施の形態の半導体装置の製造方法につき説明す
る。ただし、第２の実施の形態の製造工程では、共通構
成要素の実施の形態にて説明した第３工程までを同様の
工程として実施することができる。したがって、以下で
は、第４工程以降につき説明する。
【００８８】すなわち、この第４工程では、図５（Ａ）
に示すように、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃ上に、第１の絶縁膜
としてのシリコン酸化膜３７を形成する。このシリコン
酸化膜３７は、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃを覆いかつＣｏXＳ
ｉ層２７ａ、２７ｂおよび２７ｃの表面と接するように
形成されている。なお、この第１の絶縁膜としては、後
述の第２の熱処理時にコバルトシリサイド層と反応しな
い絶縁膜であれば用いることができる。典型的には、こ
のシリコン酸化膜３７の膜厚は２００Å程度とする。
に示すように、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃ上に、第１の絶縁膜
としてのシリコン酸化膜３７を形成する。このシリコン
酸化膜３７は、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃを覆いかつＣｏXＳ
ｉ層２７ａ、２７ｂおよび２７ｃの表面と接するように
形成されている。なお、この第１の絶縁膜としては、後
述の第２の熱処理時にコバルトシリサイド層と反応しな
い絶縁膜であれば用いることができる。典型的には、こ
のシリコン酸化膜３７の膜厚は２００Å程度とする。
【００８９】この第４工程に続いて第５工程を行う。こ
の第５工程では、図５（Ｂ）に示すように、ＣｏXＳｉ
層２７ａ、２７ｂおよび２７ｃを第１の絶縁膜としての
シリコン酸化膜３７で覆ったのち、共通構成要素の実施
の形態と同様に、第２の熱処理を行う。
の第５工程では、図５（Ｂ）に示すように、ＣｏXＳｉ
層２７ａ、２７ｂおよび２７ｃを第１の絶縁膜としての
シリコン酸化膜３７で覆ったのち、共通構成要素の実施
の形態と同様に、第２の熱処理を行う。
【００９０】第５工程に続いてＡ工程を行う。このＡ工
程では、図５（Ｃ）に示すように、第１の絶縁膜として
のシリコン酸化膜３７上に、第２の絶縁膜としてのシリ
コン窒化膜３９を形成する。なお、この第２の絶縁膜と
は、後述する層間絶縁膜のエッチング時にエッチングス
トッパ膜として機能する膜であればよい。第２の絶縁膜
としてのシリコン窒化膜３９の膜厚は、例えば、２００
Åとする。
程では、図５（Ｃ）に示すように、第１の絶縁膜として
のシリコン酸化膜３７上に、第２の絶縁膜としてのシリ
コン窒化膜３９を形成する。なお、この第２の絶縁膜と
は、後述する層間絶縁膜のエッチング時にエッチングス
トッパ膜として機能する膜であればよい。第２の絶縁膜
としてのシリコン窒化膜３９の膜厚は、例えば、２００
Åとする。
【００９１】ここでは、第２の熱処理（第５工程）後に
シリコン窒化膜３９を形成しているので、第４工程およ
び第５工程間にシリコン窒化膜３９を形成する場合とは
異なり、第２の熱処理の際に、シリコン窒化膜３９の大
きい熱応力により素子特性が悪化するのを抑制できる。
シリコン窒化膜３９を形成しているので、第４工程およ
び第５工程間にシリコン窒化膜３９を形成する場合とは
異なり、第２の熱処理の際に、シリコン窒化膜３９の大
きい熱応力により素子特性が悪化するのを抑制できる。
【００９２】また、シリコン酸化膜３７は、このシリコ
ン窒化膜３９の熱応力を緩和する緩衝層としての機能を
果たすため、シリコン窒化膜３９を半導体下地に直接形
成する場合に比べて、素子特性の劣化が少ない。
ン窒化膜３９の熱応力を緩和する緩衝層としての機能を
果たすため、シリコン窒化膜３９を半導体下地に直接形
成する場合に比べて、素子特性の劣化が少ない。
【００９３】このＡ工程に続いてＢ工程を行う。このＢ
工程では、図５（Ｄ）に示すように、第２の絶縁膜とし
てのシリコン窒化膜３９上に、層間絶縁膜４１を形成す
る。この層間絶縁膜４１は、例えばＰＳＧ等のシリコン
酸化物を含む材料で形成される。
工程では、図５（Ｄ）に示すように、第２の絶縁膜とし
てのシリコン窒化膜３９上に、層間絶縁膜４１を形成す
る。この層間絶縁膜４１は、例えばＰＳＧ等のシリコン
酸化物を含む材料で形成される。
【００９４】このＢ工程に続いてＣ工程を行う。このＣ
工程では、図６（Ａ）に示すように、層間絶縁膜４１を
エッチングすることにより、層間絶縁膜４１の表面から
シリコン窒化膜３９に達する第１コンタクトホール４３
を形成する。
工程では、図６（Ａ）に示すように、層間絶縁膜４１を
エッチングすることにより、層間絶縁膜４１の表面から
シリコン窒化膜３９に達する第１コンタクトホール４３
を形成する。
【００９５】このＣ工程に続いてＤ工程を行う。このＤ
工程では、図６（Ｂ）に示すように、第２の絶縁膜とし
てのシリコン窒化膜３９および第１の絶縁膜としてのシ
リコン酸化膜３７を順次にエッチングすることにより、
第１コンタクトホール４３に連続しかつシリコン窒化膜
３９の表面から第３工程済み半導体下地１１ａにまで達
する第２コンタクトホール４５を形成する。
工程では、図６（Ｂ）に示すように、第２の絶縁膜とし
てのシリコン窒化膜３９および第１の絶縁膜としてのシ
リコン酸化膜３７を順次にエッチングすることにより、
第１コンタクトホール４３に連続しかつシリコン窒化膜
３９の表面から第３工程済み半導体下地１１ａにまで達
する第２コンタクトホール４５を形成する。
【００９６】一般的な層間絶縁膜は数千Åの膜厚で形成
される。このような層間絶縁膜では、場所間の膜厚の違
いが大きいため、一度のエッチングによって基板面に達
するコンタクトホールを形成する場合には、膜厚の薄い
部分でオーバエッチングが発生することがある。しかし
ながら、ここでは、先ず、シリコン窒化膜３９をエッチ
ングストッパ膜として層間絶縁膜４１のみをエッチング
することにより第１コンタクトホール４３を形成し、そ
の後、シリコン窒化膜３９およびシリコン酸化膜３７を
エッチングすることにより第２コンタクトホール４５を
形成している。したがって、Ｃ工程の際には、層間絶縁
膜４１の局所的な膜厚の違いによらず、自己整合的に、
この層間絶縁膜４１のみをシリコン窒化膜３９の表面ま
でエッチングすることができる。また、シリコン窒化膜
３９およびシリコン酸化膜３７は、比較的膜厚が薄くか
つ局所的な膜厚の違いが少ない。そのため、Ｄ工程の際
には、シリコン窒化膜３９およびシリコン酸化膜３７の
エッチング量を、エッチングを行う時間量で制御するこ
とができる。
される。このような層間絶縁膜では、場所間の膜厚の違
いが大きいため、一度のエッチングによって基板面に達
するコンタクトホールを形成する場合には、膜厚の薄い
部分でオーバエッチングが発生することがある。しかし
ながら、ここでは、先ず、シリコン窒化膜３９をエッチ
ングストッパ膜として層間絶縁膜４１のみをエッチング
することにより第１コンタクトホール４３を形成し、そ
の後、シリコン窒化膜３９およびシリコン酸化膜３７を
エッチングすることにより第２コンタクトホール４５を
形成している。したがって、Ｃ工程の際には、層間絶縁
膜４１の局所的な膜厚の違いによらず、自己整合的に、
この層間絶縁膜４１のみをシリコン窒化膜３９の表面ま
でエッチングすることができる。また、シリコン窒化膜
３９およびシリコン酸化膜３７は、比較的膜厚が薄くか
つ局所的な膜厚の違いが少ない。そのため、Ｄ工程の際
には、シリコン窒化膜３９およびシリコン酸化膜３７の
エッチング量を、エッチングを行う時間量で制御するこ
とができる。
【００９７】以上のような第２の実施の形態の半導体装
置の製造方法によれば、共通構成要素の実施の形態にて
説明した効果に加え、次のような効果が得られる。
置の製造方法によれば、共通構成要素の実施の形態にて
説明した効果に加え、次のような効果が得られる。
【００９８】すなわち、エッチングストッパ膜としての
シリコン窒化膜３９を設けているので、共通構成要素の
実施の形態に比べて、活性領域１５ａおよび１５ｂやゲ
ート電極１７にオーバエッチングが発生しにくくなる。
したがって、コンタクトおよび基板間のリーク電流の発
生を更に抑制することができる。
シリコン窒化膜３９を設けているので、共通構成要素の
実施の形態に比べて、活性領域１５ａおよび１５ｂやゲ
ート電極１７にオーバエッチングが発生しにくくなる。
したがって、コンタクトおよび基板間のリーク電流の発
生を更に抑制することができる。
【００９９】（第３の実施の形態）
この第３の実施の形態では、請求項４に係る発明の実施
の形態として、共通構成要素の実施の形態の絶縁膜を除
去することなくこれを層間絶縁膜として利用し、第２の
熱処理前に、この層間絶縁膜にコンタクトホールを形成
する形態につき説明する。ただし、共通構成要素の実施
の形態と重複する説明については省略することがある。
の形態として、共通構成要素の実施の形態の絶縁膜を除
去することなくこれを層間絶縁膜として利用し、第２の
熱処理前に、この層間絶縁膜にコンタクトホールを形成
する形態につき説明する。ただし、共通構成要素の実施
の形態と重複する説明については省略することがある。
【０１００】図７は、図１から続く図であり、第３の実
施の形態の半導体装置の製造工程のうち、主要な工程に
おける断面（ただし、切り口のみを示す。）の様子を模
式的に示す図である。なお、図を見易くするため、断面
を示す斜線の一部を省略して示してある。
施の形態の半導体装置の製造工程のうち、主要な工程に
おける断面（ただし、切り口のみを示す。）の様子を模
式的に示す図である。なお、図を見易くするため、断面
を示す斜線の一部を省略して示してある。
【０１０１】以下、図１および図７を参照して第３の実
施の形態の半導体装置の製造方法につき説明する。ただ
し、第３の実施の形態の製造工程では、共通構成要素の
実施の形態にて説明した第３工程までを同様の工程とし
て実施することができる。したがって、以下では、第４
工程以降につき説明する。
施の形態の半導体装置の製造方法につき説明する。ただ
し、第３の実施の形態の製造工程では、共通構成要素の
実施の形態にて説明した第３工程までを同様の工程とし
て実施することができる。したがって、以下では、第４
工程以降につき説明する。
【０１０２】すなわち、この第４工程では、図７（Ａ）
に示すように、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃ上に、層間絶縁膜４
７を形成する。この層間絶縁膜４７は、第３工程済み半
導体下地１１ａのＣｏXＳｉ層２７ａ、２７ｂおよび２
７ｃを覆いかつＣｏXＳｉ層２７ａ、２７ｂおよび２７
ｃの表面と接するように形成されている。なお、この層
間絶縁膜としては、後述の第２の熱処理時にコバルトシ
リサイド層と反応しない絶縁膜であれば用いることがで
きる。この層間絶縁膜４７は、例えばＰＳＧ等のシリコ
ン酸化物を含む材料で形成される。一般的に、この層間
絶縁膜４７の膜厚は数千Åである。
に示すように、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃ上に、層間絶縁膜４
７を形成する。この層間絶縁膜４７は、第３工程済み半
導体下地１１ａのＣｏXＳｉ層２７ａ、２７ｂおよび２
７ｃを覆いかつＣｏXＳｉ層２７ａ、２７ｂおよび２７
ｃの表面と接するように形成されている。なお、この層
間絶縁膜としては、後述の第２の熱処理時にコバルトシ
リサイド層と反応しない絶縁膜であれば用いることがで
きる。この層間絶縁膜４７は、例えばＰＳＧ等のシリコ
ン酸化物を含む材料で形成される。一般的に、この層間
絶縁膜４７の膜厚は数千Åである。
【０１０３】この第４工程に続いてＥ工程を行う。この
Ｅ工程では、図７（Ｂ）に示すように、層間絶縁膜４７
にコンタクトホール４９を形成する。
Ｅ工程では、図７（Ｂ）に示すように、層間絶縁膜４７
にコンタクトホール４９を形成する。
【０１０４】このＥ工程は、第４工程および第５工程の
間、すなわち、第２の熱処理前に行われる。よって、第
２の熱処理後のＣｏＳｉ2層ではなく、第２の熱処理前
のＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃに達するコ
ンタクトホールを形成すればよい。ＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃは第２の熱処理後のＣｏＳｉ2
層に比べて平坦であるため、窪みや粗大粒界或いは欠損
は実質的に存在せず、その結果、コバルトシリサイド層
におけるオーバエッチングの発生を抑制することができ
る。
間、すなわち、第２の熱処理前に行われる。よって、第
２の熱処理後のＣｏＳｉ2層ではなく、第２の熱処理前
のＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃに達するコ
ンタクトホールを形成すればよい。ＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃは第２の熱処理後のＣｏＳｉ2
層に比べて平坦であるため、窪みや粗大粒界或いは欠損
は実質的に存在せず、その結果、コバルトシリサイド層
におけるオーバエッチングの発生を抑制することができ
る。
【０１０５】Ｅ工程に続いて第５工程を行う。この第５
工程では、図７（Ｃ）に示すように、ＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃを層間絶縁膜４７で覆い、この
層間絶縁膜４７にコンタクトホール４９を形成したの
ち、共通構成要素の実施の形態と同様に、第２の熱処理
を行う。
工程では、図７（Ｃ）に示すように、ＣｏXＳｉ層２７
ａ、２７ｂおよび２７ｃを層間絶縁膜４７で覆い、この
層間絶縁膜４７にコンタクトホール４９を形成したの
ち、共通構成要素の実施の形態と同様に、第２の熱処理
を行う。
【０１０６】以上のような第３の実施の形態の半導体装
置の製造方法によれば、共通構成要素の実施の形態にて
説明した効果に加え、次のような効果が得られる。
置の製造方法によれば、共通構成要素の実施の形態にて
説明した効果に加え、次のような効果が得られる。
【０１０７】すなわち、コバルトシリサイド層がＣｏＳ
ｉ2よりも平坦なＣｏXＳｉ層２７ａ、２７ｂおよび２７
ｃであるとき、層間絶縁膜にコンタクトホールを形成し
ている。そのため、共通構成要素の実施の形態に比べ
て、コバルトシリサイド層におけるオーバエッチングの
発生を更に抑制することができ、その結果、コンタクト
および基板間のリーク電流の発生を更に抑制することが
できる。
ｉ2よりも平坦なＣｏXＳｉ層２７ａ、２７ｂおよび２７
ｃであるとき、層間絶縁膜にコンタクトホールを形成し
ている。そのため、共通構成要素の実施の形態に比べ
て、コバルトシリサイド層におけるオーバエッチングの
発生を更に抑制することができ、その結果、コンタクト
および基板間のリーク電流の発生を更に抑制することが
できる。
【０１０８】（第４の実施の形態）
この第４の実施の形態では、第３の実施の形態の変形例
として、前述のＥ工程および第５工程間にコンタクトホ
ールにバリアメタルを形成し、このバリアメタルのアニ
ールと第２の熱処理とを同一の工程で行う形態につき説
明する。ただし、第３の実施の形態と重複する説明につ
いては省略することがある。
として、前述のＥ工程および第５工程間にコンタクトホ
ールにバリアメタルを形成し、このバリアメタルのアニ
ールと第２の熱処理とを同一の工程で行う形態につき説
明する。ただし、第３の実施の形態と重複する説明につ
いては省略することがある。
【０１０９】図８は、図１から続く図であり、第４の実
施の形態の半導体装置の製造工程のうち、主要な工程に
おける断面（ただし、切り口のみを示す。）の様子を模
式的に示す図である。なお、図を見易くするため、断面
を示す斜線の一部を省略して示してある。
施の形態の半導体装置の製造工程のうち、主要な工程に
おける断面（ただし、切り口のみを示す。）の様子を模
式的に示す図である。なお、図を見易くするため、断面
を示す斜線の一部を省略して示してある。
【０１１０】以下、図１および図８を参照して第４の実
施の形態の半導体装置の製造方法につき説明する。ただ
し、第４の実施の形態の製造工程では、共通構成要素の
実施の形態にて説明した第３工程までを同様の工程とし
て実施することができる。したがって、以下では、第４
工程以降につき説明する。
施の形態の半導体装置の製造方法につき説明する。ただ
し、第４の実施の形態の製造工程では、共通構成要素の
実施の形態にて説明した第３工程までを同様の工程とし
て実施することができる。したがって、以下では、第４
工程以降につき説明する。
【０１１１】すなわち、この第４工程では、図８（Ａ）
に示すように、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃ上に、層間絶縁膜４
７を形成する。この第４工程は、図７（Ａ）に示す第３
の実施の形態の第４工程と同様に実施できる。
に示すように、第３工程済み半導体下地１１ａのＣｏX
Ｓｉ層２７ａ、２７ｂおよび２７ｃ上に、層間絶縁膜４
７を形成する。この第４工程は、図７（Ａ）に示す第３
の実施の形態の第４工程と同様に実施できる。
【０１１２】この第４工程に続いてＥ工程を行う。この
Ｅ工程では、図８（Ｂ）に示すように、層間絶縁膜４７
にコンタクトホール４９を形成する。このＥ工程は、図
７（Ｂ）に示す第３の実施の形態のＥ工程と同様に実施
できる。
Ｅ工程では、図８（Ｂ）に示すように、層間絶縁膜４７
にコンタクトホール４９を形成する。このＥ工程は、図
７（Ｂ）に示す第３の実施の形態のＥ工程と同様に実施
できる。
【０１１３】この第４の実施の形態では、Ｅ工程に続い
てＦ工程を行う。このＦ工程では、図８（Ｃ）に示すよ
うに、コンタクトホール４９にバリアメタル前駆層５１
を形成する。このＦ工程は、Ｅ工程および第５工程の間
に行う。なお、このバリアメタル前駆層５１とは、窒素
或いは酸素雰囲気中にて熱処理することにより、高いバ
リア性を有するバリアメタル層５３となる層である。こ
のバリアメタル層５３は、コンタクトホール４９に形成
するコンタクトメタルと、コバルトシリサイド層（Ｃｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃ）等との間の反応
を抑制する膜である。
てＦ工程を行う。このＦ工程では、図８（Ｃ）に示すよ
うに、コンタクトホール４９にバリアメタル前駆層５１
を形成する。このＦ工程は、Ｅ工程および第５工程の間
に行う。なお、このバリアメタル前駆層５１とは、窒素
或いは酸素雰囲気中にて熱処理することにより、高いバ
リア性を有するバリアメタル層５３となる層である。こ
のバリアメタル層５３は、コンタクトホール４９に形成
するコンタクトメタルと、コバルトシリサイド層（Ｃｏ
XＳｉ層２７ａ、２７ｂおよび２７ｃ）等との間の反応
を抑制する膜である。
【０１１４】例えば、コンタクトメタルをタングステン
（Ｗ）とする場合には、バリアメタル層５３として窒化
チタン（ＴｉＮ）膜を用いるのが好ましい。したがっ
て、このＦ工程では、バリアメタル前駆層５１としての
チタン（Ｔｉ）膜を形成する。
（Ｗ）とする場合には、バリアメタル層５３として窒化
チタン（ＴｉＮ）膜を用いるのが好ましい。したがっ
て、このＦ工程では、バリアメタル前駆層５１としての
チタン（Ｔｉ）膜を形成する。
【０１１５】上述のＦ工程に続いて、第５工程を行う。
この第４の実施の形態の製造方法では、バリア性を向上
させるための熱処理を、第２の熱処理と同時に行う点に
特徴がある。すなわち、この第５工程では、図８（Ｄ）
に示すように、バリア性を向上させるための熱処理と、
第２の熱処理とを兼ねた一回の熱処理を行う。これによ
り、バリアメタル前駆層５１をバリアメタル層５３にす
ると共に、ＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃを
ＣｏＳｉ2層３１ａ、３１ｂおよび３１ｃとすることが
できる。
この第４の実施の形態の製造方法では、バリア性を向上
させるための熱処理を、第２の熱処理と同時に行う点に
特徴がある。すなわち、この第５工程では、図８（Ｄ）
に示すように、バリア性を向上させるための熱処理と、
第２の熱処理とを兼ねた一回の熱処理を行う。これによ
り、バリアメタル前駆層５１をバリアメタル層５３にす
ると共に、ＣｏXＳｉ層２７ａ、２７ｂおよび２７ｃを
ＣｏＳｉ2層３１ａ、３１ｂおよび３１ｃとすることが
できる。
【０１１６】前述したように第２の熱処理は７００℃以
上で約３０秒間に渡り行うが、このような条件の下で
は、バリアメタル前駆層５１としてのチタン膜を、バリ
アメタル層５３としての窒化チタン膜とすることができ
る。
上で約３０秒間に渡り行うが、このような条件の下で
は、バリアメタル前駆層５１としてのチタン膜を、バリ
アメタル層５３としての窒化チタン膜とすることができ
る。
【０１１７】以上のような第４の実施の形態の半導体装
置の製造方法によれば、第３の実施の形態にて説明した
効果に加え、次のような効果が得られる。
置の製造方法によれば、第３の実施の形態にて説明した
効果に加え、次のような効果が得られる。
【０１１８】すなわち、バリア性を向上させるための熱
処理と、第２の熱処理とを同時に兼ねて行っているた
め、必要な熱処理の回数を低減させることができる。こ
のように、熱処理の回数を低減させているので、第３の
実施の形態に比べて、更にコバルトシリサイド層の平坦
性の低下を抑制することができる。
処理と、第２の熱処理とを同時に兼ねて行っているた
め、必要な熱処理の回数を低減させることができる。こ
のように、熱処理の回数を低減させているので、第３の
実施の形態に比べて、更にコバルトシリサイド層の平坦
性の低下を抑制することができる。
【０１１９】また、以上の実施の形態にて説明した事項
は、ＳＯＩ構造を有する半導体装置にも適用することが
できる。周知の如く、ＳＯＩ構造の半導体装置によれ
ば、バルク半導体に比べて、接合容量の低下、素子間分
離耐圧の向上を図ることができる。一般的に言うと、Ｓ
ＯＩ構造の半導体装置では、活性領域等が形成されるシ
リコン薄膜が非常に薄いため、コンタクトホール形成時
のオーバエッチングによりこのシリコン薄膜が貫通され
易い。しかしながら、以上の実施の形態のようにすれ
ば、同様にオーバーエッチングの発生を抑制することが
できる。このように、ＳＯＩ構造の半導体装置では活性
領域が非常に薄いため、この発明を適用することによっ
て素子特性の劣化を著しく抑制することができる。
は、ＳＯＩ構造を有する半導体装置にも適用することが
できる。周知の如く、ＳＯＩ構造の半導体装置によれ
ば、バルク半導体に比べて、接合容量の低下、素子間分
離耐圧の向上を図ることができる。一般的に言うと、Ｓ
ＯＩ構造の半導体装置では、活性領域等が形成されるシ
リコン薄膜が非常に薄いため、コンタクトホール形成時
のオーバエッチングによりこのシリコン薄膜が貫通され
易い。しかしながら、以上の実施の形態のようにすれ
ば、同様にオーバーエッチングの発生を抑制することが
できる。このように、ＳＯＩ構造の半導体装置では活性
領域が非常に薄いため、この発明を適用することによっ
て素子特性の劣化を著しく抑制することができる。
【０１２０】
【発明の効果】上述した説明から明らかなように、この
発明によれば、第１の熱処理により形成された金属シリ
サイド層に絶縁膜を設けたのち第２の熱処理を行ってい
る。よって、金属シリサイドの結晶粒をこの絶縁膜の延
在面と平行な方向に成長し易くさせることができる。し
たがって、金属シリサイド層の平坦性を損なうことな
く、第２の熱処理を行うことができる。その結果、リー
ク電流の発生やコンタクト抵抗の増加を抑制することが
できる。また、金属シリサイド層の平坦性を損なわない
ので、金属シリサイド層のシート抵抗のバラツキを低減
することができる。
発明によれば、第１の熱処理により形成された金属シリ
サイド層に絶縁膜を設けたのち第２の熱処理を行ってい
る。よって、金属シリサイドの結晶粒をこの絶縁膜の延
在面と平行な方向に成長し易くさせることができる。し
たがって、金属シリサイド層の平坦性を損なうことな
く、第２の熱処理を行うことができる。その結果、リー
ク電流の発生やコンタクト抵抗の増加を抑制することが
できる。また、金属シリサイド層の平坦性を損なわない
ので、金属シリサイド層のシート抵抗のバラツキを低減
することができる。
【０１２１】また、この構成では、金属シリサイド層上
に絶縁膜を形成しているため、この絶縁膜を必ずしも除
去する必要はない。例えば、この膜上に層間絶縁膜をそ
のまま形成することができるし、或いは、この膜自体を
層間絶縁膜の一部として利用することもできる。
に絶縁膜を形成しているため、この絶縁膜を必ずしも除
去する必要はない。例えば、この膜上に層間絶縁膜をそ
のまま形成することができるし、或いは、この膜自体を
層間絶縁膜の一部として利用することもできる。
【０１２２】この出願の別の発明によれば、第１の熱処
理により形成された金属シリサイド層に導電膜を設けた
のち第２の熱処理を行っている。よって、金属シリサイ
ドの結晶粒をこの導電膜の延在面と平行な方向に成長し
易くさせることができる。したがって、金属シリサイド
層の平坦性を損なうことなく、第２の熱処理を行うこと
ができる。その結果、リーク電流の発生やコンタクト抵
抗の増加を抑制することができる。また、金属シリサイ
ド層の平坦性を損なわないので、金属シリサイド層のシ
ート抵抗のバラツキを低減することができる。
理により形成された金属シリサイド層に導電膜を設けた
のち第２の熱処理を行っている。よって、金属シリサイ
ドの結晶粒をこの導電膜の延在面と平行な方向に成長し
易くさせることができる。したがって、金属シリサイド
層の平坦性を損なうことなく、第２の熱処理を行うこと
ができる。その結果、リーク電流の発生やコンタクト抵
抗の増加を抑制することができる。また、金属シリサイ
ド層の平坦性を損なわないので、金属シリサイド層のシ
ート抵抗のバラツキを低減することができる。
【図１】共通構成要素の実施の形態の半導体装置の製造
工程を示す断面（ただし、切り口のみを示す。以下、同
じ。）図（その１）である。
工程を示す断面（ただし、切り口のみを示す。以下、同
じ。）図（その１）である。
【図２】共通構成要素の実施の形態の半導体装置の製造
工程を示す断面図（その２）である。
工程を示す断面図（その２）である。
【図３】図１から続く図であり、部分構成要素の実施の
形態の半導体装置の製造工程を示す断面図である。
形態の半導体装置の製造工程を示す断面図である。
【図４】図１から続いて図２または図３に続く図であ
り、第１の実施の形態の半導体装置の製造工程のうち、
イオン注入工程を示す断面図である。
り、第１の実施の形態の半導体装置の製造工程のうち、
イオン注入工程を示す断面図である。
【図５】図１から続く図であり、第２の実施の形態の半
導体装置の製造工程を示す断面図（その１）である。
導体装置の製造工程を示す断面図（その１）である。
【図６】図５から続く図であり、第２の実施の形態の半
導体装置の製造工程を示す断面図（その２）である。
導体装置の製造工程を示す断面図（その２）である。
【図７】図１から続く図であり、第３の実施の形態の半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図８】図１から続く図であり、第４の実施の形態の半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図９】従来のコバルトシリサイド層の形成プロセスの
断面図である。
断面図である。
【図１０】課題の説明に供する図である。
１１：半導体下地
１１ａ：第３工程済み半導体下地
１３：基板
１５ａ、１５ｂ：活性領域
１７：ゲート電極
１９：サイドウォールスペーサ
２１：素子間分離領域
２３：コバルト膜
２５：酸化防止膜
２７ａ、２７ｂ、２７ｃ：ＣｏXＳｉ層
２９：絶縁膜
３１ａ、３１ｂ、３１ｃ：ＣｏＳｉ2層
３３：窒化チタン膜
３５：界面
３７：シリコン酸化膜
３９：シリコン窒化膜
４１、４７：層間絶縁膜
４３：第１コンタクトホール
４５：第２コンタクトホール
４９：コンタクトホール
５１：バリアメタル前駆層
５３：バリアメタル層
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
Claims (5)
- 【請求項１】 シリコンを含む半導体下地上にシリサイ
ド層形成用の金属膜を形成する第１工程と、 前記金属膜を形成した前記半導体下地に第１の熱処理を
行うことにより、該半導体下地に金属シリサイド層を形
成する第２工程と、 前記金属膜のうち残存した金属膜を除去する第３工程
と、 前記金属シリサイド層上に絶縁膜を形成する第４工程
と、 前記絶縁膜を形成した前記金属シリサイド層を低抵抗化
するために、該金属シリサイド層に第２の熱処理を行う
第５工程とを有し、 前記第２工程および第５工程間に、前記金属シリサイド
層と前記半導体下地中のシリコンとの界面にイオンを注
入することにより、当該界面をアモルファス化するイオ
ン注入工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 シリコンを含む半導体下地上にシリサイ
ド層形成用の金属膜を形成する第１工程と、 前記金属膜を形成した前記半導体下地に第１の熱処理を
行うことにより、該半導体下地に金属シリサイド層を形
成する第２工程と、 前記金属膜のうち残存した膜を除去する第３工程と、 前記金属シリサイド層上に導電膜を形成する第４工程
と、 前記導電膜を形成した前記金属シリサイド層を低抵抗化
するために、該金属シリサイド層に第２の熱処理を行う
第５工程と、 前記第５工程ののち、前記導電膜を除去する第６工程と
を有し、 前記第２工程および第５工程間に、前記金属シリサイド
層と前記半導体下地中のシリコンとの界面にイオンを注
入することにより、当該界面をアモルファス化するイオ
ン注入工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項３】 シリコンを含む半導体下地上にシリサイ
ド層形成用の金属膜を形成する第１工程と、 前記金属膜を形成した前記半導体下地に第１の熱処理を
行うことにより、該半導体下地に金属シリサイド層を形
成する第２工程と、 前記金属膜のうち残存した金属膜を除去する第３工程
と、 前記金属シリサイド層上に絶縁膜を形成する第４工程
と、 前記絶縁膜を形成した前記金属シリサイド層を低抵抗化
するために、該金属シリサイド層に第２の熱処理を行う
第５工程とを有し、 前記絶縁膜を第１の絶縁膜とし、および、 前記第５工程ののち、前記第１の絶縁膜上に、層間絶縁
膜のエッチング時にエッチングストッパ膜として機能す
る第２の絶縁膜を形成するＡ工程と、 前記第２の絶縁膜上に、当該層間絶縁膜を形成するＢ工
程と、 前記層間絶縁膜をエッチングすることにより、該層間絶
縁膜の表面から前記第２の絶縁膜に達する第１コンタク
トホールを形成するＣ工程と、 前記第２および第１の絶縁膜を順次にエッチングするこ
とにより、前記第１コンタクトホールに連続しかつ前記
第２の絶縁膜の表面から前記半導体下地にまで達する第
２コンタクトホールを形成するＤ工程とを更に有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 シリコンを含む半導体下地上にシリサイ
ド層形成用の金属膜を形成する第１工程と、 前記金属膜を形成した前記半導体下地に第１の熱処理を
行うことにより、該半導体下地に金属シリサイド層を形
成する第２工程と、 前記金属膜のうち残存した金属膜を除去する第３工程
と、 前記金属シリサイド層上に絶縁膜を形成する第４工程
と、 前記絶縁膜を形成した前記金属シリサイド層を低抵抗化
するために、該金属シリサイド層に第２の熱処理を行う
第５工程とを有し、 前記絶縁膜を層間絶縁膜とし、および、 前記第４および第５工程の間に、該層間絶縁膜にコンタ
クトホールを形成するＥ工程を更に有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記Ｅ工程および前記第５工程の間に、前記コンタクト
ホールに、バリアメタル前駆層を形成するＦ工程を更に
有し、および、前記バリアメタル前駆層のバリア性を向
上させるための熱処理を、前記第２の熱処理と同時に行
うことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33535899A JP3426170B2 (ja) | 1999-11-26 | 1999-11-26 | 半導体装置の製造方法 |
| US09/615,706 US6274470B1 (en) | 1999-11-26 | 2000-07-13 | Method for fabricating a semiconductor device having a metallic silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33535899A JP3426170B2 (ja) | 1999-11-26 | 1999-11-26 | 半導体装置の製造方法 |
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|---|---|
| JP2001156022A JP2001156022A (ja) | 2001-06-08 |
| JP3426170B2 true JP3426170B2 (ja) | 2003-07-14 |
Family
ID=18287645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33535899A Expired - Fee Related JP3426170B2 (ja) | 1999-11-26 | 1999-11-26 | 半導体装置の製造方法 |
Country Status (2)
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| JP (1) | JP3426170B2 (ja) |
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| JP2003037082A (ja) * | 2001-07-24 | 2003-02-07 | Mitsubishi Electric Corp | 高融点金属配線層の製造方法、半導体装置の製造方法および半導体装置 |
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| JP4287421B2 (ja) | 2005-10-13 | 2009-07-01 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| KR100976667B1 (ko) * | 2007-04-06 | 2010-08-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| TW200910526A (en) * | 2007-07-03 | 2009-03-01 | Renesas Tech Corp | Method of manufacturing semiconductor device |
| US20090236676A1 (en) * | 2008-03-20 | 2009-09-24 | International Business Machines Corporation | Structure and method to make high performance mosfet with fully silicided gate |
| KR101019710B1 (ko) | 2009-04-10 | 2011-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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|---|---|---|---|---|
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| US5593924A (en) | 1995-06-02 | 1997-01-14 | Texas Instruments Incorporated | Use of a capping layer to attain low titanium-silicide sheet resistance and uniform silicide thickness for sub-micron silicon and polysilicon lines |
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| US6110789A (en) * | 1997-08-06 | 2000-08-29 | Micron Technology, Inc. | Contact formation using two anneal steps |
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- 1999-11-26 JP JP33535899A patent/JP3426170B2/ja not_active Expired - Fee Related
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- 2000-07-13 US US09/615,706 patent/US6274470B1/en not_active Expired - Fee Related
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