JPH01133368A - ポリシリコン・ゲートfetの形成方法 - Google Patents
ポリシリコン・ゲートfetの形成方法Info
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- JPH01133368A JPH01133368A JP63137585A JP13758588A JPH01133368A JP H01133368 A JPH01133368 A JP H01133368A JP 63137585 A JP63137585 A JP 63137585A JP 13758588 A JP13758588 A JP 13758588A JP H01133368 A JPH01133368 A JP H01133368A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、電界効果トランジスタ(FET)デバイスの
ソース電極、ゲート電極、ドレイン電極の面積抵抗率を
減少させることに関する。
ソース電極、ゲート電極、ドレイン電極の面積抵抗率を
減少させることに関する。
B、従来の技術
高密度半導体メモリ・デバイスを製造する際には、多数
の記憶セルをただ1本の導線に沿って結合する。この導
線(すなわち、ワード線)は、通常、ある記憶セルを構
成するデバイスのうち少なくとも1個のデバイスの制御
電極を形成する。たとえば、記憶コンデンサと結合され
ているトランジスタを含むいわゆるワンデバイス式動的
ランダム・アクセス記憶セルでは、ワード線はトランジ
スタのゲート電極を形成する。
の記憶セルをただ1本の導線に沿って結合する。この導
線(すなわち、ワード線)は、通常、ある記憶セルを構
成するデバイスのうち少なくとも1個のデバイスの制御
電極を形成する。たとえば、記憶コンデンサと結合され
ているトランジスタを含むいわゆるワンデバイス式動的
ランダム・アクセス記憶セルでは、ワード線はトランジ
スタのゲート電極を形成する。
当技術では、アルミニウムなどの低抵抗導体を用いてワ
ード線の面積抵抗率を減少させることが知られている。
ード線の面積抵抗率を減少させることが知られている。
1970年代の初期ないし半ばから、これらの材料が当
産業界に広く受は入れられてきた。しかし、自己整合式
FET (ゲート電極によって部分的に画定される基板
の領域中にソースおよびドレイン不純物領域が注入され
ている)が開発されて、ポリシリコンなどの耐熱性導体
の採用が一必要となった。
産業界に広く受は入れられてきた。しかし、自己整合式
FET (ゲート電極によって部分的に画定される基板
の領域中にソースおよびドレイン不純物領域が注入され
ている)が開発されて、ポリシリコンなどの耐熱性導体
の採用が一必要となった。
面積抵抗率を減少させるもう一つの方法は、ポリシリコ
ン・ゲートの上面(すなわち「ストラップ」)に耐火金
属ケイ化物を形成させるものである。通常、米国特許第
4593454号明細書(1986年6月10日付けで
ボードラン(Baudrant )等に授与)に示すよ
うに、FETデバイスのゲート電極とソース/ドレイン
拡散領域上に同時にケイ化物層が形成される。より詳し
く言うと、基板上にポリシリコン・ゲート電極を画定し
た後、イオンを注入してソース/ドレイン領域を画定す
る。その後、酸化物を付着してエツチングし、ポリシリ
コン・ゲートの側壁を酸化物で覆う。次いで、耐火金属
(上記特許ではタンタルを使用)を基板に付着させ、加
熱サイクルを実行してタンタルの露出シリコン上に付着
した部分にケイ化タンタルを形成させる。酸化物をポリ
シリコン・ゲート電極の側壁に付着させると、ゲート電
極の上面に形成したケイ化物がソース/ドレイン領域に
形成されたケイ化物に接続されるのが防止されることに
留意されたい。
ン・ゲートの上面(すなわち「ストラップ」)に耐火金
属ケイ化物を形成させるものである。通常、米国特許第
4593454号明細書(1986年6月10日付けで
ボードラン(Baudrant )等に授与)に示すよ
うに、FETデバイスのゲート電極とソース/ドレイン
拡散領域上に同時にケイ化物層が形成される。より詳し
く言うと、基板上にポリシリコン・ゲート電極を画定し
た後、イオンを注入してソース/ドレイン領域を画定す
る。その後、酸化物を付着してエツチングし、ポリシリ
コン・ゲートの側壁を酸化物で覆う。次いで、耐火金属
(上記特許ではタンタルを使用)を基板に付着させ、加
熱サイクルを実行してタンタルの露出シリコン上に付着
した部分にケイ化タンタルを形成させる。酸化物をポリ
シリコン・ゲート電極の側壁に付着させると、ゲート電
極の上面に形成したケイ化物がソース/ドレイン領域に
形成されたケイ化物に接続されるのが防止されることに
留意されたい。
ボードラン(Baudrant )等の特許明細書に例
示されるような、一般的なゲートおよびソース/ドレイ
ンの同時ケイ化物形成プロセスには、いくつかの欠点が
ある。半導体業界での最近の傾向は、ソース/ドレイン
拡散領域の深さを0.5ミクロン以下まで減少させるこ
とである。このいわゆる「浅い接合部」は、FETのチ
ャンネル長さが1ミクロンのバリア以下に減少している
ので、突抜は欠陥に対する抵抗力が増す。耐火金属を浅
い接合部の上に付着させてその上にケイ化物を形成させ
る場合、ケイ化物反応中に消費される接合部のシリコン
の量がこの浅い接合部領域の特性を大幅に低下させるこ
とがある。従来技術では、耐火金属の付着に先立って浅
い接合部の表面に余計にシリコンを取り組むことによっ
てこの問題に対処している。たとえば、IBMテクニカ
ル・ディスクロージ+”プルテン(IBM Techn
icalDisclosure Bulletin)
、第20巻、第9号、1979年2月、3480〜34
82頁に所載の「非常に浅い接合部構造用の制御された
オーム接点およびプレーナ化(Controlled
Ohmic Contactand Planariz
ation For Very ShallowJun
ction) Jと題するリーズ(Reith)等の論
文に示されているように、ケイ化物形成後の浅い接合部
の保全性を維持するために、注入後にエピタキシャル・
シリコンを成長させる。このプロセスは、取捨選択を迫
る。選択的エピタキシャル成長によりソース/ドレイン
領域のシリコン消費量を減らすと、このプロセスにつき
ものの高温によってソース/ドレイン・ドーパントが基
板内にさらに叩き込まれ、したがって所期の浅い接合部
の特性が低下する。
示されるような、一般的なゲートおよびソース/ドレイ
ンの同時ケイ化物形成プロセスには、いくつかの欠点が
ある。半導体業界での最近の傾向は、ソース/ドレイン
拡散領域の深さを0.5ミクロン以下まで減少させるこ
とである。このいわゆる「浅い接合部」は、FETのチ
ャンネル長さが1ミクロンのバリア以下に減少している
ので、突抜は欠陥に対する抵抗力が増す。耐火金属を浅
い接合部の上に付着させてその上にケイ化物を形成させ
る場合、ケイ化物反応中に消費される接合部のシリコン
の量がこの浅い接合部領域の特性を大幅に低下させるこ
とがある。従来技術では、耐火金属の付着に先立って浅
い接合部の表面に余計にシリコンを取り組むことによっ
てこの問題に対処している。たとえば、IBMテクニカ
ル・ディスクロージ+”プルテン(IBM Techn
icalDisclosure Bulletin)
、第20巻、第9号、1979年2月、3480〜34
82頁に所載の「非常に浅い接合部構造用の制御された
オーム接点およびプレーナ化(Controlled
Ohmic Contactand Planariz
ation For Very ShallowJun
ction) Jと題するリーズ(Reith)等の論
文に示されているように、ケイ化物形成後の浅い接合部
の保全性を維持するために、注入後にエピタキシャル・
シリコンを成長させる。このプロセスは、取捨選択を迫
る。選択的エピタキシャル成長によりソース/ドレイン
領域のシリコン消費量を減らすと、このプロセスにつき
ものの高温によってソース/ドレイン・ドーパントが基
板内にさらに叩き込まれ、したがって所期の浅い接合部
の特性が低下する。
米国特許明細書第4587718号(1988年5月1
3日付けでバーケン(Haken)等に授与)では、ソ
ース/ドレインケイ化物に先立ってゲート電極ケイ化物
が形成される。窒化物マスクを使って、デバイスの範囲
を完全に覆う酸化物の上面にポリシリコン・ゲートを画
定する。次いで、窒化物/ポリシリコン・スタックを注
入マスクとして用いて、この酸化物層中への注入により
、ソース/ドレイン拡散領域を形成する。それから、窒
化物マスクを除去して、耐火金属層を基板上に付着させ
る。ソース/ドレイン領域は酸化シリコン層で覆われて
いるので、耐火金属層(この場合はタンタル)が露出し
たポリシリコン・ゲートと反応しても、このソース/ド
レイン層の上にケイ化物が形成されない。ゲート電極ケ
イ化物形成プロセスの完了後、ソース/ドレイン拡散領
域の上の酸化物層を除去して、チタンの第2層を基板に
付着させる。続くソース/ドレイン・ケイ化物反応の間
に、前に形成したケイ化チタン・ゲート電極はその厚み
を増す。こうして、ゲート電極上に厚いケイ化チタン層
が形成され、ソース/ドレイン領域の上に薄いケイ化チ
タン層が形成される。
3日付けでバーケン(Haken)等に授与)では、ソ
ース/ドレインケイ化物に先立ってゲート電極ケイ化物
が形成される。窒化物マスクを使って、デバイスの範囲
を完全に覆う酸化物の上面にポリシリコン・ゲートを画
定する。次いで、窒化物/ポリシリコン・スタックを注
入マスクとして用いて、この酸化物層中への注入により
、ソース/ドレイン拡散領域を形成する。それから、窒
化物マスクを除去して、耐火金属層を基板上に付着させ
る。ソース/ドレイン領域は酸化シリコン層で覆われて
いるので、耐火金属層(この場合はタンタル)が露出し
たポリシリコン・ゲートと反応しても、このソース/ド
レイン層の上にケイ化物が形成されない。ゲート電極ケ
イ化物形成プロセスの完了後、ソース/ドレイン拡散領
域の上の酸化物層を除去して、チタンの第2層を基板に
付着させる。続くソース/ドレイン・ケイ化物反応の間
に、前に形成したケイ化チタン・ゲート電極はその厚み
を増す。こうして、ゲート電極上に厚いケイ化チタン層
が形成され、ソース/ドレイン領域の上に薄いケイ化チ
タン層が形成される。
また、米国特許明細書第4453306号(1984年
6月12日付けでリンチ(Lynch)等に授与)をも
参照のこと。ゲート電極ケイ化物の形成後、電極の上面
を酸化物で被覆する。続いて、ポリシリコンをデバイス
に付着させ、ソース/ドレイン領域の上にだけかぶさる
ようにパターン付けする。次いで、コバルトをデバイス
に付着させ、焼成してソース/ドレイン領域上にケイ化
コバルト電極を形成させる。ケイ化物ゲート電極の上面
の酸化物により、その上にケイ化物がさらに形成される
ことが防止される。
6月12日付けでリンチ(Lynch)等に授与)をも
参照のこと。ゲート電極ケイ化物の形成後、電極の上面
を酸化物で被覆する。続いて、ポリシリコンをデバイス
に付着させ、ソース/ドレイン領域の上にだけかぶさる
ようにパターン付けする。次いで、コバルトをデバイス
に付着させ、焼成してソース/ドレイン領域上にケイ化
コバルト電極を形成させる。ケイ化物ゲート電極の上面
の酸化物により、その上にケイ化物がさらに形成される
ことが防止される。
本発明者等は、ゲート電極の面積抵抗率を耐火金属ケイ
化物で得られる値以下に減少させる様々の方法を研究し
た。ケイ化タングステンは、約50μΩ・elllの抵
抗率を示す。また、タングステン層は約10μΩ・cl
lの抵抗率を有し、アルミニウム層は3μΩ・cm程度
の抵抗率を有する。したがって、本発明者等は、ケイ化
物ゲート形成ステップの代りにタングステンまたはアル
ミニウムの付着を行なうことにより、リンチ(Lync
h )等と同様の手法を修正することを考えた。だが、
この修正は所期の結果を与えなかった。タングステンを
ポリシリコン層の上面に付着させた場合、これらの層は
、後の注入ドライブ・インおよびソース/ドレインケイ
化物形成ステップ中に反応して、ケイ化物を生じる。こ
のため、ケイ化タングステンの形成により(純粋なタン
グステンに比べて)ゲート電極の面積抵抗率が大幅に増
加する。同様に、アルミニウム層(またはアルミニウム
/シリコンなどのアルミニウム合金)の物理的/電気的
性質は、こうした高い処理温度にさらされると大幅に低
下する。
化物で得られる値以下に減少させる様々の方法を研究し
た。ケイ化タングステンは、約50μΩ・elllの抵
抗率を示す。また、タングステン層は約10μΩ・cl
lの抵抗率を有し、アルミニウム層は3μΩ・cm程度
の抵抗率を有する。したがって、本発明者等は、ケイ化
物ゲート形成ステップの代りにタングステンまたはアル
ミニウムの付着を行なうことにより、リンチ(Lync
h )等と同様の手法を修正することを考えた。だが、
この修正は所期の結果を与えなかった。タングステンを
ポリシリコン層の上面に付着させた場合、これらの層は
、後の注入ドライブ・インおよびソース/ドレインケイ
化物形成ステップ中に反応して、ケイ化物を生じる。こ
のため、ケイ化タングステンの形成により(純粋なタン
グステンに比べて)ゲート電極の面積抵抗率が大幅に増
加する。同様に、アルミニウム層(またはアルミニウム
/シリコンなどのアルミニウム合金)の物理的/電気的
性質は、こうした高い処理温度にさらされると大幅に低
下する。
ゲート電極上に耐火金属ケイ化物を形成することにより
もう一つの潜在的問題が出てくる。0M08回路には、
いわゆる「2重仕事関数」式ゲート電極を利用するもの
がある。この技術では、pチャンネル・デバイスの特性
を向上させるために、nチャンネル・デバイスおよびp
チャンネル・デバイス用のポリシリコン・ゲートを、そ
れぞれP型およびN型のドーパントでドープする。後で
ケイ化物を形成させるため、これらの異なる方式でドー
プしたポリシリコン・ゲート電極を耐火金属層で覆う場
合には、ポリシリコン・ドーバントカ(耐火金属ケイ化
物中でのドーパントの拡散性が高いため)互いに混合し
て上記の2重仕事関数の利点を破壊することがある。
もう一つの潜在的問題が出てくる。0M08回路には、
いわゆる「2重仕事関数」式ゲート電極を利用するもの
がある。この技術では、pチャンネル・デバイスの特性
を向上させるために、nチャンネル・デバイスおよびp
チャンネル・デバイス用のポリシリコン・ゲートを、そ
れぞれP型およびN型のドーパントでドープする。後で
ケイ化物を形成させるため、これらの異なる方式でドー
プしたポリシリコン・ゲート電極を耐火金属層で覆う場
合には、ポリシリコン・ドーバントカ(耐火金属ケイ化
物中でのドーパントの拡散性が高いため)互いに混合し
て上記の2重仕事関数の利点を破壊することがある。
したがって、当業界では、面積抵抗率の低い金属ストラ
ップ付きポリシリコン・ゲート電極ならびにケイ化物ソ
ース/ドレイン電極を有するFETデバイスを提供する
必要が生じている。
ップ付きポリシリコン・ゲート電極ならびにケイ化物ソ
ース/ドレイン電極を有するFETデバイスを提供する
必要が生じている。
C1発明が解決しようとする問題点
本発明の目的は、面積抵抗率ができるだけ低いFETデ
バイス用の金属ストラップ付きポリシリコン・ゲート電
極を提供することにある。
バイス用の金属ストラップ付きポリシリコン・ゲート電
極を提供することにある。
本発明のもう一つの目的は、FETデバイスのソース/
ドレイン領域用の、面積抵抗率が低いケイ化物電極を提
供することにある。
ドレイン領域用の、面積抵抗率が低いケイ化物電極を提
供することにある。
本発明のもう一つの目的は、上面が平面状で面積抵抗率
が低いFETデバイスを提供することにある。
が低いFETデバイスを提供することにある。
本発明のさらに別の目的は、FETデバイス用ノテキる
だけ浅いソース/ドレイン領域を提供し、同時にソース
/ドレイン領域用の面積抵抗率が低いケイ化物電極を提
供することにある。
だけ浅いソース/ドレイン領域を提供し、同時にソース
/ドレイン領域用の面積抵抗率が低いケイ化物電極を提
供することにある。
本発明のさらに別の目的は、2重仕事関数ドーパントの
相互混合を起こさずに、FETのゲート電極の面積抵抗
率を最小にすることにある。
相互混合を起こさずに、FETのゲート電極の面積抵抗
率を最小にすることにある。
D0問題点を解決するための手段
本発明の上記およびその他の目的は、面積抵抗率の低い
金属ストラップ付きポリシリコン・ゲー)FETを作成
する方法によって実現される。半導体基板の露出面上に
ゲート・スタックを画定する。ゲート・スタックは、パ
ターン付けされたポリシリコン層上に配置されたゲート
・マスクを含んでいる。ゲート・スタックを注入および
電極形成用の補助マスクとして用いて、第1および第2
のケイ化物電極が上に配置された第1および第2の浅い
拡散領域を形成させる。こうして、基板上に絶縁層を付
着させる。絶縁層の厚さは、上記ゲート・スタックの厚
さにほぼ等しい。上記ゲート・マスクの上面が露出する
ように、絶縁層を平坦化しゲート・マスクを除去して、
絶縁層内にポリシリコン層を露出させる開口部を画定す
る。N型およびP型のドーパントを露出ポリシリコンの
特定の領域に導入して、2重仕事関数ゲートを画定し、
面積抵抗率の低い導電性材料を基板に付着させて、上記
絶縁体層中の開口部を少なくとも部分的に充填して、平
坦化した絶縁体層と相対的に同一平面内にある上記FE
Tのゲート電極を形成させる。
金属ストラップ付きポリシリコン・ゲー)FETを作成
する方法によって実現される。半導体基板の露出面上に
ゲート・スタックを画定する。ゲート・スタックは、パ
ターン付けされたポリシリコン層上に配置されたゲート
・マスクを含んでいる。ゲート・スタックを注入および
電極形成用の補助マスクとして用いて、第1および第2
のケイ化物電極が上に配置された第1および第2の浅い
拡散領域を形成させる。こうして、基板上に絶縁層を付
着させる。絶縁層の厚さは、上記ゲート・スタックの厚
さにほぼ等しい。上記ゲート・マスクの上面が露出する
ように、絶縁層を平坦化しゲート・マスクを除去して、
絶縁層内にポリシリコン層を露出させる開口部を画定す
る。N型およびP型のドーパントを露出ポリシリコンの
特定の領域に導入して、2重仕事関数ゲートを画定し、
面積抵抗率の低い導電性材料を基板に付着させて、上記
絶縁体層中の開口部を少なくとも部分的に充填して、平
坦化した絶縁体層と相対的に同一平面内にある上記FE
Tのゲート電極を形成させる。
E、実施例
第1図に示すように、基板上にポリシリコンの層30と
窒化シリコンの層40を形成させる。基板1は、P+型
の<100>単結晶シリコン・ウェハであり、その中に
分離領域10が形成されている。実際には、P+基板上
に薄いP−型エピタキシャル層を成長させ、エピタキシ
ャル層の特定の部分中にN型ウェルを形成させる。エピ
タキシャル層とN型ウェルは、図が簡単になるように、
示していない。分離領域10は、通常の半埋設式酸化物
(S−ROX)分離構造にしてよい。ただし、本発明は
、分離領域の幅を厳密に制御しなければならない高密度
技術と一緒に利用されるものと企図されている。さらに
、後でより詳しく論じる理由から、本発明では、基板の
上面と分離領域の上面との間に比較的高度の平面性を保
つことが重要である。したがって、基板内に完全に埋設
された分離構造を利用するのが好ましい。このような構
造の一例は、■EDM技術論文ダイジェスト集(IED
M Digest of Technical Pap
ers) 1981年、384頁所載のrVLsI用の
新しいバーズ・ピークなし分離(ΔNew Bird’
s Beak FreeIsolation for
VLSI) Jと題するクロサワ等の論文中に示されて
いる。この開示を引用により本明細書に組み込む。
窒化シリコンの層40を形成させる。基板1は、P+型
の<100>単結晶シリコン・ウェハであり、その中に
分離領域10が形成されている。実際には、P+基板上
に薄いP−型エピタキシャル層を成長させ、エピタキシ
ャル層の特定の部分中にN型ウェルを形成させる。エピ
タキシャル層とN型ウェルは、図が簡単になるように、
示していない。分離領域10は、通常の半埋設式酸化物
(S−ROX)分離構造にしてよい。ただし、本発明は
、分離領域の幅を厳密に制御しなければならない高密度
技術と一緒に利用されるものと企図されている。さらに
、後でより詳しく論じる理由から、本発明では、基板の
上面と分離領域の上面との間に比較的高度の平面性を保
つことが重要である。したがって、基板内に完全に埋設
された分離構造を利用するのが好ましい。このような構
造の一例は、■EDM技術論文ダイジェスト集(IED
M Digest of Technical Pap
ers) 1981年、384頁所載のrVLsI用の
新しいバーズ・ピークなし分離(ΔNew Bird’
s Beak FreeIsolation for
VLSI) Jと題するクロサワ等の論文中に示されて
いる。この開示を引用により本明細書に組み込む。
次に、分離領域10の形成後、ドーパントを基板内へ単
に注入することにより、拡散領域15を形成させる。拡
散領域15は、N型ドーパントを注入または拡散するこ
とによって形成される。領域15の目的は、あとで形成
されるFETデバイスのしきい電圧を制御することであ
る。
に注入することにより、拡散領域15を形成させる。拡
散領域15は、N型ドーパントを注入または拡散するこ
とによって形成される。領域15の目的は、あとで形成
されるFETデバイスのしきい電圧を制御することであ
る。
拡散領域15を設けた後、基板の露出面上に誘電体層2
0を形成させる。通常、誘電体層20は、厚さ100オ
ングストロームの酸化シリコン層である。実際には、適
当な誘電特性を有するその他の構造体(たとえば、酸窒
化シリコン層、窒化シリコン層、または複数の窒化シリ
コンと酸化シリコンの層)を使用することもできる。次
いで、通常の技法を用いて誘電体層20上に厚さ200
0オングストロームのP型多結晶シリコン30を付着さ
せ、やはり通常の技法を用いてポリシリコン層30上に
厚さ2500オングストロームの化学的気相成長による
窒化シリコン40の層を形成させる。
0を形成させる。通常、誘電体層20は、厚さ100オ
ングストロームの酸化シリコン層である。実際には、適
当な誘電特性を有するその他の構造体(たとえば、酸窒
化シリコン層、窒化シリコン層、または複数の窒化シリ
コンと酸化シリコンの層)を使用することもできる。次
いで、通常の技法を用いて誘電体層20上に厚さ200
0オングストロームのP型多結晶シリコン30を付着さ
せ、やはり通常の技法を用いてポリシリコン層30上に
厚さ2500オングストロームの化学的気相成長による
窒化シリコン40の層を形成させる。
第2図で、感光性ポリマ(たとえば、ノボラックをベー
スとするフォトレジスト)を窒化シリコン層40上に被
覆し、露光し現像してほぼ垂直な側壁を有するフォトマ
スク50を画定する。次に窒化シリコン層40およびポ
リシリコン層30の露出部分を続けて指向性モードでエ
ツチングして、窒化シリコン部分40Aとポリシリコン
部分30Aを含むゲート・スタック100を画定する。
スとするフォトレジスト)を窒化シリコン層40上に被
覆し、露光し現像してほぼ垂直な側壁を有するフォトマ
スク50を画定する。次に窒化シリコン層40およびポ
リシリコン層30の露出部分を続けて指向性モードでエ
ツチングして、窒化シリコン部分40Aとポリシリコン
部分30Aを含むゲート・スタック100を画定する。
実際には、窒化シリ5ン層はCF410□プラズマにさ
らすことによりパターン付けでき、ポリシリコン層はH
CQ / CQ 2気体プラズマにさらすことによりパ
ターンイ寸けできる。
らすことによりパターン付けでき、ポリシリコン層はH
CQ / CQ 2気体プラズマにさらすことによりパ
ターンイ寸けできる。
工程のこの時点で、窒化シリコン部分4OAがポリシリ
コン・ゲート電極30Aの上でマスキング構造体を画定
していることに留意されたい。
コン・ゲート電極30Aの上でマスキング構造体を画定
していることに留意されたい。
第3図で、フォトマスク50の除去後、ポリシリコン部
分30Aの露出側面上に側壁スペーサ60を形成させる
。側壁スペーサ60は、1つまたは2つの方法を用いて
形成できる。第1の方法は、単にポリシリコン部分30
Aの露出表面を酸化させるものである。上にある窒化シ
リコン・マスキング構造体4OAが、このステップ中ポ
リシリコン部分30Aの上面が酸化されるのを防止して
いることに留意されたい。好ましい方法は、マスキング
構造体全体の上に酸化物層を付着させ、指向性エツチン
グを施して、基板の水平表面から付着した層を除去する
方法である。この除去ステップ中に、下にある酸化物層
20の露出部分も除去してゲート誘電体2OAを画定す
る。
分30Aの露出側面上に側壁スペーサ60を形成させる
。側壁スペーサ60は、1つまたは2つの方法を用いて
形成できる。第1の方法は、単にポリシリコン部分30
Aの露出表面を酸化させるものである。上にある窒化シ
リコン・マスキング構造体4OAが、このステップ中ポ
リシリコン部分30Aの上面が酸化されるのを防止して
いることに留意されたい。好ましい方法は、マスキング
構造体全体の上に酸化物層を付着させ、指向性エツチン
グを施して、基板の水平表面から付着した層を除去する
方法である。この除去ステップ中に、下にある酸化物層
20の露出部分も除去してゲート誘電体2OAを画定す
る。
側壁スペーサ60の形成後、ソース領域70およびドレ
イン領域80を形成させ、その上にそれぞれケイ化物電
極70A、80Aを形成させる。
イン領域80を形成させ、その上にそれぞれケイ化物電
極70A、80Aを形成させる。
拡散領域およびケイ化物電極は、いくつかの技法のうち
の1つを使って形成させることができる。
の1つを使って形成させることができる。
1つの技法は、単にゲート・スタック100を注入マス
クとして使ってドーパント・イオンを注入して拡散領域
を画定し、基板の上にコバルトやチタンなどの耐火金属
を付着させ、構造体を焼成して接合部領域の上にCoS
i2またはT i S i2を形成させるものである。
クとして使ってドーパント・イオンを注入して拡散領域
を画定し、基板の上にコバルトやチタンなどの耐火金属
を付着させ、構造体を焼成して接合部領域の上にCoS
i2またはT i S i2を形成させるものである。
窒化シリコン40Aおよび側壁60は耐火金属がポリシ
リコン30と結合してゲート・ケイ化物を形成するのを
防止していることに留意されたい。第1の代案は、まず
露出したシリコン領域の上にエピタキシャル・シリコン
を成長させてケイ化物反応中に消費されるシリコンの量
を減少させ、次いで上記の注入、耐火金属付着、アニー
ルの各ステップを実行するものである。この第1の代案
は、浅い接合部が必要なときに採用される。第2の代案
は、耐火金属(たとえば、コバルト)を付着させ、基板
を熱処理して(シリコン・リッチなケイ化物の形成には
不充分な温度または時間でアニールを行なうことにより
)金属リッチなケイ化物を形成させ、金属リッチなケイ
化物を除去せずに耐火金属を除去し、金属リッチなケイ
化物中にイオンを注入し、基板をアニールしてドーパン
トを金属リッチなケイ化物中から叩き出して浅いソース
/ドレイン接合部領域を画定し、同時に金属リッチなケ
イ化物をシリコン・リッチなケイ化物に変換する。この
第2の代案は、選択的エピタキシャル・シリコンの成長
を必要とせず、浅い接合部と両立する点で、より好まし
い。
リコン30と結合してゲート・ケイ化物を形成するのを
防止していることに留意されたい。第1の代案は、まず
露出したシリコン領域の上にエピタキシャル・シリコン
を成長させてケイ化物反応中に消費されるシリコンの量
を減少させ、次いで上記の注入、耐火金属付着、アニー
ルの各ステップを実行するものである。この第1の代案
は、浅い接合部が必要なときに採用される。第2の代案
は、耐火金属(たとえば、コバルト)を付着させ、基板
を熱処理して(シリコン・リッチなケイ化物の形成には
不充分な温度または時間でアニールを行なうことにより
)金属リッチなケイ化物を形成させ、金属リッチなケイ
化物を除去せずに耐火金属を除去し、金属リッチなケイ
化物中にイオンを注入し、基板をアニールしてドーパン
トを金属リッチなケイ化物中から叩き出して浅いソース
/ドレイン接合部領域を画定し、同時に金属リッチなケ
イ化物をシリコン・リッチなケイ化物に変換する。この
第2の代案は、選択的エピタキシャル・シリコンの成長
を必要とせず、浅い接合部と両立する点で、より好まし
い。
どちらの方法を選んでも、鍵となる要因は、ポリシリコ
ン・ゲートの上面にマスキング構造が存在する伏態で工
程を実行することである。すなわち、通常は800℃〜
1000℃の範囲の温度で行なわれるケイ化物形成ステ
ップとドーパント拡散ステップを、FETのゲート電極
が完全に形成される前に実行する。
ン・ゲートの上面にマスキング構造が存在する伏態で工
程を実行することである。すなわち、通常は800℃〜
1000℃の範囲の温度で行なわれるケイ化物形成ステ
ップとドーパント拡散ステップを、FETのゲート電極
が完全に形成される前に実行する。
第4図に示すように、次に、好ましくは二酸化シリコン
の厚い共形層90で基板を被覆する。
の厚い共形層90で基板を被覆する。
付着する共形層90の厚さは、ゲート・スタ、り100
の厚さ(すなわち、約4500オングストローム)にほ
ぼ等しいが、これよりもやや薄くするのが好ましい。こ
の厚さの差は、ウェハ表面上での表面形状のばらつきを
補償するのに必要である。たとえば、分離領域10は基
板1の上面と相対的に同一平面上にくる表面を有するよ
うに構成されているものの、実際には、分離領域10の
表面が基板1の表面より上に延びることがある。さらに
、共形層90の部分90Aがゲート・スタック100の
上面より上に延びていることに留意されたい。共形層9
0とゲート・スタック100の厚さの差は、後述するよ
うに研磨によって部分90Aを除去する際に、特に重要
である。
の厚さ(すなわち、約4500オングストローム)にほ
ぼ等しいが、これよりもやや薄くするのが好ましい。こ
の厚さの差は、ウェハ表面上での表面形状のばらつきを
補償するのに必要である。たとえば、分離領域10は基
板1の上面と相対的に同一平面上にくる表面を有するよ
うに構成されているものの、実際には、分離領域10の
表面が基板1の表面より上に延びることがある。さらに
、共形層90の部分90Aがゲート・スタック100の
上面より上に延びていることに留意されたい。共形層9
0とゲート・スタック100の厚さの差は、後述するよ
うに研磨によって部分90Aを除去する際に、特に重要
である。
第5図に示すように、次に、共形層90の表面をプレー
ナ化すなわち平坦化して、ゲート・スタック100の上
面より上に延びる部分90Aを除去する。共形層90を
プレーナ化する好ましい方法は、ウェハを研磨スラリの
存在下で機械的研磨処理にかけることである。さらに具
体的に言うと、カボット(Cabot )社から「カボ
ット(Cabot ) 5COIJの商品名で市販され
ているスラリを、6〜8psiの圧力に保持された5u
barV有孔研磨パツドを備えたストラスボー(Str
asbaugh )ウェハ研磨具に供給する。この処理
を約4分間行なうと′、部分90Aを除去しバルク膜9
0をプレーナ化するのに充分であることが判明している
。すなわち、共形層90の部分90Aを除去した後、研
磨パッドが残りの共形層の上面に接触する。研磨パッド
がバルク共形層の′表面に接触するとき、研磨パッドの
受ける摩擦力が大幅に増大することが判明している。研
磨パッドの受ける力を監視して、研磨処理をこの時点で
停止し、あるいはその後離散量の時間だけ継続すること
ができる。したがって、第5図に示すように、窒化シリ
コン・マスキング構造体の上面は共形層90の残りの部
分とほぼ同一平面上にあり4、その部分によって露出さ
れている。もう一つのプレーナ化の方法は、共形酸化物
層90の表面をフォトレジスト層で被覆し、基板をエッ
チャントにさらして、フォトレジストおよび下にある酸
化物をほぼ同じ速度で除去させることから成る。フォト
レジストは非共形層なので、その平面状の上面が単に酸
化物層中で複製される。
ナ化すなわち平坦化して、ゲート・スタック100の上
面より上に延びる部分90Aを除去する。共形層90を
プレーナ化する好ましい方法は、ウェハを研磨スラリの
存在下で機械的研磨処理にかけることである。さらに具
体的に言うと、カボット(Cabot )社から「カボ
ット(Cabot ) 5COIJの商品名で市販され
ているスラリを、6〜8psiの圧力に保持された5u
barV有孔研磨パツドを備えたストラスボー(Str
asbaugh )ウェハ研磨具に供給する。この処理
を約4分間行なうと′、部分90Aを除去しバルク膜9
0をプレーナ化するのに充分であることが判明している
。すなわち、共形層90の部分90Aを除去した後、研
磨パッドが残りの共形層の上面に接触する。研磨パッド
がバルク共形層の′表面に接触するとき、研磨パッドの
受ける摩擦力が大幅に増大することが判明している。研
磨パッドの受ける力を監視して、研磨処理をこの時点で
停止し、あるいはその後離散量の時間だけ継続すること
ができる。したがって、第5図に示すように、窒化シリ
コン・マスキング構造体の上面は共形層90の残りの部
分とほぼ同一平面上にあり4、その部分によって露出さ
れている。もう一つのプレーナ化の方法は、共形酸化物
層90の表面をフォトレジスト層で被覆し、基板をエッ
チャントにさらして、フォトレジストおよび下にある酸
化物をほぼ同じ速度で除去させることから成る。フォト
レジストは非共形層なので、その平面状の上面が単に酸
化物層中で複製される。
次に、第6図に示すように、窒化シリコン・マスキング
構造体を除去して下にあるポリシリコン・ゲート30A
の部分を露出させる。実際には、温度165℃にさらす
ことにより、H3PO4溶媒に二酸化?リコンまたはポ
リシリコンをあまり侵食せずに、窒化シリコンを除去す
ることができる。
構造体を除去して下にあるポリシリコン・ゲート30A
の部分を露出させる。実際には、温度165℃にさらす
ことにより、H3PO4溶媒に二酸化?リコンまたはポ
リシリコンをあまり侵食せずに、窒化シリコンを除去す
ることができる。
窒化シリコン・マスクの除去後、Nチャンネル・デバイ
スの上にブロック・マスクを付着させ、露出したバイア
内部の露出したポリシリコンにP型不純物を注入する。
スの上にブロック・マスクを付着させ、露出したバイア
内部の露出したポリシリコンにP型不純物を注入する。
次いで、第2のブロック・マスク(第1のブロック1マ
スクの相補形)を画定し、露出したポリシリコンにN型
ドーパントを注入する。したがって、ポリシリコンをパ
ターン付けした後、窒化シリコン・マスクを除去してか
ら、2重仕事関数注入を実行する。ポリシリコンのパタ
ーン付けより前に注入を行なう場合には、得られるNお
よびPドープ・ポリシリコン領域が後で異なる速度でエ
ツチングされてしまう。パターン付けの後に注入を行な
う場合は、窒化シリコン・マスクを貫通するのに必要な
注入エネルギーが高いため、他の構造体に望ましくない
ドーピングが施されることがある。
スクの相補形)を画定し、露出したポリシリコンにN型
ドーパントを注入する。したがって、ポリシリコンをパ
ターン付けした後、窒化シリコン・マスクを除去してか
ら、2重仕事関数注入を実行する。ポリシリコンのパタ
ーン付けより前に注入を行なう場合には、得られるNお
よびPドープ・ポリシリコン領域が後で異なる速度でエ
ツチングされてしまう。パターン付けの後に注入を行な
う場合は、窒化シリコン・マスクを貫通するのに必要な
注入エネルギーが高いため、他の構造体に望ましくない
ドーピングが施されることがある。
最後に、金属30Bを(必要に応じて)付着させ画定し
て、FETゲート電極をストラップ化させる。選択性タ
ングステンの金属層30Bを形成するのが好ましい。V
LS I用のタングステンその他の耐火金属II (T
ungsten and 0therRerracto
ry Metals for VLSI II)、(会
議要旨集、1986年11月12〜14日)、147〜
155ページ所載の「パリアン/ドレックス式冷壁化学
的気相成長反応器中での選択的タングステン付着(Se
lective Tungsten Depositi
on in aVarian/Torrex Co1d
Wall CVD Reactor) Jと題する、
フォスター(Foster )等の論文中に論じられて
いる条件下で、タングステンをシリコン上でだけ成長す
るように化学的気相成長させることができる。この開示
を引用により本明細書に組み込む。すなわち、予め窒化
物マスク4OAによ゛って画定された空隙を埋めるよう
に、タングステンを成長させることができる。このよう
な処理では、付着させた金属をエツチングして除去する
必要はない。1つの代案は、まず(チタン/タングステ
ンまたは窒化チタンなどの)薄い障壁層を付着させ、次
いでアルミニウムなどの金属を付着させる方法である。
て、FETゲート電極をストラップ化させる。選択性タ
ングステンの金属層30Bを形成するのが好ましい。V
LS I用のタングステンその他の耐火金属II (T
ungsten and 0therRerracto
ry Metals for VLSI II)、(会
議要旨集、1986年11月12〜14日)、147〜
155ページ所載の「パリアン/ドレックス式冷壁化学
的気相成長反応器中での選択的タングステン付着(Se
lective Tungsten Depositi
on in aVarian/Torrex Co1d
Wall CVD Reactor) Jと題する、
フォスター(Foster )等の論文中に論じられて
いる条件下で、タングステンをシリコン上でだけ成長す
るように化学的気相成長させることができる。この開示
を引用により本明細書に組み込む。すなわち、予め窒化
物マスク4OAによ゛って画定された空隙を埋めるよう
に、タングステンを成長させることができる。このよう
な処理では、付着させた金属をエツチングして除去する
必要はない。1つの代案は、まず(チタン/タングステ
ンまたは窒化チタンなどの)薄い障壁層を付着させ、次
いでアルミニウムなどの金属を付着させる方法である。
障壁層は、アルミニウムが下にあるポリシリコン部分3
0Aに食い込むのを防止する。
0Aに食い込むのを防止する。
その後、T i / W層およびアルミニウム層の共形
層90の上にある部分を、通常のフォトレジスト・プレ
ーナ化およびエッチバック技法により除去することがで
きる。
層90の上にある部分を、通常のフォトレジスト・プレ
ーナ化およびエッチバック技法により除去することがで
きる。
F0発明の効果
したがって、本発明の方法は、面積抵抗率が低いゲート
電極ならびにケイ化物のソース電極とドレイン電極を備
えたFETデバイスをもたらす。
電極ならびにケイ化物のソース電極とドレイン電極を備
えたFETデバイスをもたらす。
本発明の方法により、ソース/ドレイン・ドーパント拡
散ステップおよびケイ化物形成ステップに関連した熱処
理ステップを実行してから初めて、タングステン・ポリ
シリコン複合ゲート電極のタングステン成分が導入され
る。したがって、タングステンは(通常、温度的600
℃でシリコンとの間でケイ化物を形成するが)、下にあ
るポリシリコンと反応してケイ化物を生じることがなく
、このため、複合ゲート電極の面積抵抗率が大幅に減少
する。
散ステップおよびケイ化物形成ステップに関連した熱処
理ステップを実行してから初めて、タングステン・ポリ
シリコン複合ゲート電極のタングステン成分が導入され
る。したがって、タングステンは(通常、温度的600
℃でシリコンとの間でケイ化物を形成するが)、下にあ
るポリシリコンと反応してケイ化物を生じることがなく
、このため、複合ゲート電極の面積抵抗率が大幅に減少
する。
本発明のもう一つの利点は、最終構造が、最終ゲート電
極と周囲の共形酸化物層の間で平面状になっていること
である。したがって、形成したデバイス上に後で不動態
化酸化物層を付着させるとき、平面状の上面を形成する
のに不動態化層をリフローさせる必要はない。通常、こ
のリフロー・ステップは温度800〜tooo°Cで行
なう。したがって、本発明によれば従来のデバイス製造
工程で通常行なわれる後の熱処理工程が不要となるため
、ケイ化物ゲート生成の危険がさらに減少し、また、複
数レベルの金属を用いる構造に適したFETデバイスが
もたらされた。
極と周囲の共形酸化物層の間で平面状になっていること
である。したがって、形成したデバイス上に後で不動態
化酸化物層を付着させるとき、平面状の上面を形成する
のに不動態化層をリフローさせる必要はない。通常、こ
のリフロー・ステップは温度800〜tooo°Cで行
なう。したがって、本発明によれば従来のデバイス製造
工程で通常行なわれる後の熱処理工程が不要となるため
、ケイ化物ゲート生成の危険がさらに減少し、また、複
数レベルの金属を用いる構造に適したFETデバイスが
もたらされた。
本発明のもう一つの利点は、ポリシリコンの上面にある
金属が2重仕事関数ポリシリコン・ドーパントの相互混
合を起こさせないことである。したがって、本発明によ
り、2重仕事関数のCMOSポリシリコン・ゲート技術
と両立する、面積抵抗率が低いゲート電極がもたらされ
る。
金属が2重仕事関数ポリシリコン・ドーパントの相互混
合を起こさせないことである。したがって、本発明によ
り、2重仕事関数のCMOSポリシリコン・ゲート技術
と両立する、面積抵抗率が低いゲート電極がもたらされ
る。
第1図ないし第6図は、本発明の一連の工程を施される
半導体基板の断面図である。 1・・・・基板、10・・・・絶縁層、15・・・・拡
散領域、20・・・・誘電体層、30・・・・ポリシリ
コン、40・・・・ケイ化シリコン、50・・・・フォ
トマスク、60・・・・側壁スペーサ、70・・・・ソ
ースH域、70A180A・・・・ケイ化物電極、80
・・・・ドレイン領域、90・・・・共形層、100・
・・・ゲート・スタック。
半導体基板の断面図である。 1・・・・基板、10・・・・絶縁層、15・・・・拡
散領域、20・・・・誘電体層、30・・・・ポリシリ
コン、40・・・・ケイ化シリコン、50・・・・フォ
トマスク、60・・・・側壁スペーサ、70・・・・ソ
ースH域、70A180A・・・・ケイ化物電極、80
・・・・ドレイン領域、90・・・・共形層、100・
・・・ゲート・スタック。
Claims (1)
- 【特許請求の範囲】 (a)パターン付けされたポリシリコン層上にゲート・
マスクを有するゲート・スタックを半導体基板上に形成
し、 (b)上記ゲート・スタックに自己整合したソース領域
、ドレイン領域およびこれらの領域に対するケイ化物電
極を形成し、 (c)上記ゲート・スタックの厚さにほぼ等しい厚さを
有する絶縁層を上記基板上に付着し、 (d)上記ゲート・マスクの上面を露出するように上記
絶縁層を平坦化し、 (e)上記ゲート・マスクを除去して上記ポリシリコン
層を露出させ、 (f)露出された上記ポリシリコン層に低抵抗導電材を
付着してゲート電極を形成すること、 を含むポリシリコン・ゲートFETの形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US84719 | 1987-08-13 | ||
US07/084,719 US4755478A (en) | 1987-08-13 | 1987-08-13 | Method of forming metal-strapped polysilicon gate electrode for FET device |
Publications (2)
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JPH01133368A true JPH01133368A (ja) | 1989-05-25 |
JPH0760899B2 JPH0760899B2 (ja) | 1995-06-28 |
Family
ID=22186794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63137585A Expired - Lifetime JPH0760899B2 (ja) | 1987-08-13 | 1988-06-06 | ポリシリコン・ゲートfetの形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4755478A (ja) |
EP (1) | EP0303061B1 (ja) |
JP (1) | JPH0760899B2 (ja) |
DE (1) | DE3871457D1 (ja) |
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