KR100241200B1

KR100241200B1 - 반도체장치 및 그 제조방법

Info

Publication number: KR100241200B1
Application number: KR1019960035339A
Authority: KR
Inventors: 가즈아키 나카지마; 야스시 아카사카; 기요타카 미야노; 교이치 스구로
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1995-08-25
Filing date: 1996-08-24
Publication date: 2000-03-02
Also published as: KR19980015879A

Abstract

본 발명의 반도체장치는 반도체기판과 상기 반도체기판상에 절연적으로 형성된 적층막을 구비하고, 상기 적층막이 반도체막과 상기 반도체막상에 형성된 고융점금속막, 상기 금속막과 반도체막 사이의 경계면에 반도체막의 산화를 방지하기 위해 금속막과 반도체막 사이에 퇴적된 도전성 산화방지막 및 상기 반도체막의 측면상에 형성되고, 상기 반도체막의 상하부로 새부리형상으로 확장되어 형성된 산화막을 구비한다.

Description

반도체장치 및 그 제조방법

제1(a)도 및 제1(b)도는 본 발명의 제1실시예에 따른 산화막을 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 반도체장치의 단면도.

제2도는 종래 기술(WN_x가 없는)과 비교되는 제1(b)도에 나타낸 산화막(4)(WN_x를 갖는) 두께의 산화온도 의존도를 나타낸 다이아그램.

제3(a)도∼제3(e)도는 본 발명의 제2실시예에 따른 게이트전극(다금속게이트)을 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 반도체장치의 단면도.

제4도는 제3도의 파선으로 둘러싸인 영역(IV)의 확대도.

제5도는 종래의 게이트전극(다금속게이트)를 나타낸 단면도.

제6도는 산화막 형성방법의 일례를 설명하기 위한 반도체장치의 단면도.

제7도는 종래 기술(WN_x가 없는)과 비교되는 제6도에 나타낸 산화막(21)(WN_x를 갖는) 두께의 산화온도 의존도를 나타낸 다이아그램.

제8도는 본 발명의 제3실시예에 따른 산화막을 형성하기 위한 방법을 설명하기 위한 반도체장치의 단면도.

제9도는 종래 기술(WSiN이 없는)과 비교되는 제8도에 나타낸 산화막(31)(WSiN을 갖는)의 막두께의 산화온도 의존도를 나타낸 다이아그램.

제10(a)도∼제10(d)도는 본 발명의 제4실시예에 따른 게이트전극(금속게이트)을 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 장치의 단면도.

제11도는 제10(d)도의 파선으로 둘러싸인 영역(XI)의 확대도.

제12(a)도∼제12(d)도는 본 발명의 제4실시예에 따른 게이트전극(다금속게이트)을 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 반도체장치의 단면도.

제13(a)도∼제3(i)도는 본 발명의 제6실시예에 따른 전계효과 트랜지스터를 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 반도체장치의 단면도.

제14(a)도∼제14(d)도는 본 발명의 제7실시예에 따른 EEPROM용 전계효과 트랜지스터를 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 반도체장치의 단면도.

제15도는 본 발명의 제8실시예에 따른 반도체 제조시스템의 설계적인 구조를 나타낸 시스템 다이아그램.

제16도는 제8실시예에서의 산화막 두께와 부분 압력비[(P(H₂O)/P(H₂)] 사이의 관계를 나타낸 특성도.

제17도는 제8실시예에서의 산화막 두께와 산화시간 사이의 관계를 나타낸 특성도.

제18도는 제8실시예에서의 산화막 두께와 산화온도 사이의 관계를 나타낸 특성도.

제19(a)도∼제19(c)도는 제8실시예에서의 반도체장치의 주요부의 결정구조를 나타낸 마이크로포토그래프로서,

제19(a)도는 RIE후의 다금속을 나타낸 마이크로포토그래프.

제19(b)도는 Si기판상에 4㎚의 두께를 갖는 산화막을 나타낸 마이크로포토그래프.

제19(c)도는 Si기판상에 12㎚의 두께를 갖는 산화막을 나타낸 마이크로포토그래프.

제20도는 본 발명의 제9실시예에 따른 반도체 제조시스템의 개략구조를 나타낸 시스템도.

제21도는 본 발명의 제10실시예에 따른 반도체 제조시스템의 개략구조를 나타낸 시스템도.

제22도는 본 발명의 제11실시예에 따른 반도체 제조시스템의 개략구조를 나타낸 시스템도.

제23(a)도 및 제23(b)도는 본 발명의 제12실시예에서와 같은 확산억제의 효과를 나타낸 것으로, 각각 가열온도가 800℃ 및 950℃로 설정한 경우를 나타낸 도면.

제24(a)도 및 제24(b)도는 본 발명의 제13실시예에서와 같은 확산억제의 효과를 나타낸 것으로, 각각 가열온도가 800℃ 및 950℃로 설정한 경우를 나타낸 도면.

제25(a)도 및 제25(b)도는 본 발명의 제14실시예에 따른 MOSFET를 형성하기 위한 방법의 순차적 단계를 각각 나타낸 단면도.

제26(a)도 및 제26(b)도는 본 발명의 제15실시예에 따른 불휘발성 메모리에 대한 MOSFET를 형성하기 위한 방법의 순차적 단계를 각각 나타낸 단면도.

제27(a)도 및 제27(b)도는 본 발명의 제16실시예에 따른 불휘발성 메모리에 대한 MOSFET의 구조를 나타낸 단면도.

제28도는 본 발명의 제17실시예에 따른 상보MOSFET의 구조를 나타낸 단면도.

제29(a)도 및 제29(b)도는 종래 MOSFET의 단면도로서,

제29(a)도는 게이트전압 응용 이전의 상태를 나타내고,

제29(b)도는 게이트가 “오프″측에 바이어스될 때 게이트공핍이 야기되는 경우의 상태를 나타낸 도면.

제30(a)도 및 제30(b)도는 종래 MOSFET의 평면도 및 단면도를 나타낸 것으로, 각각 제30(b)도는 CMOSFET에서 불순물의 상호확산을 개략적으로 나타낸 도면.

제31(a)도 및 제31(b)도는 본 발명의 제17실시예에 따른 CMOSFET를 형성하기 위한 방법의 순차적 단계를 각각 나타낸 단면도.

제32(a)도 및 제32(b)도는 본 발명의 제1실시예에 따른 반도체장치의 실리콘기판 표면을 나타낸 것으로,

제32(a)도는 W4f스펙트럼을 나타내고, 제32(b)도는 Si2p스펙트럼을 각각 나타내는 도면.

제33(a)도 및 제33(b)도는 장벽층으로서 티타늄질화물을 이용하는 게이트전극을 형성하기 위한 방법의 순차적 단계를 각각 나타낸 종래 반도체장치의 단면도를 나타낸 도면이다.

[산업상의 이용분야]

본 발명은 박막구조의 전극형상을 갖는 바람직하게는 불순물확산 방지기능을 갖는 반도체장치에 관한 것이다.

[종래의 기술 및 그 문제점]

최근 다결정실리콘은 전극의 재료 및 반도체장치의 배선으로 널리 사용된다. 그러나, 반도체장치의 집적도 및 동작속도가 증가함에 따라 전극과 배선의 저항으로 인한 신호전달의 지연이 중요한 문제로 되었다.

상기 형태의 지연은 전극과 배선의 저항을 낮춤으로써 극복될 수 있다. 예컨대, MOS트랜지스터의 게이트전극의 경우에 지연은 금속실리사이드막과 다결정실리콘막의 2개의 적층구조를 갖는 폴리사이드 게이트의 사용을 통해 극복될 수 있다.

그러나, 0.25㎛의 게이트길이를 형성하는 과정과 이어지는 형성과정에 있어서는 폴리사이드 게이트보다 더 낮은 저항을 갖는 게이트전극을 사용할 필요가 있고, 최근 고융점금속막과, 반응성 장벽층 및, 다결정실리콘층의 박막구조를 갖는 다금속 게이트가 많은 주목을 받아왔다.

텅스텐(w)이 고융점 금속으로서 사용되면, 텅스텐의 특정 저항이 대략 하나의 형상에 의한 텅스텐 실리사이드(WSix)의 저항보다 더 작기 때문에 RC지연시간은 상당히 감속될 수 있다. 텅스텐은 약 600℃의 열처리로 다결정실리콘과 쉽게 반응하는 물질이지만, 반응성 장벽층이 W막과 다결정실리콘막 사이에 위치하기 때문에 어떠한 문제도 없다.

또한, 단층 고융점금속막의 금속게이트는 다금속 게이트보다는 앞으로 널리 사용될 것으로 기대된다. 게이트전극의 저항을 더 낮추기 위해 고융점금속을 사용할 필요가 있다.

그러나, 텅스텐 같은 고융점금속은 쉽게 산화되는 경향이 있는데, 예컨대 텅스텐은 약 400℃에서 산화된다. 텅스텐의 산화물은 절연체이고, 텅스텐은 산화로 인해 체적의 확장을 유발할 수 있다.

일반적으로, LSI제조공정에서는 게이트전극패턴이 형성된 후 게이트산화막 같은 산화막의 신뢰성을 향상시키기 위해 재산화를 효율적으로 하는 공정을 이용해야만 한다. 예컨대, 다결정실리콘 게이트의 경우에 다결정실리콘막을 실리콘기판상에 형성되고, 게이트전극에 패턴화된 후 새부리형상(bird′s beak)으로 불리우는 산화부가 게이트산화막의 끝부분상에 형성된다. 결국, 게이트전극의 하부 끝부분이 둥글게 되고, 게이트전극 주위의 전계가 감소될 수 있으며, 소자의 특성 및 신뢰성이 향상될 수 있다. 재산화공정은 이후 명세서에서 후산화로 언급한다.

만약, 상기 형태의 후산화가 금속실리사이드로서 WSix를 이용한 폴리실리사이드에 사용된다면, 표준합성 x=2.0에 비해서 풍부한 Si를 함유한 WSix가 WSix로 사용될 수 있고, 따라서 WSix내의 과잉 실리콘은 WSix표면상에 SiO₂를 형성하는 후산화공정에서 산화되고, 결정실리콘을 위한 산화방법에 의해 얻어지는 절연효과가 동일하게 나타날 수 있다.

만약, 상기 형태의 후산화가 고융점금속으로 W를 사용하는 다금속게이트에 사용된다면, W는 통상의 산화공정으로 산화되고, WO₃는 통상의 산화공정으로 산화될 수 있다. 이때, 큰 부피확장이 일어나기 때문에, 막은 박리될 수 있고, 이어지는 공정이 계속해서 행해질 수 없다.

또한, W의 산화는 산화공정이 개시되기 전의 분위기에서 도입되는 O₂와 H₂O등의 산화제에 의해 시작되어 동일한 문제가 발생할 수 있다. 따라서, 다금속게이트의 경우에 후산화의 공정에서 고융점금속을 산화시키지 않고 실리콘만을 산화하기 위한 기술(선택산화기술)을 사용할 필요가 있다.

실리콘의 노광부분과 W등의 고융점금속의 노광부분이 다금속게이트의 경우와 같은 기판상에 존재하는 경우에 고융점금속의 노광부분을 산화시키지 않고 실리콘만을 선택산화하기 위한 선택산화법이 공지되어 있다(일본 특허공개공보 제60-9166호).

선택산화법은 산화제인 H₂O와 환원제인 H₂의 혼합분위기에서 산화가 행해질 때 H₂O/H₂의 분압비를 일정하게 유지하면서 산화를 하기 위한 방법이다.

상기 기술을 적용한 예로는, W의 단층금속게이트가 H₂/H₂O분위기에서 산화되는 문헌[R. F. Kwasnick et, J. Electrochem. Soc., Vol 135(1988)]이 있다. 상기 문헌에 나타낸 실험결과에 따르면, 두께 5㎚의 얇은 실리콘산화막(게이트산화막)상에 두께 200㎚의 W막(게이트전극)을 축적하여 얻어진 시료가 사용되고, 산화처리는 H₂/H₂O분위기에서 약 30분동안 900℃로 행해지고, W막 바로 아래에 놓여있는 실리콘산화막의 두께는 20㎚로 감소한다.

W막의 입자경계를 통해 산화제의 확산현상이 나타난다. 즉, 상기 선택산화기술은 W막을 산화하지 않지만, W막 바로 아래에 놓인 실리콘산화막내의 실리콘은 산화되지 않는다. 따라서, 상기 선택산화기술이 금속게이트에 사용될 때, 게이트산화막의 두께는 감소하지 않기 때문에, 트랜지스터의 구동능력이 저하되는 심각한 문제가 발생한다. 상기 산화기술이 W막과 다결정실리콘막의 적층구조를 갖는 다금속게이트에 사용되면, W막 바로 아래에 놓여있는 다결정실리콘막 또한 산화됨을 쉽게 알 수 있다. W막과 다결정실리콘막 사이의 계면상에 다결정실리콘막을 산화하면, 계면에서의 접촉저항이 증가해서 RC지연이 증가하게 되는 문제가 발생한다.

그러나, H₂O가스와 H₂가스의 혼합가스를 사용하는 선택산화는 다음과 같은 문제가 야기된다.

환원제인 H₂가스는 4% 내지 75%의 밀도범위, 600℃의 온도에서 노광된다. 한편, 일반적으로 실리콘의 산화는 600℃ 이상의 고온에서 행해진다. 따라서, H₂O가스와 H₂가스의 혼합가스를 사용하는 선택산화법은 그 안정성에 문제가 있다.

예컨대, 60%의 수소가 완전하게 연소될 때 나타나는 온도상승은 3500℃이고, 이때 부피는 4.3배로 확대되며, 결국 산화용 장치가 파괴될 뿐만 아니라 그 주위가 위험한 상태에 놓이게 된다.

이와 같은 이유 때문에, 선택산화법이 사용될 때, 안정된 메카니즘을 갖춘 장치가 필요하게 된다. 안정된 메카니즘으로는 반응챔버가 파괴될 수 없는 상태에서 반응챔버를 유지하기 위한 메카니즘, 또는 산소가 소정의 이유 때문에 도입되더라도 반응챔버가 안전상태를 유지할 수 있는 메카니즘이 필요하다. 따라서, 실제적으로 상기 선택산화법을 사용하기 위해서 상기 안정된 메카니즘이 필요로 되어 모든 장치가 복잡하게 되고, 그 비용이 상승하게 된다.

상기한 바와 같이, 게이트전극의 저항을 낮추기 위해 고전도성을 갖고 게이트절연막과 고도의 결합을 하는 전극구조와 기판은 다결정실리콘상에 고전도성을 갖는 금속을 적층함으로써 형성되지만, 통상의 금속과 결합하여 얻어진 게이트전극은 LSI제조공정에서 설정된 고온을 견딜 수 없다. 특히, 마스크로 게이트전극을 사용하고 동작속도가 함께 나타나는 자기정합 이온주입 기술에 있어서 이온주입후의 활성열처리는 게이트전극의 형성 후에 행해져야 하고, 따라서 게이트전극은 고저항을 갖기 위해 가열이 필요하다.

또한, 상기한 산화를 포함하여 이온주입 후에 800 내지 900℃에서의 고온처리에 있어서, 다결정실리콘으로부터 냉각금속 또는 실리콘으로의 Si원자 또는 도핑된 불순물원자의 열확산으로 인해, 실리콘층에서 불순물농도가 낮아지기 때문에 게이트공핍이 나타나고, CMOSFET(상보형 MOSFET)의 작업기능은 n 및 p영역에서의 불순물이 상기 고융점금속 또는 실리사이드를 통해 서로 확산되는 사실에 의해 변경됨으로써 CMOSFET의 임계전압이 변화하는 문제가 발생한다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 첫번째 목적은 고융점금속막을 사용한 전극 및 배선에서 고융점금속막 아래에 있는 반도체막의 산화를 방지할 수 있는 반도체장치와 이 반도체장치를 제조하기 위한 방법을 제공하는 데 있다. 더욱이, 실리콘의 선택산화가 안전하게 실행될 수 있는 반도체장치의 제조방법과, 복잡한 구조와 비용상승이 없이 실리콘의 선택산화를 행할 수 있는 반도체 제조시스템을 제공하기 위한 것이다.

본 발명의 두번째 목적은 고융점금속을 이용한 전극과 배선에서 고융점금속막 바로 아래에 놓인 반도체막으로부터 불순물확산을 방지할 수 있는 반도체장치와 이 반도체장치의 제조방법을 제공하는데 있다.

[발명의 구성 및 작용]

상기 목적을 달성하기 위한 본 발명은, 반도체기판과; 이 반도체기판상에 절연적으로 형성된 적층막을 구비하여 구성되고; 상기 적층막이 반도체막과; 이 반도체막상에 형성된 고융점금속의 금속막; 상기 금속막과 상기 반도체막 사이의 경계면에 상기 반도체막의 산화를 방지하기 위해 상기 금속막과 상기 반도체막 사이에 퇴적된 도전성 산화방지막 및; 상기 반도체막의 측면상에 형성되고, 새부리모양으로 상기 반도체막의 상하부로 확장되어 형성된 산화막을 포함한 본 발명의 제1측면에 따른 반도체장치에 의해 달성될 수 있다.

반도체막은 다결정실리콘으로 형성되는 것이 바람직하다.

산화방지막은 질소와 탄소중 적어도 하나와, 고융점금속 및 실리콘을 함유하는 것이 바람직하다.

고융점금속은 상기 고융점금속의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량을 뺀 값이 음인 금속으로 형성되는 것이 바람직하다.

또한, 고융점금속은 Mo, W, Cr, Zn 및 Co의 그룹으로부터 선택된 적어도 하나로 형성되는 것이 바람직하다.

제1측면에 따른 반도체장치를 제조하기 위한 방법은 기판상에 실리콘막을 형성하는 공정과; 고융점금속의 질소물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘의 질소물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량을 뺀 값이 음인 금속을 사용하여 질소와 탄소중 적어도 하나와 고융점금속을 함유한 막을 형성하는 공정을 구비하여 이루어지고; 상기 고융점금속이 열처리에 의해 상기 고융점금속의 금속막으로 상기 막을 변화시키고, 상기 금속막과 산화방지막 및 실리콘막의 적층막을 함유한 전극과 배선중 적어도 하나를 형성하기 위해 상기 금속막과 상기 실리콘막 사이의 경계면에서 질소와 탄소중 적어도 하나와 상기 금속막과 실리콘을 함유한 도전성 산화방지막을 형성하는 공정과; 상기 기판에 산화처리를 실시하는 공정을 구비한다.

또한, 제1측면에 따른 반도체장치를 제조하기 위한 방법은, 기판상에 반도체막을 형성하는 공정과; 상기 반도체막상에 도전성 산화방지막을 형성하는 공정; 상기 산화방지막상에 고융점금속의 금속막을 형성하는 공정; 상기 적층막을 갖는 전극과 배선중 적어도 하나를 형성하기 위해 상기 금속막의 적층막과 산화방지막 및 반도체막을 형성하는 공정 및; 기판을 산화처리 하는 공정을 구비할 수 있다.

산화방지막이 질소와 탄소중 적어도 하나와 고융점금속 및 실리콘을 함유하는 것이 바람직하다.

상기 기판에 산화처리를 실시하는 공정은 H₂가스와 H₂O가스를 함유한 분위기에서 수행되는 것이 바람직하다.

고융점금속은 Mo, W, Cr, Co의 그룹중 선택된 적어도 하나로 형성되는 것이 바람직하다.

본 발명의 제1측면에 따르면, 도전성 산화방지막이 고융점금속막과 반도체막 사이에 형성된 구조를 갖는 전극이 사용되기 때문에, 후산화처리중 금속막과 반도체막 사이의 경계면상에 반도체막의 산화가 방지될 수 있고, 접촉저항의 상승이 방지될 수 있다.

따라서, 고융점금속을 사용해서 얻을 수 있는 장점은 완전히 활용될 수 있고, RC지연은 더 소형화 되더라도 방지될 수 있다.

반도체막 측면의 상하부로 새부리모양으로 확대된 산화막은 후산화처리시에 형성되나, 실제적으로 금속막과 반도체막 사이의 경계면상에 반도체막의 산화의 경우와 다르게 접촉저항의 상승이 일어나지 않는다.

본 발명의 제2측면에 따른 반도체장치는, 기판상에 형성된 반도체영역과; 이 반도체영역상에 형성된 절연막; 이 절연막상에 형성된 고융점금속의 금속막 및; 절연막과 반도체영역 사이의 경계면에서 반도체영역의 산화를 방지하기 위해 금속막과 절연막 사이에 퇴적된 도전성 산화방지막을 구비한다.

반도체영역은 반도체기판으로 형성되는 것이 바람직하다.

반도체영역은 반도체기판상에 퇴적된 반도체막으로 형성된다.

반도체막은 다결정실리콘으로 형성되는 것이 바람직하다.

고융점금속은 고융점금속의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량을 뺀 값이 음인 금속으로 형성되는 것이 바람직하다.

또한, 고융점금속은 Mo, W, Cr, Co의 그룹중 선택된 적어도 하나로 형성되는 것이 바람직하다.

제2측면에 따른 반도체장치를 제조하기 위한 방법은, 반도체영역상에 절연막을 형성하는 공정과; 상기 절연막상에 도전성 산화방지막을 형성하는 공정; 상기 산화방지막상에 고융점금속의 금속막을 형성하는 공정; 적층막을 포함하는 전극과 배선중 적어도 하나를 형성하기 위해 금속막과 산화방지막의 적층막을 에칭하는 공정 및; 반도체영역에 산화처리를 실시하는 공정을 구비한다.

반도체영역에 기판의 산화처리를 실시하는 공정은 H₂가스와 H₂O가스를 함유한 분위기에서 수행되는 것이 바람직하다.

본 발명의 제2측면에 따르면, 도전성 산화방지막이 고융점금속의 금속막 아래에 형성된 구조가 사용되기 때문에, 후산화처리시 전극(배선) 아래의 반도체영역의 산화가 방지될 수 있고, 절연막의 막두께의 증가로 인한 소자특성의 저하가 방지될 수 있다. 따라서, 고융점금속을 사용하여 얻을 수 있는 장점이 완전하게 실현될 수 있고, 더 소형화 되더라도 RC지연이 방지될 수 있다.

또한, 고융점금속막과 실리콘막 사이에 퇴적된 반응방지막의 연구에 있어서, 본 발명자는 질소와 탄소중 적어도 하나와, 고융점금속 및 실리콘으로 형성된 막이 고융점금속막과 실리콘막 사이의 반응을 방지하는 기능과 고융점금속막을 매개로 실리콘산화막으로 산화제가 확산되는 것을 방지하는 기능을 갖음을 확인하였다. 따라서, 고융점금속으로 형성된 금속막의 그라운드막인 실리콘을 함유한 막(실리콘막, 실리콘산화막)의 경우에 후산화처리시에 실리콘을 함유한 막의 산화와 막과 금속막 사이의 반응을 방지할 수 있다.

또한, 발명자의 연구에 따르면 고융점금속의 질화물(탄화물)의 형성시 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘질화물(실리콘탄화물)의 형성시 야기되는 Gibb′s 자유에너지의 저하량을 뺀 값이 음인 금속이 고융점금속으로 사용된다면, 고융점금속으로 형성된 산화방지막과 질소(탄소) 및 실리콘이 쉽게 형성될 수 있다. 특히, Mo, W, Cr, Co의 그룹중 선택된 적어도 하나로 형성된 고융점금속을 사용하는 것이 바람직하다. 또한, 상기 상태가 만족된다면, 산소가 약 20%까지 산화방지막에 함유될 수 있다.

본 발명에서 실리콘의 선택산화를 안전하게 행할 수 있는 반도체장치를 제조하기 위한 방법에 있어서, 처리용기로의 실리콘노광부를 갖는 피처리체를 설정하고, H₂가스와 H₂O가스 및 H₂가스와 다른 비산화가스를 처리용기에 도입하며, 처리용기내의 H₂가스의 분압을 4% 이하로 설정하고, 피처리체의 온도를 600℃ 이상으로 설정하고, 실리콘노광부를 선택산화하는 것이 바람직하다.

선택산화를 안전하게 행하는 반도체제조장치는 산화처리용 피처리기판을 수용하기 위한 처리용기와 H₂가스와 H₂O가스 및 H₂가스와 다른 비산화가스를 처리용기에 도입하기 위한 도입수단, 처리용기내의 H₂가스의 분압을 4% 이하로 설정하기 위한 분압제어수단 및 600℃ 이상의 온도로 피처리체를 가열하기 위한 가열수단을 구비한다.

반도체장치를 제조하기 위한 상기 방법과 반도체제조장치는 다음과 같은 특징을 갖는 것이 바람직하다.

(1) 산화처리는 처리용기내의 압력이 기압에 대해 반대의 압력으로 유지되도록 행해진다.

(2) 산화처리는 처리용기내의 압력이 1Pa 이하로 순간적으로 낮아진 후 행해진다.

본 발명의 반도체장치를 제조하기 위한 방법은 H₂가스의 분압이 산화한계보다 높은 600℃ 이상의 온도를 갖는 파괴한계보다 낮은 저압(저농도)로 설정되기 때문에 실리콘의 선택산화는 안전하게 행해질 수 있다.

또한, 본 발명의 반도체제조장치에 따르면, H₂가스의 분압이 파괴한계보다 저압(저농도)으로 설정되기 때문에, H₂가스는 비활성 가스와 마찬가지로 처리될 수 있다. 따라서, 실리콘의 선택산화는 장치의 구조를 복잡하게 하지 않고, 비용상승 없이 안전하게 행해질 수 있다.

본 발명의 제3측면에 따른 반도체장치는 적어도 하나의 다결정실리콘으로 형성된 제1층과, 상기 제1층상에 형성되고 금속과 다금속실리사이드중 하나로 형성된 제2층, 적어도 텅스텐과 실리콘 및 질소를 함유한 합금으로 형성된 제3층을 구비하고, 상기 제3층은 제1층에 함유된 불순물이 제2층으로 확산되는 것을 방지하는 작용을 한다.

본 발명의 제3측면에 따른 반도체장치를 제조하기 위한 방법은 실리콘기판상에 다결정실리콘층을 퇴적시키는 제1공정과, 다결정실리콘상에 적어도 텅스텐과 실리콘 및 질소를 함유한 합금으로 형성되어 다결정실리콘으로부터 불순물이 확산되는 것을 방지하기 위한 불순물 확산방지층을 형성하는 제2공정, 불순물 확산방지층상에 금속층과 금속실리사이드층중 하나를 형성하는 제3공정 및 적어도 제1 내지 제3공정에 의해 얻어진 적층구조를 패터닝하는 공정을 구비한다.

본 발명의 제3측면에 따른 반도체장치와 그 제조방법에 따르면, 폴리사이드 또는 다금속구조의 전극 또는 배선에서 금속층 또는 금속실리사이드층으로 불순물이 확산되는 것을 방지할 수 있기 때문에 전기특성이 우수하고 고신뢰성인 반도체장치와 그 제조방법을 실현할 수 있다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

[실시예 1]

본 발명은 다음과 같은 시료를 작성하고 그 평가를 행한다.

우선, 제1(a)도에 나타낸 바와 같이 텅스텐질화막(2; 막두께 5㎚)이 스퍼터링가스로서 Ar과 N₂를 사용하고, 타켓으로 W를 사용하는 반응성 스퍼터링방법에 의해 단결정 실리콘기판(1)상에 퇴적된다. 이때, 텅스텐막(3; 막두께 100㎚)은 스퍼터링방법에 의해 퇴적된다.

다음에, 제1(b)도에 나타낸 바와 같이, 실리콘 기판(1)과 텅스텐질화막(2) 사이의 경계면에 산화막(4)을 형성하기 위해 실리콘기판(1)이 N₂/H₂/H₂O분위기, 1000℃의 온도범위에서 30분동안 산화처리를 받는다.

산화분위기에서의 분압비는 P(N₂)/P(H₂)/P(H₂O)=0.9951/0.040/0.009[atm]으로 설정한다.

마지막으로, 텅스텐막(W막; 3)과 텅스텐질화막(WNx막; 2)이 황산과 과산화수소의 혼합용액의 사용에 의해 박리된다.

다양한 산화물 온도에서 W막(3)/WNx막(2) 바로 아래에 놓여있는 얻어진 시료의 산화물(4)의 막두께(산화물두께)는 엘립소미트리(ellipsometry)법에 의해 측정된다.

측정의 결과(제2도에서는 백색점)를 제2도에 나타낸다. 비교예로서 그 표면상에 형성된 W/WNx막을 갖지 않는 실리콘기판(1)을 동일한 조건에서 산화함으로써 얻어진 산화막의 막두께의 측정결과(제2도에서는 흑색점) 또한 나타낸다. W막(3)/WNx막(2)을 갖는 시료의 산화막두께는 비교예에 비해서 현저하게 작게 만들어질 수 있어 실질적으로 산화가 800℃에서 일어나지 않음은 제2도를 통해 알 수 있다.

상기한 바와 같이, H₂/H₂O 분위기에서의 산화가 W단층 금속게이트에 이용될 수 있음이 기록되어 있다(J. Electrochem, Soc., Vol 135, pp 176(1988)). 리포터 R.F. Kwasnick의 기사와 그외의 기록에 따르면, 만약 실리콘기판상에 박막실리콘 산화막을 형성한 후 상기 구조상에 W막을 형성함으로써 형성되는 시료가 사용되어 H₂/H₂O 분위기에서 산화된다면, W막 바로 아래에 놓인 박막 실리콘 산화막의 두께는 증가된다. 이것은 산화제가 W막의 입자경계를 통해 확산된다는 사실에 기인한다.

상기 경우와 본 발명의 발명자의 실험과의 차이는 WNx막(2)이 W막(3)과 실리콘기판(1)과의 사이에 개재되는데 있다. WNx막(2)은 W막(3)과 실리콘기판(1)과의 사이에서의 반응을 방지하기 위해 형성되나, WNx막(2)의 질화물은 약 800℃의 열처리를 통해 거의 완전히 박리된다. 따라서, WNx막(2)은 열처리후 W막과 실제로 같게 되고, 반응 방지막에 따라 그 작용이 저하된다. 이 경우에, 열처리 후 W막(3)과 실리콘기판(1) 사이의 경계면(W/Si)은 에너지분산 X선 분광법(EDX)에 의해 유지되고, 결국 퇴적 직후 나타나는 WNx막(2)이 W막으로 변화되어, 상당한 박막두께(약 10암스트롱)로 된 WSiN이 W/Si 경계면상에 형성됨을 알 수 있다.

본 발명자는 WSiN막이 W막(3)과 실리콘기판(1)(1994년 Japan Applied Physics Society의 55회 심포지움) 사이의 반응을 방지하기 위한 반응방지막으로 작용함을 확인하였다.

또한, EDX분석의 결과는 WSiN의 구성이 W:Si=1:5에서 6이고, 그 두께가 1㎚보다 작음을 알려주었다. 반면 예컨대 W와 N의 비율은 W:N=1.1이다.

일반적으로 티타늄질화막이 반응성 스퍼터링방법에 의해 실리콘기판상에 퇴적될 경우 실리콘기판 표면은 N₂플라즈마방전에 의해 질화되어 실리콘질화막이 퇴적도중에 티타늄질화막 바로 아래에 형성된다. 텅스텐질화막의 경우에도 동일한 현상이 나타난다. 특히, 텅스텐 질화막의 경우에 800℃ 이상의 열처리로 질소분위기에서도 막의 N원자를 분리시켜서 텅스텐막을 형성할 수 있다. 따라서, 장벽층이 실제로 WSiN층이 아닌 플라즈마 질화에 의한 SiN층일 수 있음을 알 수 있다.

상기 가능성을 고려하면, X선 광전자분광법(XPS)분석이 다음의 공정으로부터 제공되는 실리콘기판의 표면에 수행된다. 즉, 텅스텐층/텅스텐 질화물층/실리콘기판의 박막층은 질소분위기에서 30분동안 800℃로 열처리된 후, 텅스텐층과 텅스텐 질화막층이 황산과 과산화수소의 혼합용액에 의해 박리된다.

제32(a)도 및 제32(b)도는 각각 Wf4와 Si2p의 좁은 스펙트럼을 도시하고, 실선은 열처리전에 표본으로부터 제공된 스펙트럼을 나타내며, 점선은 열처리 후를 나타낸다. 약 2%의 텅스텐은 다른 표본의 표면으로부터 검색되나, 중요한 차이점은 그 접속상태의 사이에서 관찰된다.

우선, 열처리 전에는 W4f의 스펙트럼은 W-O접속(36eV와 38eV에서 피크)과 금속접속(31eV와 33eV에서 피크)이 포함된 넓은 피크를 갖고, 한편 열처리 후에는 금속접속의 피크를 명확히 나타낸다. 금속접속의 상기 피크는 W-W접속 또는 W-Si접속일 수 있다. 상기한 EDX분석결과는 WSiN층의 합성이 Si-rich(Si-풍부)이기 때문에 상기 금속접속은 W-Si접속으로 간주된다.

두번째로, 열처리전에는 Si2p의 스펙트럼은 기판의 Si-Si접속(99.6eV에서 피크)을 제외하면, Si-O접속(103.7eV에서 피크)을 포함하는 넓은 피크를 갖고, 한편 열처리 후에는 Si-N접속(102eV에서 피크)의 날카로운 피크를 갖는다.

결국, WSiN층은 텅스텐 질화물층의 퇴적중 플라즈마 질화에 의해서가 아니라 열처리중 텅스텐 질화층에서 질소원소의 재분포에 의해 형성된다.

상기한 바와 같이, W/Si경계면상의 WSiN막이 WNx막(2)에서 질소의 재분포에 의해 형성된다. 메카니즘은 다음과 같이 요약될 수 있다.

텅스텐 질화막이 텅스텐으로부터 형성될 때 생기는 Gibb′s 자유에너지의 저하되는 양은 실리콘질화막이 실리콘으로부터 형성될 대 생기는 양보다 작다. 따라서, 질소의 화학적 포텐셜은 WNx막(2)과 실리콘기판(1)이 서로 접속되어 형성된 상태에서 실리콘기판(1)측에서 보다 작다. 결국, WNx막(2)의 질소는 실리콘기판(1)측(외부 확산)을 향해 이동한다. 따라서, WNx막(2)의 질소는 WSiN막을 형성하기 위해 W/Si경계면상에서 분리 및 집합된다.

경계면상에 분리된 질소는 실리콘의 자유접속(댕글링접속 ; dangling bonds)으로 결합되어 Si-N 결합층을 형성한다. 질소와 실리콘의 농도는 약 5×10¹⁷/㎝²이다. 이것은 원자가 텅스텐과 실리콘층 사이를 왕복하는 것을 방지하기 위한 것이다. 이 경우, 질소가 상대적으로 자유롭게 이동할 수 있음이 중요하다. 더욱이, 금속에 포함된 질소가 강하게 바운드된다면, 상기한 바와 같이 분리되어지는 경계면에 대해 확산될 수 없게 된다.

따라서, 상기 상태는 WSiN막이 상기한 바와 같이 질소의 재분포에 의한 것 대신에 퇴적방법에 의해 직접 형성됨을 알 수 있다. 그 이유는 WSiN막이 Si-N접속을 취하고, 텅스텐 질화막의 경우와 다르게 자유롭게 이동할 수 없기 때문에 텅스텐과 실리콘층간의 경계면상에 재분포를 방지할 수 있다.

퇴적에 의해 직접 형성된 WSiN막의 경우에 텅스텐과 실리콘층의 경계면상에 질소의 재분포는 예측될 수 없고, 한편 막에서 산소의 확산은 방지되어야만 한다. 따라서, 질소와 실리콘의 농도는 약 5×10¹⁷/㎝²이상이어야 한다.

W/Si경계면의 산화는 WSiN막이 산화제의 확산을 방지하는 작용을 하기 때문에 반응방지와 동시에 제어됨을 알 수 있다. 이것은 Si와 N간의 결합력이 Si와 O간의 결합력보다 저하되기 때문에 산소와 질소를 바꾸기 힘들다는 것을 알 수 있다.

W막(3)과 실리콘기판(1)간의 반응이 그 사이에 개재된 WSiN막을 갖는 구조를 채용함으로써 방지될 수 있을 뿐만 아니라 W막(3)과 실리콘기판(1)간의 경계면상의 실리콘기판(1)의 산화가 극복될 수 있음을 알 수 있다.

[실시예 2]

제3(a)도 내지 제3(e)도는 본 발명의 제2실시예에 따른 게이트전극(다금속게이트)을 형성하기 위한 방법의 순차적인 단계를 각각 나타낸 횡단면도이다.

우선, 제3(a)도에서 얇은 실리콘산화막(11; 막두께 5㎚)이 단결정 실리콘기판(10)상에 게이트산화막으로 형성되고, 다결정실리콘막(12)(막두께 100㎚)이 화학적 기상성장법에 의해 실리콘막상에 퇴적된다.

이때, 텅스텐 질화막(13; 막두께 5㎚)이 반응성 스퍼터링법에 의해 다결정실리콘막(12)상에 형성되고, 텅스텐막(14; 막두께 100㎚)이 스퍼터링법에 의해 텅스텐 질화막상에 형성된다.

다음에, 제3(b)도에 나타낸 바와 같이 약 800℃에서의 열처리가 텅스텐막(14)과 다결정실리콘막(12) 사이의 경계면상에 상당히 얇은 WSiN막(15)을 형성하기 위해 텅스텐 질화막(13)의 질소를 외부로 확산시킨다. 이때, 텅스텐 질화막(13)이 텅스텐막으로 변화되어, 텅스텐막(14)과 통합된다. 이때, 실리콘질화막(16; 막두께 200㎚)이 CVD법에 의해 텅스텐막(14)상에 퇴적된다. 상기 열처리는 또한 막 형성온도가 약 800℃로 설정된 실리콘질화막(16)에 대한 막 형성단계의 부분으로서 영향을 미칠 수 있다.

또한, 포토레지스트(막두께 1㎛)가 스핀코팅방법에 의해 실리콘질화막(16)상에 코팅되고, 포토레지스트는 포토마스크를 통해 노광되어, 예컨대 0.25㎛의 폭으로 포토레지스트패턴(17)을 형성하기 위해 현상된다.

다음에, 제3(c)도에 나타낸 바와 같이 실리콘질화막(16)이 드라이에칭장치를 사용함으로써 포토레지스트패턴(17)에 따라 에칭된 후, 나머지 포토레지스트패턴(17)가 O₂에칭에 의해 박리된다.

이때, 제3(d)도에 나타낸 바와 같이 실리콘질화막(16)을 에칭마스크로 이용하여 텅스텐막(14)과 WSiN막(15) 및 다결정실리콘막(12)을 에칭한다.

다음에, 제3(e)도에 나타낸 바와 같이 실리콘에 대한 선택적인 산화(후산화)가 다결정실리콘막(12)의 에칭시 부분적으로 박리됨과 더블어 다결정실리콘막(12)의 코너부분을 둥글게 하는 게이트산화막(11)을 복구하기 위해 N₂/H₂/H₂O분위기에서 수행된다.

산화조건은 예컨대 분압비 P(N₂)/P(H₂)/P(H₂O)가 0.9951/0.040/0.009[atm]이고, 산화온도가 800℃이며, 산화시간은 30분이다.

상기 선택적인 산화에 의해 게이트산화막(11)은 처음의 막두께로 복구되고, 다결정실리콘막(12)의 코너부(18)(게이트부)는 제4도의 확대도면에 나타낸 바와 같이 둥글게 된다. 결국, 게이트전극의 코너부(18)에서의 전계집중을 피할 수 있어서 게이트산화막(11)의 신뢰성을 향상시킬 수 있다.

이때, 제4도에 나타낸 바와 같이 산화제(20)가 화살표에 의해 나타낸 방향으로 기판 또는 다결정실리콘막(12)에 주입되지만, 텅스텐막(14)과 다결정실리콘막(12)의 사이에 놓여있는 WSiN막이 산화제(20)의 확산을 방지하기 때문에 산화제(20)는 텅스텐막(14)을 통해 실리콘막(12)의 상면으로부터 주입될 수 없다.

따라서, 다결정실리콘막(12)은 텅스텐막(14)과 다결정실리콘 사이의 경계면에서 다결정실리콘막(12)은 거의 산화되지 않기 때문에 접속저항이 증가하는 것을 방지할 수 있어, RC지연시간이 감소될 수 있다.

산화제(20)는 다결정실리콘막(12)의 측면으로부터 확산될 수 있고, 실리콘산화막(19)은 다결정실리콘막(12)의 측면상에 선택적으로 형성된다. 실리콘산화막(19)은 다결정실리콘막(12) 측면의 상부 및 하부에 있어서 중앙을 향하여 새부리형상으로 연장되어 형성된다. 실리콘산화막(19)은 RC지연같은 문제를 일으키지 않는다.

제5도는 WSiN막(15)이 형성되지 않는 기존의 게이트부의 횡단면도이다. 제5도로부터 알 수 있는 바와 같이, 산화제(20)는 텅스텐막(14)측으로부터 도입되기 때문에, 텅스텐막(14)과 다결정실리콘막(12) 사이의 경계면상의 다결정실리콘막(12)도 또한 산화된다. 결국, 실리콘산화막(19)이 다결정실리콘막(12)의 측면 뿐만아니라 상기 경계면상에 형성된다. 따라서, 텅스텐막(14)과 다결정실리콘막(12)간의 접속저항이 증가하여 RC지연도 증가하게 된다.

상기 실시예에 따르면 텅스텐막(14)과 다결정실리콘막(12)간의 산화방지층으로 WSiN막(15)을 개재함으로써 게이트산화막(12)이 선택적 산화(후산화)가 N₂/H₂O/H₂O분위기에서 수행되어도 텅스텐막(14)과 다결정실리콘막(12)간의 접속저항을 증가시키지 않고 실리콘의 선택적인 산화에 의해 복구될 수 있다. 또한, WSiN막(15)이 반응방지막으로 작용하기 때문에 텅스텐막(14)과 다결정실리콘막(12)간의 반응이 또한 방지될 수 있다.

따라서, 고융점금속인 텅스텐막(14)을 사용함으로써 제공되는 장점을 충분히 발휘할 수 있고, RC지연에 의해 동작속도가 제한되지 않는 고속 MOS트랜지스터는 게이트길이 0.25㎛의 세대와, 계속되는 세대에서 달성될 수 있다.

또한, 상기 실시예에서 텅스텐 질화막(13)이 반응성 스퍼터링법에 의해 형성된 후의 열처리가 WSiN막(15)을 형성하는 방법으로서 설명되었지만, 초기단계에서의 반응성 스퍼터링법에 의해 WSiN막을 형성할 수도 있다.

예컨대, WSiN막(15)은 WSix를 타켓으로 이용함과 더불어 Ar가스와 N₂가스를 스퍼터링가스로서 이용하는 반응성 스퍼터링법을 실시함으로써 형성될 수 있다.

또한, 막형성방법은 스퍼터링법에 제한되지 않고, 예컨대 WSiN막(15)은 CVD방법에 의해 형성될 수 있다. 예컨대, WSiN막(15)은 W소스가스인 WF₆, WCl₆, WCl₄및 W(CO)₆중 선택된 가스와 Si소스가스인 SiH₄, SiH₂Cl₂중 선택된 가스 및 N소스가스인 NH₃, N₂가스중 선택된 가스의 혼합가스를 이용하여 형성될 수 있다.

다음에, 티타늄질화막이 WSiN막 대신에 사용되는 경우에 관해 설명하기로 한다.

우선, 제33(a)도에 나타낸 바와 같이 얇은 실리콘산화막(901; 막두께 5㎚)이 열산화법에 의해 단결정실리콘기판(900)상에 퇴적되고, 다결정실리콘층(902; 막두께 100㎚)이 화학적 기상성장(CVD)법에 의해 형성된다.

다음에 , 티타늄질화층(903; 막두께 10㎚)이 타켓으로 Ti를 이용함과 더불어 스퍼터링가스로서 Ar과 N₂를 이용하는 반응성 스퍼터링법에 의해 퇴적하고 텅스텐층(904; 막두께 100㎚)이 스퍼터링법에 의해 퇴적되다.

그후, 실리콘질화층(905; 막두께 200㎚)이 CVD법에 의해 퇴적되고, 포토레지스트가 노광 및 현상되어지는 스핀코팅법에 의해 약 1㎛의 두께로 코팅됨으로써 레지스트패턴(906)이 0.15㎛의 폭으로 형성될 수 있다.

다음에 제33(b)도에 나타낸 바와 같이 레지스트패턴(906)을 에칭마스크로 사용함으로써 실리콘질화층(905)이 에칭된다. 레지스트패턴(906)이 실리콘질화막으로 이루어진 마스크패턴(905)을 형성하기 위해 산소플라즈마애싱(oxygen plasma ashing)에 의해 박리된다.

이후, 제33(c)도에 나타낸 바와 같이 실리콘질화막(905)을 에칭마스크로 이용하여 텅스텐층(904)과 티타늄질화층(903) 및 다결정실리콘층(902)에 대한 에칭이 수행된다.

이후, 제33(d)도에 나타낸 바와 같이 전극형성중 감소되는 게이트산화물 두께를 복구하고, 다결정실리콘층(902)의 코너(907)를 둥글게 하기위해 N₂/H₂/H₂O분위기에서 실리콘의 선택적인 산화를 수행한다. 상기 분위기에서 실리콘기판의 측벽과 다결정실리콘층은 텅스텐층을 산화시키지 않고 산화될 수 있다.

그러나, 티타늄이 산화될 때 발생하는 Gibbs 자유에너지의 저하량은 실리콘이 산화될 때 발생하는 양보다 작다. 따라서, 티타늄원자를 함유한 티타늄질화층의 산화없이 실리콘층을 선택적으로 산화하는 것은 열역학적으로 불가능하다.

제33(e)도에 나타낸 바와 같이 산화제는 또한 텅스텐층(904)으로 확산되고, 그 결과 티타늄질화층(903)이 박막구조에서 샌드위치되더라도 티타늄질화층(903)의 측벽뿐만 아니라 티타늄질화층(903)과 텅스텐층(904)간의 경계면이 산화된다.

따라서, 상기 산화공정에서 절연체인 티타늄산화층(908)은 고융점금속층과 다결정실리콘층 사이에 형성됨으로써 경계면의 접속저항을 상당히 증가시킬 수 있다. 최악의 경우에 티타늄산화층 형성에 의해 발생되는 부피확장은 고융점금속층을 분리시켜서 적층구조가 더 이상 전극으로 작용하지 않는다.

일반적으로 티타늄질화층은 금속과 실리콘간의 반응방지층, 즉 장벽층에 대해 사용된다. 그러나, 상기 산화공정을 필요로 하는 반도체장치에서는 사용될 수 없다. 따라서, 장벽금속에 사용되는 고융점금속은 고융점금속의 산화물이 형성될 때 발생하는 Gibbs 자유에너지의 저하량에서 실리콘산화물이 형성될 때 발생하는 Gibbs 자유에너지의 저하량을 감산함으로써 구한 값이 음일 수 있다.

[실시예 3]

본 발명은 다음과 같은 시료를 작성하고 그 평가를 행한다.

즉, 제6도에 나타낸 바와 같이 얇은 실리콘산화막(21; 막두께 10㎚)이 단결정실리콘기판(20a)상에 형성되고, 텅스텐질화막(22; 막두께 5㎚)이 반응성 스퍼터링법에 의해 구조상에 퇴적된다. 이때, 텅스텐막(23; 막두께 100㎚)은 스퍼터링법에 의해 퇴적된다.

다음에, 실리콘기판(20a)은 N₂/H₂/H₂O분위기, 800 내지 1000℃의 온도범위에서 30분동안 산화처리를 받는다. 산화분위기에서 분압비는 P(N₂)/P(H₂)/P(H₂O)=0.9951/0.040/0.009[atm]으로 설정된다.

결국, 텅스텐막(23)과 텅스텐질화막(22)은 황산과 과산화수소의 혼합용액을 사용하여 박리된다.

다양한 온도에서 텅스텐막(23)과 텅스텐질화막(22)의 박막(W막(23)/WNx막(22)) 바로 아래에 놓인 실리콘산화막의 막두께는 엘립소미트리법(ellipsometry method)에 의해 측정된다.

상기 측정결과(제7도에서 백색점)가 제7도에 표시되어 있다. 비교예로서 W막(22)과 실리콘산화막(21)간에 형성된 WNx막을 갖지 않는 실리콘기판(1)을 동일한 조건에서 산화함으로써 제공되는 W막 아래의 산화막(21)의 막두께의 측정결과(제7도에서 흑색점)도 또한 도시되어 있다.

W막(23) 또는 W막(23)/WNx막(22) 아래의 산화막(21)의 막두께는 산화온도의 상승에 따라 WNx막(22)의 유무와 관계없이 증가하고, 이러한 경향은 WNx막(22)의 유뮤와 관계없이 동등함을 제7도를 통해 알 수 있다.

산화 후, W막(23)/WNx막(22)/SiO₂막(21)의 경계면은 EDX법에 의한 원소분석을 실시한 결과 경계면의 질소농도가 낮고, WSiN막이 형성되지 않음을 알 수 있다.

상기 결과는 상술한 질소의 재분포를 기초로 설명될 수 있다.

즉, WSiN막이 SiO₂막(21)상에 형성되지 않고, 텅스텐질화물이 텅스텐으로부터 형성될 때 발생하는 Gibb′s 자유에너지의 저하량이 실리콘질화물이 실리콘으로부터 형성될 때 발생하는 Gibb′s 자유에너지의 저하량보다 작지만 실리콘질화물이 실리콘산화물로부터 형성될 때 발생하는 양보다 크기 때문에 산화제의 확산이 저지될 수 없음을 알 수 있다.

상기 사실을 기초로 제8도에 나타낸 시료가 작성된다. 즉, 다른 시료가 실리콘기판(30)상에 얇은 실리콘산화막(막두께 10㎚)을 형성하고, 반응성 스퍼터링법에 의해 실리콘산화막상에 WSiN막(32; 막두께 1㎚)을 형성한 후, 스퍼터링법에 의해 WSiN막상에 W막(33; 막두께 100㎚)을 형성함으로써 작성된다.

다음에, 시료는 N₂/H₂/H₂O 분위기, 800 내지 1000℃의 온도범위에서 30분동안 산화처리를 받는다. 분압비는 상술한 바와 같이 동일한 값으로 설정된다. 이때, 제6도의 시료의 경우와 같이 상기 시료의 산화온도에서 실리콘산화막(31)의 막두께가 검색된다.

상기 측정의 결과는 백색점을 사용하여 제9도에 나타낸다. 비교예로서, 그 표면상에 형성된 WSiN막(32)을 갖지 않는 실리콘기판(30)을 동일한 조건에서 산화함으로써 제공되는 W막(33) 아래의 산화막(31)의 막두께의 측정결과는 또한 흑색점을 사용해서 나타낸다.

여기서, 형성된 WSiN막(32)/W막(33)을 갖는 시료에서 실리콘산화막(31)의 막두께의 증가는 비교예에 비해서 현저하게 억제됨을 알 수 있다. 즉, 확산방지기능이 WSiN막(32)을 형성함으로써 제공될 수 있다.

상기 결과에 따라 WSiN막(32)은 산화방지막으로 상당히 효과적이며, 후산화로 인한 실리콘산화막(31)의 막두께의 증가는 W막(33)과 얇은 실리콘산화막(31)간에 개재된 WSiN막을 갖는 구조를 채용함으로써 효과적으로 방지될 수 있다.

[실시예 4]

제10(a)도 내지 제10(d)도는 본 발명의 제4실시예에 따른 게이트전극(금속게이트)을 형성하기 위한 방법의 순차적인 공정을 각각 나타낸 횡단면도이다.

우선, 제10(a)도에 나타낸 바와 같이 얇은 실리콘산화막(41; 막두께 4㎚)이 단결정실리콘기판(40)상에 게이트산화막으로 형성되고, WSiN막(42; 막두께 1㎚)이 반응성 스퍼터링법에 의해 실리콘산화막상에 퇴적된다.

이때, 텅스텐막(43; 막두께 100㎚)이 스퍼터링법에 의해 WSiN막(42)상에 퇴적되고, 실리콘질화막(44; 막두께 200㎚)이 CVD법에 의해 텅스텐막상에 퇴적된다.

또한, 포토레지스트(막두께 1㎛)가 스핀코트법에 의해 실리콘질화막(44)상에 코팅되고, 포토레지스트는 포토마스크를 통해 노출되어, 예컨대 0.15㎛의 폭으로 포토레지스트패턴(45)을 형성하기 위해 현상된다.

다음에 제10(b)도에 나타낸 바와 같이 실리콘질화막(44)이 드라이에칭장치의 사용을 통해 포토레지스트패턴(45)에 따라 에칭된 후 나머지 포토레지스트패턴(45)이 O₂애싱에 의해 박리된다.

이때, 제10(c)도에 나타낸 바와 같이 실리콘질화막(44)을 에칭마스크로 이용하여 텅스텐막(43) WSiN막(42)을 에칭한다.

다음에 제10(d)도에 나타낸 바와같이 텅스텐막(43)과 WSiN막(42)의 에칭시에 부분적으로 박리된 게이트부 이외의 얇은 실리콘산화막(41)을 복구하기 위해 N₂/H₂/H₂O 분위기에서 실리콘의 선택산화(후산화)를 행한다.

산화조건은 예컨대 분압비 P(N₂)/P(H₂)/P(H₂O)=0.9951/0.040/0.009[atm]이고, 산화온도는 800℃이며, 산화시간은 30분이다.

이때, 텅스텐막(43)과 얇은 실리콘산화막(41) 사이에 놓여있는 WSiN막(42)은산화제의 확산을 방지하기 때문에 산화제는 텅스텐막(43)측으로부터 진입할 수 없다. 따라서, 텅스텐막(43) 아래에 놓여있는 게이트산화막인 실리콘산화막부(41)는 거의 산화되지 않고, 막두께는 증가하지 않기 때문에 게이트 산화막의 막두께의 증가로 인한 구동능력의 저하는 일어나지 않는다.

또한, 제11도에 나타낸 바와 같이 산화제(40)는 텅스텐막(43) 아래에 놓여있는 실리콘산화막(41)의 측면을 통해 확산되기 때문에 실리콘산화막(41)은 실리콘산화막(41)의 게이트끝 아래에 놓여 있는 부분에 있어서 게이트부의 중앙을 향하여 새부리형상으로 연장되어 형성된다.

[실시예 5]

제12(a)도 내지 제12(d)도는 본 발명의 실시예 5에 따라 게이트전극(다금속게이트)을 형성하기 위한 방법의 순차적인 공정을 각각 나타낸 횡단면도이다.

실시예 1 내지 실시예 4와 상기 실시예와의 주요한 차이는 산화방지막의 하나의 재료인 질소 대신에 탄소가 사용되는데 있다. 즉, 상기 실시예에 따른 산화방지막은 탄소와 실리콘 고융점금속으로 형성된다.

우선, 제12(a)도에 나타낸 바와 같이 얇은 실리콘산화막(51; 막두께 5㎚)이 단결정실리콘기판(50)상에 게이트산화막으로 형성되고, 다결정실리콘막(52; 막두께 100㎚)이 CVD법에 의해 실리콘산화막상에 퇴적된다.

이후, WSiC막(53; 막두께 2㎚)이 스퍼터링 가스로서 Ar가스와 CH₄가스를 예컨대 타켓으로 WSix를 사용하는 반응성 스퍼터링법을 행함으로써 다결정실리콘막(52)상에 형성된 후, 텅스텐막(54; 막두께 100㎚)이 스퍼터링법에 의해 WSiC막상에 퇴적되고, 실리콘질화막(55; 막두께 200㎚)이 CVD법에 의해 텅스텐막상에 퇴적된다.

또한, 포토레지스트(막두께 1㎛)가 스핀코팅법에 의해 실리콘질화막(55)상에 코팅되고, 포토레지스트는 포토마스크를 통해 노광되어, 예컨대 0.25㎛의 폭으로 포토레지스트패턴을 형성하기 위해 현상된다.

다음에, 제12(b)도에 나타낸 바와 같이 실리콘질화막(55)이 드라이에칭장치의 사용을 통해 포토레지스트패턴(56)을 따라 에칭된 후 나머지 포토레지스트패턴(56)이 O₂애싱에 의해 박리된다.

이때, 제12(c)도에 나타낸 바와 같이 실리콘질화막(55)을 에칭마스크로 사용하여 텅스텐막(54)과 WSiC막(53) 및 다결정실리콘막(52)을 에칭한다.

다음에, 제12(d)도에 나타낸 바와 같이 다결정실리콘막(52)의 에칭시 부분적으로 박리된 게이트산화막(51)을 복구하고, 다결정실리콘막(52)의 코너부를 산화하기 위해 N₂/H₂/H₂O분위기에서 실리콘의 선택산화(후산화)를 행한다.

산화조건은 예컨대 분압비 P(N₂)/P(H₂)/P(H₂O)=0.9951/0.040/0.009[atm]이고, 산화온도가 800℃이며, 산화시간은 30분이다.

상기 선택산화에 의해 게이트산화막(51)은 최초의 막두께로 복구되고, 다결정실리콘막의 코너부는 산화막(57)에 의해 둥글게 된다. 결국, 게이트전극의 코너부에서의 전계집중을 피할 수 있어서 게이트산화막(51)의 신뢰성을 향상시킬 수 있다.

이때, 실시예 1의 경우와 같이 텅스텐막(54)과 다결정실리콘막(52) 사이에 있는 WSiC막(53)은 산화제의 확산을 방지하여 산화제는 텅스텐막(54)측으로 진입할 수 없다.

따라서, 텅스텐막(54)과 다결정실리콘막(52) 사이의 경계면에서 다결정실리콘막(52)은 거의 산화되지 않기 때문에 접속저항이 증가하는 것을 방지할 수 있고, RC지연시간이 감소될 수 있다. 또한, 실시예 1과 동일한 효과가 달성될 수 있다.

산화제는 다결정실리콘막(52)의 측벽을 통해 확산될 수 있기 때문에 실리콘산화막(57)은 다결정실리콘막(52)의 측면상에 선택적으로 형성된다. 실리콘산화막(57)은 다결정실리콘막(52) 측면의 상부 및 하부에 있어서 중앙을 향하여 새부리형상으로 연장되어 형성된다.

상기 실시예에서 WSiC층을 형성하기 위한 방법으로 타켓으로 WSix를 이용한 반응성 스퍼터링법이 선택되나, 스퍼터링 가스로서 Ar가스와 CH₄가스를 이용하는 스퍼터링법에 의해 텅스텐탄화물(WC)을 형성한 후, 열처리를 행함으로써 WSiC막(53)을 형성할 수 있다.

또한, 막형성방법은 스퍼터링법에 한정되지 않고, WSiC층(53)은 CVD법에 의해 형성될 수도 있다. 예컨대, WF₆와 SiH₄및 CH₄가스를 사용하여 WSiC막(53)을 형성할 수 있다.

또한, 방응성 스퍼터링법과 CVD법에 있어서, CH₄가스가 탄소계 가스로서 선택되나, C₂H₆와 C₃H₈및 C₂H₂등이 사용될 수도 있다.

[실시예 6]

제13(a)도 내지 제13(i)도는 본 발명의 실시예 6에 따른 전계효과트랜지스터(MOSFET)를 형성하기 위한 방법의 순차적인 공정을 각각 나타낸 횡단면도이다.

우선, 제13(a)도에 나타낸 바와 같이 소자분리절연막(61)이 단결정실리콘기판(60)의 표면상에 소자분리를 위해 형성된다. 이때, 게이트산화막(62; 막두께 5㎚)이 소자분리절연막(61)에 의해 둘러싸인 실리콘기판(60)부의 표면상에 형성된 후, 다결정실리콘막(63; 막두께 100㎚)이 CVD법에 의한 구조상에 형성된다.

이후, 텅스텐질화막(64; 막두께 5㎚)이 반응성 스퍼터링법을 행함으로써 다결정실리콘막(63)상에 형성되고, 이어서 텅스텐막(65; 막두께 100㎚)이 반응성 스퍼터링법에 의해 텅스텐질화막(64)상에 형성된다.

다음에, 제13(b)도에 나타낸 바와 같이 상당히 얇은 WSiN층(66)이 약 800℃로 열처리를 행함으로써 텅스텐막(65)과 다결정실리콘막(63) 사이의 경계면상에 형성된다. 이때, 실리콘질화막(67; 막두께 200㎚)이 CVD법에 의해 텅스텐막상에 형성된다. 이 경우, 실리콘질화막(67)의 막형성을 위한 온도는 약 800℃이고, 상기 열처리는 미리 상기 열처리를 행하지 않고 막형성공정중 행할 수 있다.

또한, 포토레지스트(막두께 1㎛)는 스핀코팅법에 의해 실리콘질화막(67)상에 코팅되고, 포토레지스트는 포토마스크를 통해 노광되어, 예컨대 0.25㎛의 폭으로 레지스트패턴(68)을 형성하기 위해 현상된다.

다음에, 제13(c)도에 나타낸 바와 같이 실리콘질화막(67)이 드라이 에칭장치의 사용을 통해 레지스트패턴(68)을 따라 에칭된다. 이후, 나머지 레지스트패턴(68)이 O₂애싱에 의해 박리된다.

이때, 제13(c)도에 나타낸 바와 같이 실리콘질화막(67)을 에칭마스크로 사용함으로써 텅스텐막(65)과 WSiN층(66) 및 다결정실리콘막(63)을 차례로 에칭한다.

다음에, 제13(d)도에 나타낸 바와 같이 다결정실리콘막의 에칭시에 부분적으로 박리된 얇은 게이트산화막(62)의 막두께를 복구하고, 다결정실리콘막(63)의 저부의 코너부를 둥글게 하기 위해 가스의 분압을 제어하면서 700℃ 내지 900℃의 온도범위와 N₂/H₂/H₂O분위기에서 실리콘의 선택산화를 행한다. 상기 선택산화에 의해 실리콘만이 산화되고, 코너부(69)가 둥글게 되기 때문에 코너부에서의 전계집중으로 인한 MOSFET의 신뢰성의 저하를 방지할 수 있다.

상기 산화 후에 다결정실리콘막(63)과 텅스텐막(65) 사이의 경계면 근방에 형성 또는 성장된 산화막이 보이지는 않으나, WSiN층(66)이 외부 분위기로부터의 산화제의 내부 확산을 방지할 수 있음을 확인할 수 있다.

동일한 효과가 N₂/H₂/H₂O분위기에서 뿐만아니라 미량의 산소분위기, O₂와 H₂의 혼합 가스분위기 미량의 수증기 또는 CO와 CO₂의 혼합 가스분위기에서도 확인된다.

다음에, 제13(e)도에 나타낸 바와 같이 얇은 불순물확산층(소오스/드레인확산층)(70)이 이온주입 등에 의해 형성된 후, 실리콘질화막(71)이 측벽절연막으로 형성된다. 그 결과 텅스텐막(65)은 실리콘질화막(67)에 의해 둘러싸이기 때문에, 예컨대 그 구조가 산화분위기에 위치하더라도 텅스텐막(65)은 산화되지 않는다. 또한, 텅스텐막(65)은 과산화수소 등의 용액에 가용할 수 있는 물질이지만, 상기 구조를 채용함으로써 용액의 침입을 방지할 수 있다.

이후, 제13(f)도에 나타낸 바와 같이 깊은 불순물확산층(소오스/드레인 확산층)(72)이 이온주입 등에 의해 형성된 후, 금속실리사이드층(73)이 불순물확산층(72)상에 형성된다.

다음에, 제13(g)도에 나타낸 바와 같이 절연막(74)이 전면에 형성된 후, 층간절연막(74)의 표면이 화학적 기계적 연바(CMP)법 등에 의해 평탄화된다. 이후, 포토레지스트(막두께 1㎛)가 스핀코팅법에 의해 층간절연막(74)상에 코팅되고, 상기 포토레지스트는 포토마스크를 통해 노광되어, 예컨대 0.3㎛의 홀직경으로 레지스트패턴(75)을 형성하기 위해 현상된다.

다음에, 제13(h)에 나타낸 바와 같이 레지스트패턴(75)을 에칭마스크로 사용하여 드라이 에칭장치를 통해 층간절연막(74)을 에칭하여 접속홀을 형성한 후 레지스트패턴을 박리한다. 이때, 에칭조건은 전력밀도가 2.0W/㎠이고, 압력은 40mTorr이며, 유량 C₄F₈/CO/Ar=10/100/200 SCCM이다.

이 경우, 층간절연층은 약 400nm/min의 비율로 에칭되고, 실리콘질화막(67, 71)은 약 10nm/min의 비율로 에칭되며, 층간절연막층(74)의 실리콘질화막(67, 71)에 대한 선택비는 약 40이다.

따라서, 레지스트패턴(75)의 형성공정에 있어서 홀의 일부가 텅스텐막(65)과 WSiN막(66) 및 다결정실리콘막(63)으로 이루어진 적층구조의 게이트전극에 연장되어 형성되더라도, 실리콘질화막(67, 71)은 에칭되지 않기 때문에 불순물확산층(72)에 대한 접속홀은 게이트전극의 노광없이 형성될 수 있다. 따라서, 레지스트패턴(75)의 위치정밀도의 마진이 확대될 수 있다.

다음에, 제13(i)도에 나타낸 바와 같이 선택적 CVD법 등의 막형성방법을 이용해 접속홀내에 텅스텐막(77)을 선택적으로 형성한다. 이때, 실리콘질화막(67, 71)이 게이트전극을 덮기 때문에 불순물확산층(72)은 게이트전극과의 전기접속을 통해 누설전류의 발생을 방지할 수 있다.

상술한 바와 같이, 상기 실시예에 따르면 실리콘질화막(67, 71)에 의해 둘러싸인 게이트전극(76)을 갖는 구조를 채용하기 때문에 레지스트패턴(75)의 위치가 게이트전극(76)측에서 멀어지더라도 불순물확산층(72)과 게이트전극(76) 사이에 어떠한 누설전류도 흐르지 않고, 레지스트패턴(75)의 정합마진이 확대될 수 있다.

한편, 종래의 MOSFET에 있어서, 레지스트패턴(75)의 위치차에 의해 나타나는 트랜지스터특성의 열화가 불순물확산층(72)의 폭을 확대함과 더불어 레지스트패턴의 위치를 게이트전극으로부터 가능한한 멀리 설정함으로써 방지될 수 있다. 즉, 상기 실시예에 따라 실리콘질화막(67, 71)에 의해 둘러싸인 게이트전극(76)을 갖는 구조를 채용하면, 소자크기가 종래의 경우에 비해서 축소될 수 있다.

[실시예 7]

제14(a)도 내지 제14(d)도는 본 발명의 실시예 7에 따른 EEPROM용 전계효과 트랜지스터(MOSFET)를 형성하기 위한 방법의 순차적인 공정을 각각 나타낸 횡단면도이다.

우선, 제14(a)도에 나타낸 바와 같이 단결정실리콘의 기판(80)상에 터널산화막(81; 막두께 5㎚)이 형성되고, 다결정실리콘막(82; 막두께 300㎚)이 CVD(화학적 기상성장)법에 의해 터널산화막상에 형성된다.

다음에, ONO(산화질소산화물)막(83; 막두께 16㎚)이 CVD법에 의해 다결정실리콘막(82)상에 형성되고, WSiN막(84; 막두께 2㎚)이 반응성 스퍼터링법에 의해 ONO막상에 형성된 후, 텅스텐막(85; 막두께 100㎚)이 스퍼터링법에 의해 WSiN막상에 형성된다.

다음에, 제14(b)도에 나타낸 바와 같이 실리콘질화막(86; 막두께 200㎚)이 CVD법에 의해 텅스텐막(85)상에 형성된 후, 포토레지스트(막두께 1㎛)가 스핀코팅법에 의해 실리콘질화막(86)상에 코팅되고, 포토레지스트가 포토마스크를 통해 노광되어, 예컨대 0.25㎛의 폭으로 레지스트패턴(87)을 형성하기 위해 현상된다.

이후, 제14(c)도에 나타낸 바와 같이 실리콘질화막(86)이 드라이 에칭장치의 사용을 통해 레지스트패턴(87)을 따라 에칭된 후, 나머지 레지스트패턴(87)이 O₂애싱에 의해 제거된다.

이때, 실리콘질화막(86)을 에칭마스크로 사용하여 텅스텐막(W; 85), WSiN층(84), ONO층(83) 및 다결정실리콘막(82)을 에칭한다.

다음에, 제14(d)도에 나타낸 바와 같이 가스의 분압을 제어하면서 700 내지 900℃의 온도범위, N₂/H₂/H₂O분위기에서 실리콘의 선택산화를 행한다. 다결정실리콘막(82)의 에칭시 부분적으로 절단된 터널실리콘산화막(81)의 막두께를 복구하고, 다결정실리콘막의 저부의 코너부(88)을 둥글게 하기 위해 상기 선택산화를 행한다. 선택산화에 의해 실리콘막이 산화되어 코너부에서의 전계집중으로 인한 신뢰성의 저하를 방지할 수 있다.

상기 선택산화 후에 다결정실리콘막(82)의 상부의 산화 및 ONO막(83)의 막두께의 증가가 나타나지 않고, WSiN층(84)이 외부 분위기로부터의 산화제의 내부 확산을 방지하고 있는 것이 확인된다.

EEPROM용 트랜지스터에서는 제어게이트전극(텅스텐막(85))과 플로팅게이트전극(다결정실리콘막(82)) 사이에 형성된 ONO막이 전하축적용의 절연막으로 사용된다. 따라서, ONO막의 막두께는 축적용량을 규정하고, 이 막두께가 증가하면 축적용량이 저하된다.

상기 실시예에 따르면 ONO막상에 산화방지막을 퇴적함으로써 ONO막의 막두께의 증가를 방지할 수 있다. 따라서, 트랜지스터의 성능이 저하되지 않고, 터널산화막의 신뢰성이 향상될 수 있다.

또한, 본 실시예에서는 CVD법에 의해 형성된 ONO막은 축적용량 절연막으로 사용되나, 상기 막은 산소와 질소원자를 함유한 분위기에서 열처리에 의해 형성될 수 있다. 또한, 상기 막은 CVD법과 열처리의 조합을 통해 형성될 수도 있다.

본 발명은 상기 실시예에 한정되지 않는다. 예컨대, 상기 실시예에서는 산화방지막에 함유된 고융점금속으로 텅스텐이 사용되는 경우에 대해서 설명하지만, 고융점금속의 질화막을 형성할 때 생기는 Gibb′s 자유에너지의 저하량에서 실리콘질화막을 형성할 때 생기는 Gibb′s 자유에너지의 저하량을 감산한 값이 음으로 된 고융점금속이 있다면 동일한 효과가 얻어진다.

또한, 산화방지막은 질소와 탄소를 모두 함유할 수 있다.

상기 실시예에서는 게이트전극의 경우가 설명되지만, 본 발명은 다른 형태의 전극과 배선에도 적용할 수 있다. 특히, 본 발명은 워드배선등의 RC지연이 현저히 큰 배선에 적용하는 것이 바람직하다. 또한, 본 발명은 MOS트랜지스터 이외의 소자 이외에도 적용될 수 있다.

상기 실시예에서는 가스의 분압을 제어하면서 N₂/H₂/H₂O분위기에서 실리콘의 선택산화를 행한다. 다음에 가스분압의 제어에 적합한 반도체제조장치 및 이것을 이용한 제조방법이 설명된다.

[실시예 8]

제15도는 본 발명의 실시예 8에 따른 반도체제조장치의 개략적인 구조를 나타낸 도면이다. 제15도에서 참조부호 115는 Si웨이퍼 등의 피처리기판을 수용하여 산화처리를 행하기 위해 사용되는 처리용기(산화용기)를 나타내고, 이 처리용기(115) 내에는 H₂가스와 H₂O가스가 N₂가스와 함께 도입되도록 되어있다.

H₂가스는 밸브(102), 유량제어기(105), 밸브(108), 도입관(111), 수분계(113) 및 밸브(114)를 매개로 처리용기내에 도입된다. 이때, 제1 N₂가스는 밸브(101), 유량제어기(104), 밸브(107), 도입관(111), 수분계(113) 및 밸브(114)를 매개로 처리용기(115)내에 도입된다. 즉, H₂가스는 제1 N₂가스를 캐리어가스로 하여 처리용기(115)내에 도입된다.

한편, H₂O가스는 제2 N₂가스를 캐리어가스로 하여 버블러(123; bubbler)내에 밀봉된 순수(純水)의 증기를 밸브(110) 및 도입관(112)을 매개로 처리용기(115)내에 도입함으로써 공급된다. 상기 N₂가스는 밸브(103), 유량제어기(106), 밸브(109) 및 밸브(124)를 매개로 버블러(123)내에 도입된다.

처리용기(115)내의 H₂가스 농도(H₂가스 분압)는 유량제어기(104, 105, 106)에 의해 제어된다. 즉, H₂가스 농도가 소정치로 설정될 수 있도록 유량제어기(104, 105, 106)에 의해 H₂가스와 N₂가스의 유량이 제어된다. 또한, 처리용기내의 전체 분위기중의 H₂O가스 농도가 수분계(113)의 사용을 통해 모니터된다.

처리용기에는 히터가 설치되어 있다. 이 히터(116)에 의해 피처리기판이 소정온도로 설정된다. 처리용기(115)는 밸브(120)를 매개로 진공펌프(122)에 결합된다. 상기 진공펌프(122)에 의해 처리용기(115)는 배기된다. 처리용기(115)의 압력은 압력계의 사용을 통해 모니터될 수 있다.

제15도에서 참조부호 118은 밸브, 119는 희석가스 도입관, 121은 배출라인, 125는 배기라인을 나타낸다.

본 발명자는 이와 같이 구성된 반도체제조장치를 사용하여 Si와 W의 산화를 조정한다.

우선, H₂가스 농도를 4%미만(연소한계 미만)으로 고정한 상태에서 H₂가스와 H₂O가스의 분압비(P(H₂O)/P(H₂))를 변화시켜서 Si와 W의 산화를 조정하여 실험을 행한다.

상기 실시예에서 기판온도는 800℃로 설정하고, 산화시간은 30분으로 설정하며, 전체 압력은 약 1×10⁵Pa(latm)으로 고정한다.

W표면의 산화는 XPS(X선 광전자분광법)의 W피크의 시프트와 SEM(Scanning Electron Microscope)에 의해 검색된 W표면의 상태를 기초로 판정된다. 실리콘의 산화량은 엘립소미터에 의해 측정된다.

제16도는 그 결과로 얻어진 분압비 P(H₂O)/P(H₂)와 Si상에 형성된 실리콘산화막의 막두께(산화막두께)간의 관계를 나타낸 특성도이다.

분압비 P(H₂O)/P(H₂)가 0.3이하에서는 W표면은 산화되지 않고 평활하게 유지되고, 분압비 P(H₂O)/P(H₂)가 0.22일때는 Si상에 막두께 약 3㎚의 실리콘막을 형성할 수 있음을 알 수 있다.

한편, 분압비 P(H₂O)/P(H₂)가 0.3을 넘으면 W표면이 거칠어짐을 알 수 있다. 또한, 피처리기판의 온도(기본온도)가 높을수록 W표면이 거칠어지기 시작해서 분압비 P(H₂O)/P(H₂)가 높아지는 것을 확인할 수 있다. 분압비 P(H₂O)/P(H₂)가 0.2∼0.4이하로 되도록 온도에 따라 적절히 설정하는 것이 바람직하다.

제17도는 P(H₂)=4000Pa(0.04atm), P(H₂O)/P(H₂)=0.2, 기판온도 800℃인 경우에 산화막 두께의 시간 의존성을 나타낸 것이다. 또한, 수소농도는 연소한계이하(4% 이하)로 설정된다.

제17도로부터 기판온도 800℃, 산화시간 120min의 산화로 약 4∼5㎚정도의 산화막을 형성할 수 있음을 알 수 있다. 이때, W는 산화되지 않고, W표면이 평활하게 유지되는 것이 XPS 및 SEM관찰에 의해 확인된다.

제18도는 제17도의 경우와 같이 동일한 가스조건에서 800 내지 950℃의 기판온도와 30min의 산화시간으로 산화를 행하는 경우에 산화온도와 산화막의 막두께간의 관계를 나타낸 특성도이다. 제18도에서 기판온도 900℃, 산화시간 30min의 산화로 W를 산화하지 않고, 막두께 12㎚정도의 실리콘산화막을 형성할 수 있음을 알 수 있다.

이상의 결과로부터 수소농도가 연소한계 이하에서도 W표면을 평탄하게 유지하면서 Si를 선택적으로 산화할 수 있음을 알 수 있다. 따라서, 본 실시형태에 의하면 수소가스를 통상의 불연성가스와 동일한 방법으로 다룰 수 있기 때문에 안전하게 실리콘의 선택산화를 행할 수 있다.

상기 실험에 있어서, 기판온도는 800℃이상으로 설정된 경우지만, 기판온도가 600℃이상 즉, 실리콘의 산화가 일어나는 온도 이상(산화한계 이상)이면 동일한 결과가 얻어짐을 확인할 수 있다.

또한, 이와 같은 선택산화는 제15도에 나타낸 바와 같은 간단한 구성의 반도체제조장치 즉, 종래의 반도체제조장치의 구성에 가한 캐리어가스인 N₂가스(비산화성 가스)의 공급을 부가한 구성의 반도체제조장치에 의해 행하기 때문에 장치가격이 상승하지 않는다.

제19(a)도 내지 제19(c)도는 본 실시예의 선택산화를 행하기 전후의 다금속게이트를 나타낸 현미경사진을 나타낸다.

제19(a)도는 Si기판상에 다결정실리콘막, WSiN막, W막을 순차형성한 후, 이 적층막을 RIE를 이용해서 패터닝하여 다금속게이트를 형성한 상태를 나타내고 있다.

제19(b)도는 본 실시예의 선택산화법에 의해 두께 4㎚의 실리콘산화막을 형성한 상태를 나타내고, 제19(c)도는 본 실시예의 선택산화법에 의해 두께 12㎚의 실리콘산화막을 형성한 상태를 나타내고 있다.

제19(b)도 및 제19(c)도로부터 W막의 형상을 손상시키지 않고 Si표면상에 SiO₂막을 선택적으로 형성할 수 있음이 확인된다.

[실시예 9]

제20도는 본 발명의 실시예 9에 따른 반도체제조장치의 개략적인 구성을 나타낸 모식도이다. 이것은 제15도의 반도체제조장치를 개량한 시스템이다.

제20도에서 206은 Si웨이퍼 등의 피처리기판(208)을 수용하여 산화처리하기 위해 사용되는 처리용기를 나타내고, 이 처리용기(206) 내에는 복수의 피처리기판(208)을 동시에 지지할 수 있는 지지부(207)가 설치되어 있다. 상기 지지부(207)는 석영이나 SiC등의 절연성 재료에 의해 형성되어 있다.

처리용기(206)의 우측과 좌측의 장치는 각각 제15도의 반도체제조장치의 가스도입장치와 가스배기장치에 상당한다. 가스도입장치는 버블러(123; 제1도)를 이용하지 않고 H₂O가스를 공급하는 점을 제외하면 거의 동일한 구조로 구성되어 있다. 예컨대, H₂O가스는 가열을 통해 제공될 수 있다.

즉, 밸브(210, 212 내지 214, 218 내지 220), 유량제어기(MFC; 215 내지 217), 수소공급라인(225)은 각각 제15도의 밸브(114, 107 내지 109, 101 내지 103), 유량제어기(104 내지 106), 수소공급라인(111)에 상당한다. 이 도면에 나타낸 바와 같이 N₂가스는 H₂가스를 희석하기 위해 도입된다. H₂O가스도 N₂가스에 의해 희석될 수 있다.

가스배기계는 개량되고, 통상의 감압 CVD장치와 마찬가지로 드라이펌프 등의 진공펌프(201) 및 압력제어장치(204)를 구비하여 반응용기(206)내를 1Pa정도까지 감압할 수 있도록 되어있다. 또한, 반도체밸브(205)가 설치되고, 0.8기압 정도로 압력제어할 수 있도록 되어있다. 참조부호 224는 압력게이지를 나타내고, 202는 배기라인을 나타내고, 203은 비활성 가스에 의한 희석라인을 나타낸다.

본 실시예에서도 앞선 실시예와 동일한 효과를 얻을 수 있고, 또한 상기 개량에 의해 이하에 설명되는 다른 2개의 효과를 얻을 수 있다.

첫째는 감압 CVD장치에서 행하는 바와 같이 감압에서의 밀폐성의 확인이 가능하게 되고, 이로 인해 산화공정의 개시시에 장치의 밀폐성을 확인할 수 있도록 된다.

따라서, 고밀폐성 상태에서 산화를 행할 수 있게 된다. 산소의 혼입가능성은 상당히 낮아지고, 수소농도가 상승하더라도 안전하게 산화를 행할 수 있게 된다.

또한, 대기해방시에 장치내에 혼입된 산소나 물등의 산화제 또는 장치에 흡착한 산소나 물등의 산화제도 순간적으로 약 1Pa정도로 감압함으로써 거의 대부분을 배출할 수가 있다. 따라서, 더욱 제어된 조건하에서 산화공정을 개시할 수 있다.

두번째 효과는 대기압보다 약간 낮은 압력으로 산화를 행하는 것이 가능하고, 수소농도가 연소하한을 약간 넘어 연소한 경우에도 압력상승에 의한 주위의 손상을 회피할 수 있다.

이하에 그 시험계산의 일례를 나타낸다.

수소는 이하의 반응식에 따라 연소하지만, 800℃기압에서는 1mol당 약 249kJ의 열을 방출한다

2H₂+O₂→2H₂O+249×2kJ

처리용기(206)의 용적을 501로 하면, 4%H₂의 체적은 21로 된다. 전체압력을 8×10⁴Pa(0.8atm)로 하고, 이것을 몰수에 대하여 나타내면 약 0.07mol이 된다. 이때에 발생하는 에너지량은 17.4kJ이다.

처리용기(206)의 내부를 채운 가스의 비열을 N₂의 등적비열 정도로 하면, V_V,N2=0.74J/kㆍg이기 때문에 온도상승은 약 470℃로 된다.

그때의 압력상승은 약 1.4배이고, 개시시의 압력이 8×10⁴Pa이기 때문에 압력은 약 1.14×10⁵Pa(1.14atm)으로 된다.

따라서, 압력상승이 대기압에 대하여 0.14기압 정도의 양의 압력이라면 통상의 강도의 진공계라도 파손되지 않는다.

[실시예 10]

제21도는 본 발명의 실시예 10에 따른 반도체제조장치(콜드벽형(cold wall)형 가열장치)의 개략적인 구조를 나타낸 모식도이다.

이 콜드벽형 가열장치는 피처리기판(322)을 수용하여 산화처리하기 위해 사용되어 배출될 수 있는 처리용기(311)와 유량이 정확히 제어된 N₂가스에 의해 희석된 H₂O가스를 도입하기 위한 가스도입계(312), 유량이 정확이 제어된 N₂가스에 의해 희석된 H₂가스를 도입하기 위한 가스도입계(313), 및 가열원으로도 사용되는 기판지지대(314)로 구성되어 있다. 가열원은 예컨대 저항히터에 의해 구성된다.

콜드벽형 가열장치를 이용한 경우, 처리용기(311)의 내벽의 온도는 대략 실내온도 정도로 되기때문에 앞선 실시예에서 이용한 분위기에서 선택산화를 행하면, 수증기가 처리용기(311)의 내벽에 응축되기 용이하여 가스의 도입경로에 따라서는 수증기분압을 제어하기가 곤란하다.

다음에 이 콜드벽형 가열장치를 이용한 Si의 선택산화, 구체적으로는 W/WSiN/Si의 적층막(다금속게이트)에서 Si의 선택산화에 대해 설명한다.

우선, W/WSiN/Si의 적층막이 형성된 피처리기판(322)을 처리용기(311)에 도입한다. 다음에, 밸브(319)를 열어서 드라이펌프(320)에 의해 처리용기(311)내를 배기한 후, 밸브(319)를 닫고, 밸브(316) 및 밸브(318)를 열어서 터보분자펌르(317)에 의해 처리용기(311)내를 10Pa 정도의 진공도로 한다.

다음에 N₂가스에 의해 4%이하로 희석한 H₂가스를 가스도입계(313)로부터 처리용기(311)내에 도입하고, 이어서 N₂가스에 의해 희석한 H₂O가스를 가스도입계(312)로부터 피처리기판(322)의 위에서 흐르도록 함으로써 Si의 선택산화를 행한다. 이때, 피처리기판(322)은 600℃이상의 온도로 설정된다.

상기 가스도입의 순서는 H₂가스 농도가 선택산화가 일어나는 원하는 설정치보다 크게 되는 것을 방지한다. 따라서, 가스도입의 순서가 반대로 되면, 가스도입공정의 초기단계에서 W나 WSiN의 산화물과의 평형수증기분압을 상회하기 때문에 W의 산화가 일어나게 된다.

전제 가스분압은 0.1∼0.9기압 정도로 설정하고, 처리용기(311)의 내부에서 H₂가스의 연소반응이 일어난 경우에 있어서도 처리용기(311)가 파괴되지 않는다.

배기가스는 드라이펌프(320)의 배기구로부터 배관(321)을 통하여 배기하고, 이때 H₂가스 농도를 더 낮추기 위해 배관(323)으로부터 N₂가스를 도입할 수 있다.

선택산화가 종료된 경우 가스도입계(312)로부터의 H₂O가스의 도입을 정지하고, 이어서 가스도입계(313)로부터의 N₂가스에 의해 희석된 H₂가스의 도입을 정지하며, 피처리기판(322)을 처리용기(311)로부터 반출한다.

이 가스도입정지의 순서는 H₂가스 농도가 선택산화가 일어날 수 있는 원하는 설정치보다 크게되는 것을 방지한다. 따라서, 가스도입정지가 반대의 순서로 되면, 가스도입공정 종료의 단계에서 W나 WSiN의 산화물과의 평형수증기 분압을 상회하기 때문에 W의 산화가 일어나지 않는다.

상기 실시예에서 기판지지대(314)가 피처리기판(322)의 가열원을 겸하지만, 이 경우에는 가열원의 히터는 항상 온상태로 설정될 필요가 있고, 따라서 W나 WSiN의 산화를 방지하기 위하여 피처리기판(322)의 반출전 및 반출후의 처리용기(311)는 진공탱크이어야 한다.

[실시예 11]

제22도는 본 발명의 실시예 11에 따른 반도체제조장치(콜드벽형 가열장치)의 개략적인 구조를 나타낸 모식도이다.

본 실시예의 콜드벽형 가열장치가 실시예 10의 것과 다른 점은 가열원으로서 온도의 고속승강이 가능한 램프(423)를 이용하고 있는 것과, 피처리기판(422)의 외주에 설치한 샤워헤드(425)로부터 피처리기판(422)의 표면에 가스를 공급하고, 기판지지대(414)가 회전가능하게 장착되는 것이다.

램프(423)와 샤워헤드(425)는 가스도입부(424)의 일부를 구성하고 있다. 즉, 가스도입부(424)는 유량이 정확히 제어된 N₂가스에 의해 희석된 H₂O가스를 도입하기 위한 가스도입계(412)와 유량이 정확히 제어된 N₂가스에 의해 희석된 H₂가스를 도입하기 위한 가스도입계(413), 램프(423) 및 샤워헤드에 의해 구성되어 있다.

이외의 다른 구성은 실시예 3의 것과 기본적으로 동일하다. 즉, 밸브(416, 418, 419), 터보분자펌프(417), 드라이펌프(420), 배관(421, 426)은 각각 제21도의 밸브(316, 318, 319), 터보분자펌프(317), 드라이펌프(320), 배관(321, 323)에 상당한다.

본 실시예에서도 실시예 10과 동일한 효과를 얻을 수 있다. 또한, 본 실시예에서는 반도체기판(422)을 지지하는 지지대(414)가 회전가능하게 장착되기 때문에 가스흐름의 균일성이나 램프(423)에 의한 가열의 균일성을 개선할 수 있는 효과를 얻을 수 있다.

구체적으로는 피처리기판(422)의 표면의 온도분포는 800℃±2℃이내(6σ이내)의 범위로 설정되어 높은 균일성을 갖고, Si표면의 산화막두께의 분포에 대해서도 7㎚±0.1㎚(6σ이내)의 범위로 설정되어 높은 균일성을 갖는다.

[실시예 12]

상술한 콜드벽형의 가열장치를 다른 처리장치와 멀티챔버화하면, 제조효율의 향상이나 진공연속처리에 의한 신뢰성 향상이 가능하게 된다.

특히, 다른 처리장치는 다금속구조의 게이트전극 또는 게이트배선으로 이용되는 적층막을 에칭하기 위한 반응성 이온에칭장치와 그 에칭시에 이용한 레지스트를 박리하기 위한 산소플라즈마 애싱장치 등의 레지스트박리장치 및 알카리계의 에칭 또는 HF증기를 이용해서 처리하여 물세정 및 건조하는 장치이다.

상기 처리장치와 상기 콜드벽형 가열장치는 연속적으로 에칭처리할 수 있도록 배열시켜 멀티챔버형 장치를 구성한다.

이와 같은 멀티챔버형 장치를 사용함으로써 작업시간이 적어도 30%이상 단축되고, LSI제조효율이 향상되며, 클린룸의 점유공간이 반정도로 축소되고, COO(cost of ownership)를 감소할 수 있다.

본 발명의 제조장치는 상기 실시예에 한정되지 않는다. 예컨대, 상기 실시예에서 캐리어가스와 희석용 가스로 N20을 사용하나, Ar가스 등의 다른 불화성 가스를 이용할 수도 있다.

또한, 실시예 8 내지 실시예 11에서는 다금속게이트의 Si의 선택산화에 대해서 설명하지만 실시예 1 내지 실시예 11에서 설명한 게이트전극하에서 Si의 비산화처리를 하기 위해 사용될 수도 있다.

다음에 다금속게이트에서 실리콘의 부적절한 산화로 인한 RC지연을 방지할 수 있는 게이트구조와 실리콘 선택산화기술이 사용된 금속게이트, 실리콘의 선택산화에 적합한 안전제조장치 및 제조방법이 설명된다. 다음 실시예에서 폴리사이드 또는 다금속 등의 적층게이트 구조에서 고융점금속 또는 고융점금속 실리사이드로 실리콘의 불순물이 열확산되는 것을 방지하기 위한 게이트 구조 및 그 제조방법이 설명된다.

[실시예 13]

제23(a)도, 제23(b)도, 제24(a)도, 제24(b)도는 본 발명의 실시예 13에서의 다층구조시료중의 불순물확산 방지효과를 나타낸 2차원 이온질량분석의 데이터이다. 다층구조의 시료의 각층의 두께는 제23(a)도의 상부에 도면의 횡축에 대응하는 스케일을 설치하여 나타내고 있다.

즉, 실리콘기판상에(스케일에는 나타나지 않는다) 두께 100㎚(0.1㎛)의 SiO₂층을 성장하고, 다음에 불순물로서 As 또는 B(보론)를 농도 1×10²⁰/㎠ 함유한 다결정실리콘층을 두께 100㎚ 성장한다. 그 위에 혼합비가 1:1인 Ar과 N2의 혼합가스 분위기중에서 W의 타켓을 스퍼터하는 반응성 스퍼터법을 이용해서 W를 퇴적하거나, 또는 WSix타켓(X=2∼3)을 상기 혼합가스분위기중에서 반응성 스퍼터법을 이용해서 퇴적하는 방법에 의해 두께 5㎚(0.005㎛)의 WSixNy로 이루어진 확산방지층을 퇴적한다. 이어서, 최상층에 스퍼터법을 이용해서 W를 두께 100㎚ 퇴적하여 실시예 13에서의 다층구조시료를 제작한다.

상기 As를 함유한 다결정실리콘층을 갖는 시료중의 불순물확산효과를 평가하기 위해 이 시료를 N₂분위기중에서 800℃, 30분 또는 950℃, 30분 열처리한 때의 불순물의 깊이방향의 분포를 제23(a)도와 제23(b)도에 나타낸다. 제23(a)도의 분석결과를 이하에 설명한다.

2차 이온 질량분석에서는 1차이온빔을 다층구조시료에 조사하여 에칭하고, 이때 에칭된 2차 이온을 질량분석함으로써 재료의 조성을 구한다. 따라서, 에칭깊이와 재료의 조성과의 관계를 구할 수 있다. 제23(a)도의 횡축은 에칭의 깊이이고, 상기 다층구조시료의 각 층의 두께의 누적치에 상단한다. 종축은 2차 이온강도를 나타낸다.

제23(a)도에 나타낸 바와 같이 800℃, 30분의 열처리 후 W층으로 이루어진 시료표면의 100㎚의 범위에 W를 가해 W+N과 Si가 검색됨을 알 수 있지만 다결정실리콘중의 불순물 As의 확산은 W와 상기 다결정실리콘과의 경계면에 형성된 WSixNx 확산방지층이 존재하기 때문에 표면부분을 제외한 부분에서 충분히 확산된다. 제23(a)도에서 다결정실리콘층과 SiO₂층 중에도 W나 W+N 등이 존재한다고 보지만 이것은 1차 이온빔에 의한 에칭형태의 확대로 나타난 현상일 뿐이다.

다층구조의 최상층에 순수한 W를 형성하면, 다층구조의 저항치를 저감할 수 있지만 여기서 불순물이 W층으로 확산되면 W층하의 Si층에서 불순물농도의 저하와 CMOSFET의 n과 p영역 사이에서 불순물의 상호확산등으로 인한 게이트 공핍이 나타나게 된다. W와 Si 및 N은 안정된 화합물을 형성하기 때문에 제23(a)도에 나타낸 정도의 상기 소자가 W에 도입되더라도 저항은 증가하지 않고, 막의 질 또한 저하되지 않는다. 따라서, 다층구조의 신뢰성이 WSixNy 확산방지층을 개재함으로써 향상됨을 알 수 있다.

동일한 시료를 950℃로 30분동안 열처리한 때의 분석결과를 제23(b)도에 나타낸다. 제23(a)도에 비하면 W중의 As의 양이 약 1자리수 만큼 증가하지만, 이 결과로부터 연산된 W중의 As의 농도는 1×10¹⁸/㎤으로 극히 미량의 범위내에서 있기 때문에 통상 행하는 LSI의 열공정에 있어서는 WSixNy층의 확산방지 효과가 상당히 큼을 알 수 있다.

다결정실리콘층에 불순물로서 B를 함유한 경우의 분석결과를 제24(a)도와 제24(b)도에 나타낸다. 800℃와 950℃로 각각 30분동안 열처리함에 있어서 W로의 B의 확산정도는 실제적으로 무시할 수 있을 정도로 작음을 알 수 있다. 또한, 동일한 효과가 다결정실리콘중에 첨가된 상기 As와 B이외의 다른 도너 및 억셉터 불순물에 대해서도 얻어질 수 있음을 알 수 있다.

[실시예 14]

본 발명의 실시예 14는 제25(a)도 내지 제25(c)도를 참조하여 설명한다.

상기 제25(a)도 내지 제25(c)도는 본 발명의 다층구조를 이용한 반도체장치를 제조하기 위한 방법을 나타낸 횡단면도이다.

제25(a)도에 나타낸 바와 같이 실리콘기판(501)에 B를 이온주입하고, 이어서 열확산을 행함으로써 깊이 1㎛의 P형 영역(502)을 형성한다. 다음에 소정의 영역으로 두께 약 600㎚의 소자분리용 산화막(503)을 형성한 후, 두께 10㎚의 보호산화막(504)을 형성하고, MOSFET(해치부분; 505)의 임계전압을 조정하여 이온주입을 행한다.

이때, 제25(b)도에 나타낸 바와 같이 보호산화막(504)를 박리한 후, 수 ㎚ 내지 수십 ㎚의 게이트산화막(506)을 형성한다.

이후, CVD(화학적 기상성장)법에 의해 비정질 실리콘을 두께 100㎚ 퇴적하고, 이온주입에 의해 비정질 실리콘내에 P(인)를 도입한다. 불순물원소의 주입은 기상 또는 고상확산에 의해 행해진다. 다른 경우에서는 불순물농도가 약 2×10²⁰/㎤이상으로 한다. 비정질 실리콘내에 주입한 P의 활성화 열처리는 800℃로 30분동안 행한다. 이 열처리에 의해 상기 비정질 실리콘은 다결정실리콘(507)으로 변화된다.

다음에, 희석한 불산처리를 행함으로써 다결정실리콘(507)상에서 야기된 자연산화막을 제거한 후에 W타켓을 이용해서 Ar과 N₂의 혼합가스중에서 반응성 스퍼터를 행함으로써 막두께 5㎚정도의 WSixNy막(508)을 형성한다. 이후, W의 타켓을 이용해서 Ar분위기중에서 반응성 스퍼터를 행하거나 또는 WH₆와 SiH₄가스를 이용한 CVD법에 의해 두께 약 100㎚의 W막(509)을 형성한다. 다음에 SiH₄Cl₂와 NH₃가스를 이용한 성장온도 800℃로 30분동안 LP(저압)CVD법에 의해 두께 약 250㎚의 SiNx막(510)을 형성한다.

이 800℃, 30분정도의 SiNx막의 형성공정에 의해 종래의 다결정실리콘내에 함유된 불순물이 W내에 확산하는 문제가 있었지만, 확산방지막으로서 본 발명의 WSixNy막(508)을 이용함으로써 다결정실리콘(507)으로부터 W(509)로의 불순물확산을 방지할 수 있다.

다음에, 레지스트를 이용해서 원하는 게이트전극 또는 배선의 패턴을 형성하고, 이 패턴을 마스크로서 이용해서 SiNx막(510)을 RIE법에 의해 박리한다.

상기 SiNx를 마스크로서 W(509), WSixNy(508) 및 다결정실리콘(507)을 RIE법을 이용해서 패터닝하여 다층구조의 게이트전극 또는 배선을 형성한다.

다음에, H₂O, H₂, N₂분위기에서 800℃, 30분동안의 선택산화를 행하여 제25(c)도에 나타낸 산화막(511)을 형성한다. 선택산화에 의해 W를 산화하지 않고, 실리콘만을 산화하는 것이 가능하고, 실리콘기판 표면 및 게이트전극의 다결정실리콘의 측면에 산화막을 형성하는 것이 가능하다.

다음에, 소오스와 드레인영역의 얕은 부분에 가속전압 20keV, 도우즈량 5×10¹⁴/㎠의 조건에서 LDD(엷게 도핑된 드레인)영역(512)을 형성하기 위해 As의 이온주입을 행한다. 이때, 게이트전극상에 두께 약 50㎚의 SiNx를 형성한 후, RIE법을 이용해서 이방성 에칭을 행함으로써 제25(c)도에 나타낸 바와 같이 게이트 측벽에 SiNx(513)을 형성한 게이트구조를 얻는다. 이와 같은 측벽을 설치한 게이트의 위로부터 가속전압 60keV, 도우즈량 7×10¹⁵/㎠의 As의 깊은 이온주입을 행하여 소오스와 드레인영역(514)을 형성한다.

주입한 As를 활성화하기 위해 N₂분위기중에서 온도 900℃로 30초동안 열처리를 행한 후, 통상의 방법으로 층간절연막의 형성, Al 접속 및 배선등을 행함으로써 WSixNy 확산방지층을 갖는 게이트전극을 구비한 측벽부착 자기정합 게이트구조의 MOSFET를 갖을 수 있다.

본 발명의 방법에 의하면 다층금속게이트 형성후에 800℃, 30분의 선택산화처리와 As불순물활성화의 고온 열처리 및 CVD법을 이용한 층간막형성에서의 800℃, 1시간정도의 열공정에 있어서도 상기 다층금속게이트를 구성하는 다결정실리콘(507)에 2×10²⁰/㎤의 고농도로 함유한 P가 W막(509)에 확산하지 않고, 따라서 저저항이면서 신뢰성이 높은 게이트전극을 구비한 MOSFET를 얻을 수 있다.

[실시예 15]

본 발명의 실시예 15는 제26(a)도 및 제26(b)도를 참조하여 설명한다. 제26(a)도에 나타낸 바와 같이 실리콘기판(601)내에 B를 이온주입하여 열확산을 행함으로써 약 1㎛ 깊이의 P형 영역(602)을 형성한다. 소정의 영역에 두께 약 600㎚의 소자절연산화막(603)을 형성한 후 보호산화막(도시되지 않았음)을 형성하고, MOSFET(해치부분; 605)의 임계전압을 적용해서 이온주입을 행한다.

보호산화막을 박리한 후, 약 10㎚의 터널산화막(615)을 형성한 후, 계속해서 이 산화막(615)을 NH₃분위기에서 1000℃, 30초정도의 질화처리를 행한 후 1000℃, 30초정도의 재산화처리를 행한다.

상기 질화 및 재산화처리는 터널산화막의 경계면준위나 산화막내의 트랩을 감소시키는 효과가 있다.

다음에, 다결정실리콘막(616)을 약 200㎚ 퇴적하고, POCl₃내에서 850℃, 30분의 열처리를 행함으로써 다결정실리콘막내에 P를 도입한다.

이후, 다결정실리콘막상에 두께 약 10㎚의 산화막(617)을 열산화에 의해 형성한 후, LPCVD에 의해 두께 약 10㎚의 SiNx막(618)을 형성하고, 이어서 그 SiNx막 표면을 900℃, 30분 산화하여 산화막(619)을 형성한다. 그 위에 두께 200㎚의 다결정실리콘막(607)을 퇴적하고, POCl₃분위기중에서 850℃, 60분의 열처리를 행함으로써 다결정실리콘막(607)에 P를 도입한다.

이후, 상기 실시예 14와 동일한 공정을 거쳐 다결정실리콘막(607)상에 WSixNy(608), W(609) 및 SiNx막(610)을 제26(a)도에 나타낸 바와 같이 형성하고, 제26(b)도에 나타낸 바와 같이 레지스트패턴을 이용해서 다층구조의 게이트전극을 터널산화막(615)의 위에 형성한다.

다음에, 소오스와 드레인영역에 As를 가속전압 60keV, 도우즈량 약 1×10¹⁶/㎠으로 이온주입한 후, 주입한 불순물을 활성화하기 위해 900℃, 30분의 열처리를 행한다. 이후, 층간막 형성과 배선 등을 행하여 다결정실리콘 부유게이트(616)와 3층의 절연층(617, 618, 619)으로 이루어진 부유게이트를 매개로 형성된 적층구조를 갖는 제어게이트(607 내지 610)를 구비한 불휘발성 메모리용 MOSFET소자를 얻을 수 있다.

제어게이트에 WSixNy막(608)을 개재시킴으로써 상기 제어게이트 형성후의 열처리에 대해서 게이트전극의 내열성은 현저히 향상되어 고신뢰성의 불휘발성 메모리용 MOSFET소자를 얻을 수 있다.

[실시예 16]

본 발명의 실시예 16은 제27도를 참조하여 설명한다. 본 실시예는 실시예 15를 변형한 것으로 본 실시예에 있어서는 상기 WSixNy막(608)을 형성 후, W막(609) 대신에 WSix막(621)을 형성한다. 상기 WSixNy막(608) 형성까지의 공정에 대해서는 실시예 14와 동일하기 때문에 생략한다. WSix막(621)의 형성은 WSix를 타켓으로 Ar분위기중에서 스퍼터하거나 또는 WF₆와 SiH₄를 원료가스로 하는 CVD법에 의해 두께 약 300㎚ 퇴적한다.

레지스트를 이용해서 패터닝한 후, 실리콘막(616)을 선택산화한 후 소오스와 드레인영역으로 가속에너지 60keV, 도우즈량 5×10¹⁵/㎠의 조건에서 As를 이온주입한다. 이후, O₂분위기중에서 900℃, 60분정도의 산화처리를 행하여 주입된 불순물의 활성화를 겸한다.

상기 산화처리공정에 있어서 상기 As의 이온주입에 의한 산화속도 증가 때문에 WSix(621)내의 Si의 소비량이 증가하여 그라운드층의 다결정실리콘층(607)으로부터 Si가 WSix막(621)에 공급되도록 된다. 이 때문에 WSix막(621)과 다결정실리콘(607)과의 경계면의 다결정실리콘막에 WSix가 진입하게 되어 내압열화의 원인으로 된다.

본 발명에 따르면, 다결정실리콘층(607)과 WSix막(621)과의 사이에 WSixNy확산방지층(608)을 형성함으로써 상기 산화처리 공정중에 다결정실리콘내에 고농도로 함유된 불순물이 WSix내에 확산하는 것이 방지하는 동시에 그라운드 다결정실리콘층(606)으로부터 WSix막(621)으로의 Si의 이동을 억제하기 때문에 내압열화는 나타나지 않는다.

이후, 층간절연막과 Al배선 등을 형성함으로써 고신뢰성의 불휘발성 메모리용 MOSFET소자를 얻을 수 있다.

[실시예 17]

제28도는 본 발명의 실시예 17에 따른 상보형 MOSFET(CMOSFET)의 구성을 나타낸 횡단면도이다. 각 MOSFET는 실리콘막(707 또는 707′) 및 W막(709)을 구비한 적층 게이트구조를 갖는다.

상술한 바와 같이 폴리사이드 또는 다금속의 적층구조는 열처리중 가열에 영향받기 쉽고, 실리콘내의 불순물이 열확산에 의해 고융점금속 또는 실리사이드로 확산되는 결함이 있다. 불순물확산에 의해 실리콘의 불순물농도는 낮아지고, 만약 층반정용 게이트전압이 사용된다면 공핍층(802′)은 제29(b)도에 나타낸 바와 같이 트랜지스터의 구동능력을 저하시키기 위해 게이트실리콘층(802)에 형성된다. 이와 같은 현상은 게이트공핍작용으로 알려졌다. 제29(a)도는 게이트전극이 사용되지 않는 경우를 나타낸다. 참조부호 801은 실리콘기판을 나타내고, 806은 게이트절연막을 나타내고, 802는 실리콘막을 나타내고, 804는 W막을 나타내며, 805는 소오스/드레인영역을 나타낸다.

상기 적층구조가 CMOSFET에 사용되는 경우에 고융점금속(또는 실리사이드)막(804)으로 확산되는 불순물(화살표(810)로 나타낸다)은 제30(a)도 및 제30(b)도에 나타낸 바와 같은 구조로 p형 및 n형 영역으로 서로 확산되어 게이트의 작업기능을 변화시킴으로써 임계치전압을 변화시킬 수 있다. 상기 현상은 CMOS불순물의 상호확산으로 불리는 문제가 있다.

본 실시예는 불순물의 상호확산을 방지하기 위한 구조를 제공한다. 본 실시예는 제31(a)도 내지 제31(i)도에 나타낸 제조공정에 따라 설명된다.

우선, 소정영역에 레지스트패턴을 형성하고, 레지스트패턴을 마스크로 이용하여 실리콘기판에 B, Ga 또는 In을 이온주입한다. 마찬가지로 소정영역에 P 또는 As 또는 Sb를 이온주입한다. 이어서, 깊이 약 1㎛의 P형 영역(722)과 N형 영역(722′)을 형성하기 위해 열확산처리를 행한다(제31(a)도).

다음에, 600㎚두께의 소자분리산화막(703)이 소정영역에 형성된다(제31(b)도).

다음에, 10㎚정도의 보호산화막 형성 후, MOSFET의 임계전압을 적용하기 위한 이온주입을 행하고, 상기 산화막을 박리한 후, 두께 10㎚정도의 게이트산화막(706)을 형성한다. 이후, 두께 100㎚정도의 실리콘막(707)을 형성한다. 이때, 실리콘막(707)은 비정질 또는 다결정형태 또는 실리콘기판과 부분적으로 접촉시키고 횡방향 에피텍셜성장에 의해 성장시킨 단결정형태로 형성되어도 좋다.

다음에, p형 영역(722)상의 실리콘막(707)의 게이트 형성영역에 레지스트를 마스크로 사용하여 P, As, Sb등의 n형 불순물을 이온주입시켜서 n⁺형 영역을 형성한다. 마찬가지로 n형 영역(722′)상의 실리콘막(707′)의 게이트 형성영역에 레지스트를 마스크로 사용하여 B, Ga, In등의 p형 불순물을 이온주입시켜서 p⁺형 영역을 형성한다. 기상 또는 고상확산을 행하여 게이트영역에 불순물소자를 주입할 수 있으나, 어떤 경우에는 불순물농도를 2×10²⁰/㎤ 이상으로 할 수 있다(제31(d)도).

희석 불산처리에 의해 공정중 실리콘(707 및 707′)의 표면에 형성된 자연산화막을 제거한 후에, 예컨대 WSix(예컨대, X=0.6)의 타켓을 이용해서 Ar분위기에서 스퍼터하거나 또는 WF₆와 SiH₄계의 LPCVD를 이용함으로써 10㎚이하의 WSix막(723)을 형성한다. Si와 W간의 접촉저항을 낮추어서 WSix막 (723)을 형성할 수 있다.

다음에, W 또는 WSix의 타켓을 이용해서 Ar과 N₂의 혼합가스분위기중에서 반응성 스퍼터를 행함으로써 두께 약 5㎚의 WSixNy막(708)을 형성한다(제31(e)도).

이후, W타켓을 이용해서 Ar가스분위기중에서 스퍼터링 처리하거나, 또는 WF₆계의 CVD에 의해 두께 100㎚의 W막(709)을 형성한다(제31(f)도). 이후, 800℃로 30분동안 LPCVD법에 의해 두께 250㎚의 SiNx막(710)을 형성한다(제31(f)도). 이때, 종래의 공정에서는 다결정실리콘층(707, 707′)으로부터 각각 p⁺및 n⁺형 다결정실리콘중의 불순물이 W막(709)을 향하여 확산해서 p형 및 n형 불순물의 상호확산과 게이트공핍을 일으키는 문제가 있었다. 그러나 본 실시예에서는 본 발명의 확산방지막 WSixNy(708)를 이용함으로써 상기 실리콘막으로부터 W막으로의 불순물확산을 방지할 수 있다. 결국, 제29(b)도에 나타낸 게이트 공핍작용과 제30(b)도에 나타낸 상호확산을 방지할 수 있다.

이때, 원하는 게이트전극 또는 게이트배선의 형태로 포토리소그래피기술에 의해 레지스트패턴(750)을 설치하고(제31(g)도), 레지스트패턴(750)을 마스크로 사용하여 RIE법에 의해 SiNx막(710)을 패터닝한다. 다음에, 재를 사용해서 레지스트(750)를 박리하고, 패턴화된 SiNx막(710)을 마스크로 사용하여 RIE법에 의해 W막(709), WSixNy막(708), WSix막(723) 및 Si막(707, 707′)을 패터닝하기 때문에 게이트전극 또는 배선을 형성할 수 있다(제31(h)도).

다음에, H₂O, H₂, N₂가스분위기중에서 800℃, 30분의 선택산화를 행한다. 이와 같은 경우에 이 선택산화에 의해 W를 산화하지 않고, 실리콘만을 산화하여 실리콘기판 및 게이트전극의 실리콘부분의 측면에 산화막(711)을 형성한다.

다음에, p형 영역(722)의 소오스와 드레인영역에 As를 가속전압 20keV, 도우즈량 5×10¹⁴/㎠의 이온주입을 행한다. 또한, n형 영역(722′)의 소오스와 드레인영역에 BF₂를 가속전압 20keV, 도우즈량 5×10¹⁴/㎠의 이온주입을 행한다. 따라서, 저불순물농도의 소오스와 드레인영역(712, 712′)을 형성한다(제31(i)도).

이후, CVD법에 의해 두께 50㎚의 SiNx막을 퇴적한 후, RIE법을 이용해서 이방성 에칭을 행함으로써 게이트 측벽에 SiNx막(713)을 형성한다.

이후, p형 영역(722)의 소오스와 드레인영역에 As를 가속전압 60keV, 도우즈량 7×10¹⁵/㎠의 조건에서 이온주입을 행한다. 또한, n형 영역(722′)의 소오스와 드레인영역에 BF₂를 가속전압 60keV, 도우즈량 7×10¹⁵/㎠의 조건에서 이온주입을 행한다. 따라서, 제28도에 나타낸 바와 같이 깊은 소오스와 드레인영역(714, 714′)을 형성할 수 있다.

이때, 통상의 방법으로 층간막을 형성하고, Al배선을 행함으로써 신뢰성이 우수한 상보형 MOSFET를 얻을 수 있다.

본 발명에 따르면 열처리중 금속 또는 금속실리사이드로의 실리콘불순물의 확산은 실리콘과 금속 또는 금속실리사이드 사이에 확산방지층을 형성함으로써 방지될 수 있다. 예컨대, 확산방지층으로 WSixNy막을 사용하고, 적층구조의 W/WSixNy/Si를 형성한다면, Si에 1×10²⁰/㎤의 As를 함유한 시료가 950℃, 30분동안 열처리를 받을 때, W의 As농도는 1×10²⁰/㎤로 된다. 따라서, 상기 열처리가 실행되더라도 W의 불순물농도는 충분히 유지될 수 있기 때문에 CMOSFET에서의 상호확산은 일어나지 않는다. 또한, Si의 불순물농도는 약 1×10²⁰/㎤로 유지될 수 있고, 게이트 공핍작용은 일어나지 않는다.

상기 실시예에서, 고융점금속으로 W계 금속을 사용하는 폴리사이드 또는 다금속구조가 설명되지만, 본 발명은 상기 실시예에 한정되지 않고, 본 발명은 고융점금속 또는 고융점금속 실리사이드와 실리사이드 사이의 경계면상의 실리콘과 질소와 고융점금속을 함유한 합금으로 형성된 확산방지층을 형성함으로써 실현될 수 있다. 또한, 확산방지층은 상기 3개의 소자외에 산소와 탄소를 함유할 수도 있다.

상술한 바와 같이 본 발명의 반도체장치 및 그 제조방법에 따르면 폴리사이드 또는 다금속구조의 전극 또는 배선을 통해 금속 또는 금속실리사이드로 다결정실리콘의 불순물이 확산되는 것을 방지할 수 있기 때문에 전기특성이 우수하고, 고신뢰성인 반도체장치와 그 제조방법을 실현할 수 있다.

한편, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 벗어나지 않고 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.

Claims

반도체기판과; 이 반도체기판상에 절연적으로 형성된 적층막을 구비하여 구성되고; 상기 적층막이, 반도체막과; 이 반도체막상에 형성된 고융점금속의 금속막; 상기 금속막과 상기 반도체막 사이의 경계면에 상기 반도체막의 산화를 방지하기 위해 상기 금속막과 상기 반도체막 사이에 퇴적된 도전성 산화방지막 및; 상기 반도체막의 측면상에 형성되고, 새부리모양으로 상기 반도체막의 상하부로 확장되어 형성된 산화막을 포함하는 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 산화방지막이 고융점금속과 실리콘 및 질소와 탄소중 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치.
제2항에 있어서, 상기 반도체막이 실리콘으로 형성되고, 상기 고융점금속이 상기 고융점금속의 질소물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량을 뺌으로써 얻어진 값이 음인 금속으로 형성된 것을 특징으로 하는 반도체장치.
제3항에 있어서, 상기 고융점금속이 Mo, W, Cr, Zn 및 Co의 그룹중 선택된 적어도 하나로 이루어진 것을 특징으로 하는 반도체장치.
기판상에 형성된 반도체영역과; 이 반도체영역상에 형성된 절연막; 이 절연막상에 형성된 고융점금속의 금속막 및 상기 절연막과 반도체영역 사이의 경계면에서 상기 반도체영역의 산화를 방지하기 위하여 상기 금속막과 상기 절연막 사이에 위치된 도전성 산화방지막을 구비하여 구성되고; 산화막이 새부리형상으로 상기 도전성 산화방지막의 주위 바로 아래의 상기 반도체영역상에 형성되는 것을 특징으로 하는 반도체장치.
제5항에 있어서, 상기 산화방지막이 실리콘 및 질소와 탄소중 적어도 하나와 고융점금속을 함유한 것을 특징으로 하는 반도체장치.
제6항에 있어서, 상기 고융점금속이 상기 고융점금속의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량을 뺀 값이 음인 금속으로 형성된 것을 특징으로 하는 반도체장치.
제7항에 있어서, 상기 고융점금속이 Mo, W, Cr, Zn 및 Co의 그룹중 선택된 적어도 하나로 이루어진 것을 특징으로 하는 반도체장치.
제5항에 있어서, 상기 반도체영역이 반도체기판으로 형성된 것을 특징으로 하는 반도체장치.
제5항에 있어서, 상기 반도체영역이 반도체기판상에 설치된 반도체막으로 형성된 것을 특징으로 하는 반도체장치.
기판상에 실리콘막을 형성하는 공정과; 고융점금속의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량에서 실리콘의 질화물과 탄화물중 적어도 하나가 형성될 때 야기되는 Gibb′s 자유에너지의 저하량을 뺀 값이 음인 금속을 사용하여 질소와 탄소중 적어도 하나와 고융점금속을 함유한 막을 형성하는 공정을 구비하여 이루어지고; 상기 고융점금속이 열처리에 의해 상기 고융점금속의 금속막으로 상기 막을 변화시키고, 상기 금속막과 산화방지막 및 실리콘막의 적층막을 함유한 전극과 배선중 적어도 하나를 형성하기 위해 상기 금속막과 상기 실리콘막 사이의 경계면에서 질소와 탄소중 적어도 하나와 상기 금속막과 실리콘을 함유한 도전성 산화방지막을 형성하는 공정과; 상기 기판에 산화처리를 실시하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제11항에 있어서, 상기 기판에 산화처리를 실시하는 공정이 H₂가스와 H₂O가스를 함유한 분위기에서 수행되는 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제11항에 있어서, 상기 고융점금속이 Mo, W, Cr, Co의 그룹중 선택된 적어도 하나로 형성된 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
기판상에 반도체막을 형성하는 공정과; 상기 반도체막상에 도전성 산화방지막을 형성하는 공정; 상기 산화방지막상에 고융점금속의 금속막을 형성하는 공정; 상기 적층막을 갖는 전극과 배선중 적어도 하나를 형성하기 위해 상기 금속막의 적층막과 산화방지막 및 반도체막을 에칭하는 공정 및 상기 기판을 산화처리하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제14항에 있어서, 상기 산화방지막이 질소와 탄소중 적어도 하나와 고융점금속 및 실리콘을 함유한 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제14항에 있어서, 상기 기판에 상기 산화처리를 실시하는 공정이 H₂가스와 H₂O가스를 함유한 분위기에서 수행되는 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제14항에 있어서, 상기 고융점금속이 Mo, W, Cr 및 Zo의 그룹으로부터 선택된 적어도 하나로 형성된 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
반도체영역상에 절연막을 형성하는 공정과; 상기 절연막상에 도전성 산화방지막을 형성하는 공정; 상기 산화방지막상에 고융점금속의 금속막을 형성하는 공정; 상기 적층막을 포함하는 전극과 배선중 적어도 하나를 형성하기 위해 상기 금속막과 산화방지막의 적층막을 에칭하는 공정 및 상기 반도체영역에 산화처리를 실시하는 공정을 구비한 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제18항에 있어서, 상기 반도체영역에 상기 산화처리를 실시하는 공정이 H₂가스와 H₂O가스를 포함한 분위기에서 수행되는 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제18항에 있어서, 상기 고융점금속이 Mo, W, Cr, Zn 및 Co의 그룹으로부터 선택된 적어도 하나로 형성된 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.
제18항에 있어서, 상기 산화방지막이 질소와 탄소중 적어도 하나와 고융점금속 및 실리콘을 함유한 것을 특징으로 하는 반도체장치를 제조하기 위한 방법.