JP2705621B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に低抵抗な電極形成方法に関する。
関し、特に低抵抗な電極形成方法に関する。
【０００２】
【従来の技術】従来この種の半導体装置の製造方法では
チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を用いた方
法が知られている。図５はこの方法について工程順に示
した縦断面図である。
チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を用いた方
法が知られている。図５はこの方法について工程順に示
した縦断面図である。
【０００３】本技術はまず図５（Ａ）に示すごとく、半
導体基板１上に公知の選択酸化法により、フィールド酸
化膜２を形成した後、イオン注入により拡散層３を形成
する。次いで減圧気相成長法により層間絶縁膜４を堆積
した後、リソグラフィーとエッチングにより、層間絶縁
膜４にコンタクトホール１１を開口し、図５（Ｂ）に示
すごとく、この底部に拡散層３の一部を露出させる。次
いで図５（Ｃ）に示すごとくスパッタ法によりチタン膜
１６及び窒化チタン膜１７を全面に堆積した後に急速加
熱法（ＲＴＡ）によりチタン膜１６と拡散層３とを反応
させて図５（Ｄ）に示すごとくチタンシリサイド１８を
形成する。次いで図５（Ｅ）に示すごとく、タングステ
ンの減圧気相成長法によりタングステン層１９を全面に
堆積してコンタクトホール１１を埋め込むという方法で
ある。この方法により堆積されたタングステンは反応性
イオンエッチング（ＲＩＥ）により層間絶縁膜４に堆積
したタングステンのみをエッチング除去してコンタクト
ホールにのみ残す方法や、タングステンをそのまま配線
として加工する方法などがある。また近年のコンタクト
ホールのサイズの縮小に対して、チタン膜のステップカ
バレッジを向上するためにチタン堆積方法として通常の
スパッタ法に変わって、コリメートスパッタ法やＥＣＲ
ＣＶＤ法等の方法が提案されている。このコリメート
スパッタ法とは、半導体基板とターゲット間に穴が形成
された板をおき、この穴を通るスパッタ粒子のみを基板
に到達させることにより、ウェハに垂直方向の運動エネ
ルギーを持ったスパッタ粒子のみを取り出すことによ
り、コンタクト底部に堆積する比率（ボトムカバレッ
ジ）を高めてやるスパッタ方法である。一方、ＥＣＲ
ＣＶＤ法とは、エレクトロン・サイクロトロン共鳴を用
いた高密度プラズマ源を用いて、通常のプラズマＣＶＤ
よりも効率の高いガスの分解を行い、通常のＣＶＤ法よ
りも低い温度で成膜を行う方法で、特にこれまで成膜が
難しいといわれていたＴｉをＣＶＤにより成膜できるこ
とを可能にした方法であり、この場合ＴｉＣｌ4 Ｈ2 プ
ラズマで分解することによりＴｉの堆積を行うものであ
る。
導体基板１上に公知の選択酸化法により、フィールド酸
化膜２を形成した後、イオン注入により拡散層３を形成
する。次いで減圧気相成長法により層間絶縁膜４を堆積
した後、リソグラフィーとエッチングにより、層間絶縁
膜４にコンタクトホール１１を開口し、図５（Ｂ）に示
すごとく、この底部に拡散層３の一部を露出させる。次
いで図５（Ｃ）に示すごとくスパッタ法によりチタン膜
１６及び窒化チタン膜１７を全面に堆積した後に急速加
熱法（ＲＴＡ）によりチタン膜１６と拡散層３とを反応
させて図５（Ｄ）に示すごとくチタンシリサイド１８を
形成する。次いで図５（Ｅ）に示すごとく、タングステ
ンの減圧気相成長法によりタングステン層１９を全面に
堆積してコンタクトホール１１を埋め込むという方法で
ある。この方法により堆積されたタングステンは反応性
イオンエッチング（ＲＩＥ）により層間絶縁膜４に堆積
したタングステンのみをエッチング除去してコンタクト
ホールにのみ残す方法や、タングステンをそのまま配線
として加工する方法などがある。また近年のコンタクト
ホールのサイズの縮小に対して、チタン膜のステップカ
バレッジを向上するためにチタン堆積方法として通常の
スパッタ法に変わって、コリメートスパッタ法やＥＣＲ
ＣＶＤ法等の方法が提案されている。このコリメート
スパッタ法とは、半導体基板とターゲット間に穴が形成
された板をおき、この穴を通るスパッタ粒子のみを基板
に到達させることにより、ウェハに垂直方向の運動エネ
ルギーを持ったスパッタ粒子のみを取り出すことによ
り、コンタクト底部に堆積する比率（ボトムカバレッ
ジ）を高めてやるスパッタ方法である。一方、ＥＣＲ
ＣＶＤ法とは、エレクトロン・サイクロトロン共鳴を用
いた高密度プラズマ源を用いて、通常のプラズマＣＶＤ
よりも効率の高いガスの分解を行い、通常のＣＶＤ法よ
りも低い温度で成膜を行う方法で、特にこれまで成膜が
難しいといわれていたＴｉをＣＶＤにより成膜できるこ
とを可能にした方法であり、この場合ＴｉＣｌ4 Ｈ2 プ
ラズマで分解することによりＴｉの堆積を行うものであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら近年の素
子の微細化・高集積化に伴いコンタクトホールのサイズ
の縮小と平坦化の要求や配線容量の低減のために層間絶
縁膜の膜厚が増加することによりコンタクトホールのア
スペクト比（コンタクトホールの深さ÷コンタクト径）
は大きくなってくるために、深く小さいコンタクトホー
ルの中にチタン膜を堆積させることが困難となってい
る。
子の微細化・高集積化に伴いコンタクトホールのサイズ
の縮小と平坦化の要求や配線容量の低減のために層間絶
縁膜の膜厚が増加することによりコンタクトホールのア
スペクト比（コンタクトホールの深さ÷コンタクト径）
は大きくなってくるために、深く小さいコンタクトホー
ルの中にチタン膜を堆積させることが困難となってい
る。
【０００５】このため上述のようにコリメートスパッタ
やＥＣＲ ＣＶＤ等の方法を用いたコンタクト形成方法
が提案されているが、これらはいずれもチタンと窒化チ
タンの積層構造を形成した後に熱処理を行い、コンタク
トホール底部に露出したシリコン表面とチタン膜とを反
応させてチタンシリサイドを形成するという方法を用い
ており、これらいずれの場合においてもコンタクト抵抗
とＴｉの膜厚との間には同じ相関が認められる。
やＥＣＲ ＣＶＤ等の方法を用いたコンタクト形成方法
が提案されているが、これらはいずれもチタンと窒化チ
タンの積層構造を形成した後に熱処理を行い、コンタク
トホール底部に露出したシリコン表面とチタン膜とを反
応させてチタンシリサイドを形成するという方法を用い
ており、これらいずれの場合においてもコンタクト抵抗
とＴｉの膜厚との間には同じ相関が認められる。
【０００６】図６にはコンタクト径が０．４μｍのコン
タクトホールにチタン膜と窒化チタン膜を堆積し、これ
を７００℃、３０秒の急速熱処理（ＲＴＡ）によりコン
タクトホール１１の底部にチタンシリサイド１８を形成
し、電極を形成したときのコンタクト底部のチタン膜の
膜厚（ｎｍ）とコンタクト抵抗（Ω）との関係をグラフ
化したものである。同図で点線で結んだ●で示す特性は
２００はＣＤＥ（ケミカル ドライ エッチング）有
で、後から示す本発明の第１の実施例の図１（Ｃ）と同
様の工程を行った場合である。点線で結んだ■示す特性
は３００はこのＣＤＥを行わない場合である。特性２０
０も特性３００も従来技術を示しており、各測定箇所に
おける縦線はサンプル間のバラツキを示している。
タクトホールにチタン膜と窒化チタン膜を堆積し、これ
を７００℃、３０秒の急速熱処理（ＲＴＡ）によりコン
タクトホール１１の底部にチタンシリサイド１８を形成
し、電極を形成したときのコンタクト底部のチタン膜の
膜厚（ｎｍ）とコンタクト抵抗（Ω）との関係をグラフ
化したものである。同図で点線で結んだ●で示す特性は
２００はＣＤＥ（ケミカル ドライ エッチング）有
で、後から示す本発明の第１の実施例の図１（Ｃ）と同
様の工程を行った場合である。点線で結んだ■示す特性
は３００はこのＣＤＥを行わない場合である。特性２０
０も特性３００も従来技術を示しており、各測定箇所に
おける縦線はサンプル間のバラツキを示している。
【０００７】この図６からも明らかなように、コンタク
ト抵抗はチタン膜厚が３０ｎｍ前後の時に最小値をと
り、これより厚い場合や薄い場合にコンタクト抵抗が増
加することがわかる。チタン膜の膜厚が厚い場合のコン
タクト抵抗の上昇原因はシリサイド化反応の進行に伴
い、拡散層を構成しているシリコン表面の不純物が再分
布し、表面濃度が低下することによるものである。一
方、チタン膜の膜厚が３０ｎｍ以下になった場合のコン
タクト抵抗の上昇原因はコンタクト底部でチタンシリサ
イドが形成されにくくなることによるものである。
ト抵抗はチタン膜厚が３０ｎｍ前後の時に最小値をと
り、これより厚い場合や薄い場合にコンタクト抵抗が増
加することがわかる。チタン膜の膜厚が厚い場合のコン
タクト抵抗の上昇原因はシリサイド化反応の進行に伴
い、拡散層を構成しているシリコン表面の不純物が再分
布し、表面濃度が低下することによるものである。一
方、チタン膜の膜厚が３０ｎｍ以下になった場合のコン
タクト抵抗の上昇原因はコンタクト底部でチタンシリサ
イドが形成されにくくなることによるものである。
【０００８】チタン膜の薄膜化に伴いチタンシリサイド
が形成されにくくなる原因にはいつかの要因があり、一
つは薄膜効果によるチタンシリサイドの凝集現象があ
る。またコンタクト底部に露出したシリコン表面には自
然酸化膜やドライエッチングなどのダメージにより酸素
を含んだ層が存在するために、これらの還元にチタン膜
が消費されてしまうために、シリサイド化する実効的な
チタン膜の膜厚が減少してしまうこともシリサイド化が
抑制されてしまう一つの要因となっている。さらに通常
行われているＲＴＡにおいては窒化チタン膜中に含まれ
る未反応チタンを窒化するために窒素雰囲気中で窒化を
行っているが、このＲＴＡ時に窒素が窒化チタン膜を通
して、チタン膜に達することによりチタン膜も窒化され
てしまうことにより、シリサイド化する実効的なチタン
膜厚を減少させてしまうこともシリサイド化の抑制され
る原因の一つとなっている。
が形成されにくくなる原因にはいつかの要因があり、一
つは薄膜効果によるチタンシリサイドの凝集現象があ
る。またコンタクト底部に露出したシリコン表面には自
然酸化膜やドライエッチングなどのダメージにより酸素
を含んだ層が存在するために、これらの還元にチタン膜
が消費されてしまうために、シリサイド化する実効的な
チタン膜の膜厚が減少してしまうこともシリサイド化が
抑制されてしまう一つの要因となっている。さらに通常
行われているＲＴＡにおいては窒化チタン膜中に含まれ
る未反応チタンを窒化するために窒素雰囲気中で窒化を
行っているが、このＲＴＡ時に窒素が窒化チタン膜を通
して、チタン膜に達することによりチタン膜も窒化され
てしまうことにより、シリサイド化する実効的なチタン
膜厚を減少させてしまうこともシリサイド化の抑制され
る原因の一つとなっている。
【０００９】上述の三つの要因のうち薄膜効果によるチ
タンシリサイドの凝集は物理現象に関わる問題であり、
解決は不可能である。またコンタクト底部の酸素混入層
の還元によるチタン膜の消費はチタン膜堆積前にケミカ
ルドライエッチング等の方法によりシリコン表面の酸素
混入層を除去してやれば解決が可能であり、シリサイド
化反応に寄与する実効的なチタンの膜厚を増加させるこ
とが可能である。しかしながら、ＲＴＡ時のチタン膜の
窒化によるチタン膜の消費に関しては窒化チタン膜が窒
素の拡散を抑制する効果を持たないために、解決が困難
となり、チタンのシリサイド化反応がこのような窒化に
より抑制されてしまう結果、コンタクト抵抗が上昇して
しまうという問題点を有している。
タンシリサイドの凝集は物理現象に関わる問題であり、
解決は不可能である。またコンタクト底部の酸素混入層
の還元によるチタン膜の消費はチタン膜堆積前にケミカ
ルドライエッチング等の方法によりシリコン表面の酸素
混入層を除去してやれば解決が可能であり、シリサイド
化反応に寄与する実効的なチタンの膜厚を増加させるこ
とが可能である。しかしながら、ＲＴＡ時のチタン膜の
窒化によるチタン膜の消費に関しては窒化チタン膜が窒
素の拡散を抑制する効果を持たないために、解決が困難
となり、チタンのシリサイド化反応がこのような窒化に
より抑制されてしまう結果、コンタクト抵抗が上昇して
しまうという問題点を有している。
【００１０】したがって本発明の目的は、コンタクトホ
ールのアスペクト比が大きくなりコンタクトホール底部
のチタン膜が薄くなっても、厚いチタンシリサイドの形
成を可能とし、コンタクト抵抗を減少させた半導体装置
の製造方法を提供することにある。
ールのアスペクト比が大きくなりコンタクトホール底部
のチタン膜が薄くなっても、厚いチタンシリサイドの形
成を可能とし、コンタクト抵抗を減少させた半導体装置
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の特徴は、半導体
基板上に形成された拡散層の導電領域上に層間絶縁膜を
堆積する工程と、前記層間絶縁膜に前記導電領域に達す
るコンタクトホールを開口する工程と、前記コンタクト
ホール底部に露出した導電領域に形成された自然酸化膜
を除去する工程と、チタン膜を堆積する工程と、タング
ステン膜を堆積する工程と、これらを熱処理することに
よりコンタクトホール底部のチタン膜をチタンシリサイ
ドに置換する工程を含む半導体装置の製造方法にある。
基板上に形成された拡散層の導電領域上に層間絶縁膜を
堆積する工程と、前記層間絶縁膜に前記導電領域に達す
るコンタクトホールを開口する工程と、前記コンタクト
ホール底部に露出した導電領域に形成された自然酸化膜
を除去する工程と、チタン膜を堆積する工程と、タング
ステン膜を堆積する工程と、これらを熱処理することに
よりコンタクトホール底部のチタン膜をチタンシリサイ
ドに置換する工程を含む半導体装置の製造方法にある。
【００１２】ここでコンタクトホール内の底部に堆積す
るチタン膜の膜厚が１０ｎｍ以下であることができる。
チタン膜は減圧下で四塩化チタンを分解することにより
堆積することができ、タングステン膜は（Ｃ5 Ｈ5 ）2
ＷＨ2 あるいはＷ2 ［Ｎ（ＣＨ3 ）2 ］6 を用いた化学
気相成長法で堆積することができる。さらにチタン膜及
びタングステン膜を真空を破ることなく、すなわち大気
中に戻すことなく連続的に堆積することが好ましい。ま
たコンタクトホール内の上記チタン膜上に堆積するタン
グステン膜の膜厚が１０ｎｍ以上であることが好まし
い。さらに、タングステン膜を堆積後に気相化学成長に
よりタングステン層を堆積し、コンタクトホールを埋め
込むことができ、またコンタクトホールを開口後にコン
タクトホールに露出したシリコン表面を少なくとも２ｎ
ｍ以上除去した後、コンタクトホール底部に露出した導
電領域の拡散層中に不純物を拡散させることができる。
またチタンシリサイドを形成するための熱処理の方法が
常圧下で窒素雰囲気による炉内で行うことができる。
るチタン膜の膜厚が１０ｎｍ以下であることができる。
チタン膜は減圧下で四塩化チタンを分解することにより
堆積することができ、タングステン膜は（Ｃ5 Ｈ5 ）2
ＷＨ2 あるいはＷ2 ［Ｎ（ＣＨ3 ）2 ］6 を用いた化学
気相成長法で堆積することができる。さらにチタン膜及
びタングステン膜を真空を破ることなく、すなわち大気
中に戻すことなく連続的に堆積することが好ましい。ま
たコンタクトホール内の上記チタン膜上に堆積するタン
グステン膜の膜厚が１０ｎｍ以上であることが好まし
い。さらに、タングステン膜を堆積後に気相化学成長に
よりタングステン層を堆積し、コンタクトホールを埋め
込むことができ、またコンタクトホールを開口後にコン
タクトホールに露出したシリコン表面を少なくとも２ｎ
ｍ以上除去した後、コンタクトホール底部に露出した導
電領域の拡散層中に不純物を拡散させることができる。
またチタンシリサイドを形成するための熱処理の方法が
常圧下で窒素雰囲気による炉内で行うことができる。
【００１３】
【作用】本発明で用いているタングステン膜は窒化物の
生成自由エネルギーが大きな材料であり、このため窒素
の拡散に対するバリア膜として作用する。このためチタ
ン膜及びタングステン膜との積層構造を形成した後に熱
処理によりシリサイド化反応を生じさせた場合、チタン
膜が窒化窒素により窒化されることを防ぐことが可能と
なる。これにより堆積したチタン膜全てをチタンシリサ
イドに置き換えることが可能となる結果、同一のチタン
膜厚を用いた従来の方法に比べて厚いチタンシリサイド
が形成可能となり、３０ｎｍ以下のチタン膜厚において
も良好なコンタクト抵抗を実現することが可能となる。
生成自由エネルギーが大きな材料であり、このため窒素
の拡散に対するバリア膜として作用する。このためチタ
ン膜及びタングステン膜との積層構造を形成した後に熱
処理によりシリサイド化反応を生じさせた場合、チタン
膜が窒化窒素により窒化されることを防ぐことが可能と
なる。これにより堆積したチタン膜全てをチタンシリサ
イドに置き換えることが可能となる結果、同一のチタン
膜厚を用いた従来の方法に比べて厚いチタンシリサイド
が形成可能となり、３０ｎｍ以下のチタン膜厚において
も良好なコンタクト抵抗を実現することが可能となる。
【００１４】
【実施例】以下、図面を参照して本発明を説明する。
【００１５】図１は本発明の第１の実施例の半導体装置
の製造方法を工程順に示した縦断面図である。
の製造方法を工程順に示した縦断面図である。
【００１６】まず図１（Ａ）において、単結晶シリコン
基板の半導体基板上に公知の選択酸化法によりフィール
ド酸化膜２を形成する。次いで、ＢＦ2 をエネルギー５
０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件で注入し、
８５０℃、３０分の活性化熱処理により導電領域となる
拡散層３を形成する。この時の接合の深さは約０．１５
μｍとなる。
基板の半導体基板上に公知の選択酸化法によりフィール
ド酸化膜２を形成する。次いで、ＢＦ2 をエネルギー５
０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件で注入し、
８５０℃、３０分の活性化熱処理により導電領域となる
拡散層３を形成する。この時の接合の深さは約０．１５
μｍとなる。
【００１７】次に図１（Ｂ）において、フィールド酸化
膜２および拡散層３の上に層間絶縁膜４としてＳｉＯ2
膜を減圧気相成長法により約２μｍ堆積する。ついでＫ
ｒＦレーザーを光源としたリソグラフィーにより層間絶
縁膜０４上に０．３５μｍのコンタクトホール形成のた
めのレジストマスク（図示省略）のパターニングを行っ
た後、ＣＦ4 ，ＣＨＦ3 ，ＣＯの混合ガスによる反応性
イオンエッチング（ＲＩＥ）によりコンタクトホール１
１の開口を行う。この時コンタクトホール１１の底部に
露出した拡散層３表面には結晶欠陥と同時に酸素が導入
されて酸素混入層５が生成される。
膜２および拡散層３の上に層間絶縁膜４としてＳｉＯ2
膜を減圧気相成長法により約２μｍ堆積する。ついでＫ
ｒＦレーザーを光源としたリソグラフィーにより層間絶
縁膜０４上に０．３５μｍのコンタクトホール形成のた
めのレジストマスク（図示省略）のパターニングを行っ
た後、ＣＦ4 ，ＣＨＦ3 ，ＣＯの混合ガスによる反応性
イオンエッチング（ＲＩＥ）によりコンタクトホール１
１の開口を行う。この時コンタクトホール１１の底部に
露出した拡散層３表面には結晶欠陥と同時に酸素が導入
されて酸素混入層５が生成される。
【００１８】次に図１（Ｃ）において、この酸素混入層
５をＣＦ4 とＯ2 との混合ガスによるプラズマにより形
成したラジカルによるケミカル ドライ エッチング
（ＣＤＥ）で除去する。そして、再びＢＦ2 をエネルギ
ー５０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件でコン
タクトホーう底部に露出した拡散層３中に不純物注入を
行い７００℃、３０秒のランプアニールで活性化を行う
ことにより、拡散層３の表面の不純物濃度を高めてや
る。
５をＣＦ4 とＯ2 との混合ガスによるプラズマにより形
成したラジカルによるケミカル ドライ エッチング
（ＣＤＥ）で除去する。そして、再びＢＦ2 をエネルギ
ー５０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件でコン
タクトホーう底部に露出した拡散層３中に不純物注入を
行い７００℃、３０秒のランプアニールで活性化を行う
ことにより、拡散層３の表面の不純物濃度を高めてや
る。
【００１９】次に図１（Ｄ）において、次に希フッ酸に
よりコンタクトホール底部に露出したシリコン表面に形
成された自然酸化膜をフッ酸により除去した後、この基
板をコリメートスパッタ装置に導入し、チタン膜６をた
とえば膜厚１００ｎｍ上表面に堆積する。本実施例では
コリメートスパッタで使用するコリメータのアスペクト
比を２としているため、コンタクト１１の底部に堆積す
るチタン膜の膜厚は約５ｎｍとなる。次いで、この上に
スパッタによりタングステン膜７を５０ｎｍ堆積させ
る。
よりコンタクトホール底部に露出したシリコン表面に形
成された自然酸化膜をフッ酸により除去した後、この基
板をコリメートスパッタ装置に導入し、チタン膜６をた
とえば膜厚１００ｎｍ上表面に堆積する。本実施例では
コリメートスパッタで使用するコリメータのアスペクト
比を２としているため、コンタクト１１の底部に堆積す
るチタン膜の膜厚は約５ｎｍとなる。次いで、この上に
スパッタによりタングステン膜７を５０ｎｍ堆積させ
る。
【００２０】次に図１（Ｅ）において、この基板を窒素
雰囲気中で７００℃、３０秒のＲＴＡによりチタン膜６
とコンタクトホール１１の底部に露出した拡散層３とを
反応させることによりチタンシリサイド８を形成する。
この時コンタクトホール１１の底部に堆積した５ｎｍの
チタン膜は全てチタンシリサイド８に置き換わる結果、
膜厚１０ｎｍのチタンシリサイド８が形成されることに
なる。
雰囲気中で７００℃、３０秒のＲＴＡによりチタン膜６
とコンタクトホール１１の底部に露出した拡散層３とを
反応させることによりチタンシリサイド８を形成する。
この時コンタクトホール１１の底部に堆積した５ｎｍの
チタン膜は全てチタンシリサイド８に置き換わる結果、
膜厚１０ｎｍのチタンシリサイド８が形成されることに
なる。
【００２１】次に図１（Ｆ）において、この基板をタン
グステンの減圧気相成長装置に導入し、六フッ化タング
ステン（ＷＦ6 ）の水素還元法によりタングステン層９
を積することにより、コンタクトホール内部を埋め込
む。次いでリソグラフィーとエッチングによりタングス
テン層９、タングステン膜７及びチタン膜６を配線層と
してパターニングする。
グステンの減圧気相成長装置に導入し、六フッ化タング
ステン（ＷＦ6 ）の水素還元法によりタングステン層９
を積することにより、コンタクトホール内部を埋め込
む。次いでリソグラフィーとエッチングによりタングス
テン層９、タングステン膜７及びチタン膜６を配線層と
してパターニングする。
【００２２】コンタクト径が０．４μｍのコンタクトホ
ールに本実施例により形成したコンタクトの抵抗（コン
タクト抵抗）のコンタクト底部でのチタン膜厚依存性を
従来技術による方法と比較してプロットしたものを図２
に示す。同図において実線で結んだＸで示す特性１００
が本発明の実施例による場合であり、点線で結んだ●で
示す特性２００は図６と同じ従来技術によるものであ
り、各測定箇所の縦線はサンプル間のバラツキを示して
いる。
ールに本実施例により形成したコンタクトの抵抗（コン
タクト抵抗）のコンタクト底部でのチタン膜厚依存性を
従来技術による方法と比較してプロットしたものを図２
に示す。同図において実線で結んだＸで示す特性１００
が本発明の実施例による場合であり、点線で結んだ●で
示す特性２００は図６と同じ従来技術によるものであ
り、各測定箇所の縦線はサンプル間のバラツキを示して
いる。
【００２３】図２からも明らかなように、本実施例によ
る方法ではチタン膜厚が３０ｎｍ以下で１０ｎｍ以下で
も良好はコンタクト抵抗が実現できており、またコンタ
クト抵抗値が最小となるチタン膜の膜厚は、従来技術の
３０ｎｍから本実施例では２０ｎｍに減少しており、本
発明によりチタンシリサイド化に寄与する実効的なチタ
ン膜の膜厚が増加していることを示している。
る方法ではチタン膜厚が３０ｎｍ以下で１０ｎｍ以下で
も良好はコンタクト抵抗が実現できており、またコンタ
クト抵抗値が最小となるチタン膜の膜厚は、従来技術の
３０ｎｍから本実施例では２０ｎｍに減少しており、本
発明によりチタンシリサイド化に寄与する実効的なチタ
ン膜の膜厚が増加していることを示している。
【００２４】図３は基板１と拡散層３との間に逆方向の
バイアス電圧（Ｖ）を印加していった場合の、本発明に
より形成したコンタクトホールの接合リーク電流（Ａ）
の測定結果を示す。接合リーク電流は実バイアスで使用
する上で十分低い値をとっており、タングステンやチタ
ンなどの金属が拡散層３中に拡散していないことを示し
ている。尚、各測定箇所における縦線はサンプル間のバ
ラツキを示している。すなわち、コンタクト形成時の接
合リーク電流の測定ではコンタクト形成時による問題に
より発生する接合リーク電流と、拡散層の形成条件で発
生するリーク電流の合計の値が測定される。図３に示し
たリーク電流の値は拡散層自身の接合リーク電流値と同
等の値のため、コンタクト形成工程が接合リーク電流を
劣化させることはないと判断することができる。
バイアス電圧（Ｖ）を印加していった場合の、本発明に
より形成したコンタクトホールの接合リーク電流（Ａ）
の測定結果を示す。接合リーク電流は実バイアスで使用
する上で十分低い値をとっており、タングステンやチタ
ンなどの金属が拡散層３中に拡散していないことを示し
ている。尚、各測定箇所における縦線はサンプル間のバ
ラツキを示している。すなわち、コンタクト形成時の接
合リーク電流の測定ではコンタクト形成時による問題に
より発生する接合リーク電流と、拡散層の形成条件で発
生するリーク電流の合計の値が測定される。図３に示し
たリーク電流の値は拡散層自身の接合リーク電流値と同
等の値のため、コンタクト形成工程が接合リーク電流を
劣化させることはないと判断することができる。
【００２５】次に本発明の第２の実施例の半導体装置の
製造方法を図４を参照して説明する。図４は第２の実施
例を製造工程順に示した縦断面図である。
製造方法を図４を参照して説明する。図４は第２の実施
例を製造工程順に示した縦断面図である。
【００２６】まず図４（Ａ）において、半導体基板１上
に選択酸化法によりフィールド酸化膜２を形成した後、
イオン注入により拡散層３を形成し、層間絶縁膜４を堆
積し、層間絶縁膜４にコンタクトホール１１を開口する
までは図１に示した第１の実施例と同じである。
に選択酸化法によりフィールド酸化膜２を形成した後、
イオン注入により拡散層３を形成し、層間絶縁膜４を堆
積し、層間絶縁膜４にコンタクトホール１１を開口する
までは図１に示した第１の実施例と同じである。
【００２７】次に図４（Ｂ）において、コンタクトホー
ル１１を開口形成したこの基板をチタン膜の堆積とタン
グステンの堆積が可能なＥＣＲ ＣＶＤ装置に導入し、
基板温度を６００℃にしてＨ2 を１０ｓｃｃｍ，Ａｒを
３０ｓｃｃｍ流して得られた混合ガスからなるプラズマ
によりコンタクト底部のクリーニングを行った後、四塩
化チタン（ＴｉＣｌ4 ）をＨ2 プラズマで分解すること
により、チタン膜６を膜厚２ｎｍ堆積させる。次いで真
空を破ることなく、すなわち大気中に戻すことなく、
（Ｃ5 Ｈ5 ）2 ＷＨ2 あるいはＷ2 ［Ｎ（ＣＨ3 ）2 ］
6 等の有機ソースをプラズマ中で分解することによりタ
ングステン膜７を膜厚１０ｎｍ堆積する。タングステン
の化学気相成長法ではＷＦ6 を用いた方法が一般的に用
いられているが、本実施例でＷＦ6 を用いることは、は
じめに堆積したチタン膜６をフッ化させることとなり、
好ましくない。
ル１１を開口形成したこの基板をチタン膜の堆積とタン
グステンの堆積が可能なＥＣＲ ＣＶＤ装置に導入し、
基板温度を６００℃にしてＨ2 を１０ｓｃｃｍ，Ａｒを
３０ｓｃｃｍ流して得られた混合ガスからなるプラズマ
によりコンタクト底部のクリーニングを行った後、四塩
化チタン（ＴｉＣｌ4 ）をＨ2 プラズマで分解すること
により、チタン膜６を膜厚２ｎｍ堆積させる。次いで真
空を破ることなく、すなわち大気中に戻すことなく、
（Ｃ5 Ｈ5 ）2 ＷＨ2 あるいはＷ2 ［Ｎ（ＣＨ3 ）2 ］
6 等の有機ソースをプラズマ中で分解することによりタ
ングステン膜７を膜厚１０ｎｍ堆積する。タングステン
の化学気相成長法ではＷＦ6 を用いた方法が一般的に用
いられているが、本実施例でＷＦ6 を用いることは、は
じめに堆積したチタン膜６をフッ化させることとなり、
好ましくない。
【００２８】次に図４（Ｃ）において、この基板を窒素
雰囲気の炉内で５００℃、３０分の熱処理を行い、コン
タクト底部に露出した拡散層３とチタン膜６を反応させ
ることによりチタンシリサイド８を形成する。この時、
ＥＣＲ ＣＶＤによりコンタクトホールの底部に堆積す
るチタン膜６の膜厚は約２ｎｍ程度と非常に薄いため
に、ＲＴＡや高温での熱処理を行うとコンタクト底部で
チタンシリサイド８が凝集してしまうが、本実施例では
５００℃の低温で炉内で加熱することによりコンタクト
底部には均一な膜厚５ｎｍのチタンシリサイド８が形成
され、かつタングステンがチタン膜６中へのバリア膜と
なっているために熱処理中にチタン膜６が窒化されるこ
ともない。
雰囲気の炉内で５００℃、３０分の熱処理を行い、コン
タクト底部に露出した拡散層３とチタン膜６を反応させ
ることによりチタンシリサイド８を形成する。この時、
ＥＣＲ ＣＶＤによりコンタクトホールの底部に堆積す
るチタン膜６の膜厚は約２ｎｍ程度と非常に薄いため
に、ＲＴＡや高温での熱処理を行うとコンタクト底部で
チタンシリサイド８が凝集してしまうが、本実施例では
５００℃の低温で炉内で加熱することによりコンタクト
底部には均一な膜厚５ｎｍのチタンシリサイド８が形成
され、かつタングステンがチタン膜６中へのバリア膜と
なっているために熱処理中にチタン膜６が窒化されるこ
ともない。
【００２９】次に図４（Ｄ）において、この上に銅層１
０をＣＶＤにより堆積することによりコンタクトホール
内を完全に埋め込むと同時に上層の配線層として加工す
る。
０をＣＶＤにより堆積することによりコンタクトホール
内を完全に埋め込むと同時に上層の配線層として加工す
る。
【００３０】本第２の実施例による半導体装置の製造方
法においてもコンタクト抵抗とコンタクト底部における
チタン膜６の膜厚との関係は第１の実施例における図２
と同様である。本第２の実施例ではチタン膜６及びタン
グステン膜７の堆積に気相化学成長を用いているため、
スパッタによる方法よりもステップカバレッジの優れた
膜が堆積可能であるために、チタン膜６とタングステン
膜７の膜厚をスパッタ法に比べて薄くすることが可能と
なり、配線層の膜厚の増加を引き起こすこともなく、安
定したコンタクト抵抗が実現できるという特徴を有して
いる。またリーク電流に関しても、図３に示した第１の
実施例の場合と同様である。
法においてもコンタクト抵抗とコンタクト底部における
チタン膜６の膜厚との関係は第１の実施例における図２
と同様である。本第２の実施例ではチタン膜６及びタン
グステン膜７の堆積に気相化学成長を用いているため、
スパッタによる方法よりもステップカバレッジの優れた
膜が堆積可能であるために、チタン膜６とタングステン
膜７の膜厚をスパッタ法に比べて薄くすることが可能と
なり、配線層の膜厚の増加を引き起こすこともなく、安
定したコンタクト抵抗が実現できるという特徴を有して
いる。またリーク電流に関しても、図３に示した第１の
実施例の場合と同様である。
【００３１】
【発明の効果】以上説明したように本発明による半導体
装置の製造方法ではコンタクトホールにチタン膜及びタ
ングステン膜を堆積してから熱処理によりコンタクトホ
ール底部に露出した拡散層とチタン膜を反応させること
により、堆積したチタン膜のほぼ全てをチタンシリサイ
ドに置き換えることが可能となり、コンタクトホール底
部に厚いチタン膜を堆積することが困難なアスペクト比
の高いコンタクトホールにおいても低抵抗で安定なコン
タクト抵抗が実現可能であるという効果を有している。
装置の製造方法ではコンタクトホールにチタン膜及びタ
ングステン膜を堆積してから熱処理によりコンタクトホ
ール底部に露出した拡散層とチタン膜を反応させること
により、堆積したチタン膜のほぼ全てをチタンシリサイ
ドに置き換えることが可能となり、コンタクトホール底
部に厚いチタン膜を堆積することが困難なアスペクト比
の高いコンタクトホールにおいても低抵抗で安定なコン
タクト抵抗が実現可能であるという効果を有している。
【図１】本発明の第１の実施例の半導体装置の製造方法
を製造工程順に示した縦断面図である。
を製造工程順に示した縦断面図である。
【図２】本発明により形成したコンタクトのコンタクト
抵抗の測定結果を従来技術と比較して示した図である。
抵抗の測定結果を従来技術と比較して示した図である。
【図３】本発明により形成したコンタクトの接合リーク
電流の測定結果を示した図である。
電流の測定結果を示した図である。
【図４】本発明の第２の実施例の半導体装置の製造方法
を製造工程順に示した縦断面図である。
を製造工程順に示した縦断面図である。
【図５】従来技術の半導体装置の製造方法を製造工程順
に示した縦断面図である。
に示した縦断面図である。
【図６】従来技術により形成したコンタクトのコンタク
ト抵抗の測定結果を示した図である。
ト抵抗の測定結果を示した図である。
１ 半導体基板 ２ フィールド酸化膜 ３ 拡散層 ４ 層間絶縁膜 ５ 酸素混入層 ６，１６ チタン膜 ７ タングステン膜 ８，１８ チタンシリサイド ９，１９ タングステン層 １０ 銅層 １１ コンタクトホール １７ 窒化チタン膜 １００，２００，３００ コンタクト抵抗特性
Claims (9)
- 【請求項１】 半導体基板に形成された導電領域上に層
間絶縁膜を堆積する工程と、前記層間絶縁膜に前記導電
領域に達するコンタクトホールを開口する工程と、前記
コンタクトホール底部に露出した前記導電領域に形成さ
れた自然酸化膜を除去する工程と、チタン膜を堆積する
工程と、タングステン膜を堆積する工程と、これらを熱
処理することによりコンタクトホール底部のチタン膜を
チタンシリサイドに置換する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記コンタクトホール内に堆積する前記
チタン膜の膜厚が１０ｎｍ以下であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記チタン膜及び前記タングステン膜を
真空を破ることなく連続的に堆積することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記チタン膜の堆積方法が減圧下で四塩
化チタンを分解することにより行うことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項５】 前記タングステン膜の堆積方法が（Ｃ5
Ｈ5 ）2 ＷＨ2 あるいはＷ2 ［Ｎ（ＣＨ3 ）2 ］6 を用
いた化学気相成長法であることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項６】 前記コンタクトホール内に堆積する前記
タングステン膜の膜厚が１０ｎｍ以上であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 前記タングステン膜を堆積後に気相化学
成長によりタングステン層を堆積して前記コンタクトホ
ールを埋め込むことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項８】 前記コンタクトホールを開口後に前記コ
ンタクトホールに露出したシリコン表面を少なくとも２
ｎｍ以上除去した後、前記コンタクトホール底部に露出
した前記導電領域の拡散層中に不純物を拡散させること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項９】 前記チタンシリサイドを形成するための
熱処理の方法が常圧下で窒素雰囲気による炉内で行うこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5785395A JP2705621B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5785395A JP2705621B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255770A JPH08255770A (ja) | 1996-10-01 |
| JP2705621B2 true JP2705621B2 (ja) | 1998-01-28 |
Family
ID=13067556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5785395A Expired - Fee Related JP2705621B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705621B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937998B1 (ja) | 1998-03-16 | 1999-08-23 | 山形日本電気株式会社 | 配線の製造方法 |
| JP3514423B2 (ja) | 1998-10-23 | 2004-03-31 | 沖電気工業株式会社 | ＴｉＳｉ２層の形成方法 |
| KR100304962B1 (ko) * | 1998-11-24 | 2001-10-20 | 김영환 | 텅스텐비트라인형성방법 |
| KR100343653B1 (ko) * | 2000-09-22 | 2002-07-11 | 윤종용 | 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법 |
| JP6595432B2 (ja) * | 2016-09-23 | 2019-10-23 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
| JP7283036B2 (ja) * | 2018-07-13 | 2023-05-30 | 富士電機株式会社 | 半導体装置および製造方法 |
-
1995
- 1995-03-17 JP JP5785395A patent/JP2705621B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08255770A (ja) | 1996-10-01 |
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|---|---|---|---|
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