KR100755050B1 - 금속 게이트전극을 갖는 트랜지스터의 제조방법 - Google Patents

금속 게이트전극을 갖는 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 반도체기판 상에 게이트산화막, 폴리실리콘막, 금속질화막 및 금속층을 순차적으로 적층한 후, 식각 공정을 진행하여 금속 게이트전극을 패터닝하고, 상기 폴리실리콘막의 소정 높이까지 실리콘을 이용하여 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 형성하고, 이 막이 형성된 결과물 상에 질화막을 적층하여 상기 실리콘막 상부의 금속 게이트전극 측벽에 질화막 스페이서를 형성한 후, 질화막 스페이서 하부의 선택적 에피택셜 성장에 의해 형성된 실리콘막을 재산화처리하여 폴리실리콘막의 에지영역을 라운딩지게 하는 것을 특징으로 하여, 상기 재산화처리 시, 금속층이 산화되어 블로우업 현상이 발생하는 것을 방지하고, 폴리실리콘막 에지영역의 라운딩에 의해 재산화막의 에지영역이 두껍게 형성되어 금속 게이트전극 패턴과 드레인 사이의 누설전류를 최소화할 수 있을 뿐만 아니라, 그에 따른 반도체소자의 특성, 신뢰성 및 수율을 향상시키는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
텅스텐, 게이트, 선택적에피택셜성장, 질화막, 라운딩

Description

금속 게이트전극을 갖는 트랜지스터의 제조방법{Method for forming transistor provided with metal-gate electrode}
도 1은 종래 기술에 의한 금속 게이트전극을 갖는 트랜지스터의 문제점을 설명하기 위해 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 금속 게이트전극을 갖는 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 110 : 필드산화막
120 : 게이트산화막 130 : 폴리실리콘막
140 : 금속질화막 150 : 금속층
160 : 질화마스크 170 : 실리콘막
175 : 이온주입 180 : 스페이서
190 : 재산화막 200 : 금속 게이트전극 패턴
본 발명은 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는, 금속 게이트전극 중 금속질화막과 금속층의 측벽에 질화막 스페이서를 형성한 후, 스페이서 하부의 선택적 에피택셜 성장에 의해 형성된 실리콘막을 재산화처리하여 폴리실리콘막의 에지영역을 라운딩지게 하여, 상기 재산화처리 시, 금속층이 산화되어 블로우업(blow-up)현상이 발생하는 것을 방지하고, 폴리실리콘막 에지영역의 라운딩에 의해 재산화막의 에지영역이 두껍게 형성되어 게이트전극 패턴과 드레인 사이의 누설전류인 게이트 인듀스드 드레인 누설(Gate Induced Drain Leakage : 이하 "GIDL" 이라함)을 최소화하도록 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법에 관한 것이다.
최근 게이트전극 물질로서 폴리실리콘 상부에 비저항이 낮으면서도 고온에서 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 고융점 금속을 추가한 금속 게이트전극을 형성하고 있으며, 그 중에서도 텅스텐을 사용한 금속 게이트는 소자의 고집적화에 따른 신호처리 속도 개선의 측면에서 기존 폴리사이드 게이트전극을 대체하고 있는 실정에 있다.
일반적으로 화학기상증착공정에 의하여 증착된 게이트전극 내 텅스텐층은 주상정(columnAs crystalline) 구조이며 후속 재산화처리 공정 시, 이러한 주상정 구조 내 결정립계는 반응성 원자의 확산 경로로 작용된다.
도 1은 종래 기술에 의한 금속 게이트전극을 갖는 트랜지스터의 문제점을 설 명하기 위해 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체기판(10) 상에 게이트산화막(20), 폴리실리콘막(30), 금속질화막(40), 텅스텐층(50) 및 질화마스크(60)를 순차적으로 적층한 후, 식각 공정에 의해 금속 게이트전극이 패터닝되어 금속 게이트전극 패턴(70)이 형성된다.
그러나, 상기 금속 게이트전극 패터닝 시, 하부 게이트산화막의 측벽의 손실이 유발되어, 이 손실을 복원하기 위해 재산화(re-oxidation)공정 또는 라이트 산화(Light oxidation)공정이 진행된다.
그런데, 상기 재산화 공정 또는 라이트 산화 공정 진행 시, 금속 게이트전극 패턴 중 텅스텐층과 금속질화막의 측벽 원자와 산화 공정의 반응성 원자간의 급격한 화학반응에 일어나 "A"와 같이 텅스텐층의 측벽이 바깥쪽으로 변형되는 블로우업(blow-up)현상이 발생되거나, 게이트전극이 리프팅(lifting)되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 금속 게이트전극 중 금속질화막과 금속층의 측벽에 질화막 스페이서를 형성한 후, 스페이서 하부의 선택적 에피택셜 성장에 의해 형성된 실리콘막을 재산화처리하여 폴리실리콘막의 에지영역을 라운딩지게 하여, 상기 재산화처리 시, 금속층이 산화되어 블로우업 현상이 발생하는 것을 방지하고, 폴리실리콘막 에지영역의 라운딩에 의해 재산화막의 에지영역이 두껍게 형성되어 게이트전극 패턴과 드레인 사이의 누설전류인 GIDL을 최소화하도록 하는 것이 목적이다.
상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에 게이트산화막, 폴리실리콘막, 금속질화막, 금속층 및 질화마스크를 순차적으로 적층한 후, 식각 공정을 진행하여 금속 게이트전극을 패터닝하는 단계와; 상기 폴리실리콘막이 매립되지 않도록 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 성장시킨 후, 상기 실리콘막에 P 또는 As 이온을 주입하여 도핑하는 단계와; 상기 실리콘막이 형성된 결과물 상에 질화막을 적층한 후, 상기 질화막과 실리콘막을 블랭켓 식각공정을 진행하여 금속 게이트전극 측벽에 스페이서를 형성하는 단계와; 상기 스페이서 하부의 실리콘막에 재산화공정 또는 라이트산화공정을 진행하여 실리콘막을 산화시키는 단계를 포함하여 이루어진 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법을 제공한다.
본 발명은 게이트전극 물질로서 폴리실리콘 상부에 비저항이 낮으면서도 고온에서 고융점 금속인 텅스텐을 사용하여 금속 게이트전극을 형성한 후, 금속 게이트전극 측벽에 질화물로 이루어진 스페이서를 형성함으로써 텅스텐 게이트전극 측벽쪽에 WOx 화합물이 생성되는 것을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 금속 게이트전극을 갖는 트랜지스터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 필드산화막(110)이 형성된 반도체기판(100) 상에 게이트산화막(120), 폴리실리콘막(130), 금속질화막(140), 금속층(150) 및 질화마스크(160)를 순차적으로 적층한 후, 이방성 식각 공정을 진행하여 금속 게이트전극을 패터닝하여 금속 게이트전극 패턴(200)을 형성한다.
이때, 상기 금속층(150)은 비저항이 낮으면서도 고온에서 고융점 금속인 텅스텐을 사용한다.
그리고, 도 2b에 도시된 바와 같이, 상기 반도체기판(100) 상에 폴리실리콘막(130)이 매립되지 않도록 선택적 에피택셜 성장(selective epitaxial growth) 공정을 진행하여 실리콘막(170)을 성장시킨 후, 상기 실리콘막(170)에 P 또는 As 이온(175)을 주입하여 도핑하며, 도핑 농도는 1.0E18∼2.0E20/㎤ 정도로 한다.
그 후, 도 2c에 도시된 바와 같이, 상기 실리콘막(170)이 형성된 결과물 상에 30∼200Å 정도의 두께로 질화막(미도시함)을 적층한 후, 상기 질화막(미도시함)과 실리콘막(미도시함)에 블랭켓 식각공정을 진행하여 금속 게이트전극 패턴(200) 측벽에 상부는 질화막 하부는 실리콘막으로 이루어진 스페이서(180)를 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 스페이서(180) 하부의 실리콘막에 재산화공정 또는 라이트산화공정을 실시하여 실리콘막을 산화시켜 폴리실리콘막(130)의 에지영역을 라운딩지게 하여 재산화막(190)의 에지영역의 두께를 두껍게 형성한다.
이때, 상기 재산화공정 또는 라이트산화공정 시, 70∼250Å 정도의 실리콘막을 재산화시킨다.
따라서, 상기한 바와 같이, 본 발명에 따른 금속 게이트전극을 갖는 트랜지스터의 제조방법을 이용하게 되면, 금속 게이트전극 중 금속질화막과 금속층의 측벽에 질화막 스페이서를 형성한 후, 스페이서 하부의 선택적 에피택셜 성장에 의해 형성된 실리콘막을 재산화처리하여 폴리실리콘막의 에지영역을 라운딩지게 함으로써, 상기 재산화처리 시, 금속층이 산화되어 블로우업 현상이 발생하는 것을 방지하고, 폴리실리콘막의 에지영역이 라운딩에 의해 재산화막의 에지영역이 두껍게 형성되어 게이트전극 패턴과 드레인 사이의 누설전류인 GIDL을 최소화할 수 있다.

Claims (4)

  1. 필드산화막이 형성된 반도체기판 상에 게이트산화막, 폴리실리콘막, 금속질화막, 금속층 및 질화마스크를 순차적으로 적층한 후, 식각 공정을 진행하여 금속 게이트전극을 패터닝하는 단계와;
    상기 폴리실리콘막이 매립되지 않도록 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 성장시킨 후, 상기 실리콘막에 P 또는 As 이온을 주입하여 도핑하는 단계와;
    상기 실리콘막이 형성된 결과물 상에 질화막을 적층한 후, 상기 질화막과 실리콘막을 블랭켓 식각공정을 진행하여 금속 게이트전극 측벽에 스페이서를 형성하는 단계와;
    상기 스페이서 하부의 실리콘막에 재산화공정 또는 라이트산화공정을 진행하여 실리콘막을 산화시키는 단계를 포함하여 이루어진 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
  2. 제 1항에 있어서, 상기 질화막은 30∼200Å 두께로 적층하는 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
  3. 제 1항에 있어서, 상기 재산화공정 또는 라이트산화공정 시, 70∼250Å 두께의 실리콘막을 산화시키는 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
  4. 제 1항에 있어서, 상기 P 또는 As 이온 도핑 시, 1.0E18∼2.0E20/㎤ 의 도핑농도를 유지하는 것을 특징으로 하는 금속 게이트전극을 갖는 트랜지스터의 제조방법.
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