KR20010083626A - 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 트랜지스터 형성방법에 관한 것으로, 종래 트랜지스터 형성방법은 문턱전압조정 및 채널형성을 위한 이온주입영역이 소스/드레인영역과 중첩되는 부분이 발생하여 접합 커패시턴스가 커지고, 핫캐리어에 대한 신뢰성이 보장되지 않으며, 핫캐리어에 대한 신뢰성을 향상시키기 위한 게이트 재산화가 불가능한 문제점이 있었다. 따라서, 본 발명은 트랜치가 형성된 반도체기판 상부에 게이트산화막, 더미게이트용 물질막을 형성하고, 게이트가 형성될 영역에 맞추어 상기 더미게이트용 물질막 및 게이트산화막을 식각하여 더미게이트를 형성한 후 상기 드러난 반도체기판 상의 활성영역에 산화막을 형성하는 제 1공정과; 상기 형성한 구조 상부전면에 제 1절연막을 형성한후 에치백하여 더미게이트의 측면에 제 1절연막측벽을 형성하고, 이를 마스크로 상기 반도체기판 상에 이온을 주입하여 저농도 소스/드레인영역을 형성한후, 상기 웨이퍼 상부전면에 제 2절연막을 형성하고 이를 에치백하여 상기 제 1절연막측벽의 측면에 제 2절연막측벽을 형성한 다음, 이를 마스크로 상기 반도체기판 상에 이온을 주입하여 고농도 소스/드레인영역을 형성하는 제 2공정과; 상기 형성한 구조 상부전면에 층간절연막을 형성하고 상기 더미게이트용 물질막의 상부 일부가 제거되도록 평탄화한 후 더미게이트용 물질막을 제거하는 제 3공정과; 상기 공정으로 드러난 게이트산화막을 통해 반도체기판 상에 이온을 주입하여 문턱전압을 조절하고, 채널을 형성한후 상기 구조 상부전면에 금속막을 형성하고 상기 층간절연막이 드러나도록 평탄화하는 제 4공정으로 이루어지는 트랜지스터 형성방법을 통해 종래 리플레이스먼트 게이트 프로세스를 적용하여 소스/드레인을 먼저 형성함으로 인한 소스/드레인의 저 저항 획득과, 채널 및 게이트 형성 후 고온공정의 불필요함으로 인한 소자특성의 개선이라는 장점을 모두 취하면서, 게이트산화막의 재산화공정 및 더미게이트의 2중 측벽을 이용한 소스/드레인의 형성공정을 추가함으로써 소스/드레인영역의 접합 커패시턴스를 낮추고, 핫캐리어를 방지할 수 있도록 하여 소자의 특성을 더욱 향상시키면서 신뢰성을 높일 수 있는 효과가 있다.

Description

트랜지스터 형성방법{TRANSISTOR FORMING METHOD}
본 발명은 트랜지스터 형성방법에 관한 것으로, 특히 더미게이트를 이용하여 소스/드레인영역을 먼저 형성한후 채널, 게이트산화막 및 게이트를 형성하는 리플레이스먼트 게이트 프로세스(Replacement Gate Process)를 이용하면서 소자의 최대 전계값을 낮추고, 활성영역에 두꺼운 게이트산화막을 형성함으로써 핫캐리어에 대한 신뢰성을 높이기에 적당하도록 한 트랜지스터 형성방법에 관한 것이다.
현재 반도체 칩에서 모스트랜지스터의 게이트용 물질로 폴리실리콘이 주로 사용되고 있지만 소자의 고집적화, 고속화가 요구됨에 따라 금속게이트의 사용이 증가하고있다.(IEDM98 p.777)
그리고, 트랜지스터의 특성을 개선하고, 신뢰성을 높이기 위해서 더미게이트를 사용하여 소스/드레인 영역을 형성한후 채널이온을 주입하고, 게이트산화막, 금속게이트를 형성하는 리플레이스먼트 게이트 프로세스가 제안되었다.(ED-42(1) p.94, EDL-17(4) 0.157, IEDM97 p.821, IEDM98 p.785)
종래 트랜지스터 형성방법의 일실시예를 도 1a 내지 도 1d의 수순단면도를 참고하여 설명하면 다음과 같다.
트랜치(2)가 형성된 반도체기판(1) 상부에 희생산화막(3), 폴리실리콘(4)을 형성하고, 게이트가 형성될 영역에 맞추어 상기 폴리실리콘(4) 및 희생산화막(3)을 식각하여 더미게이트를 형성한후 상기 형성한 더미게이트를 하드마스크로 상기 반도체기판(1)의 활성영역에 이온을 주입하여 소스/드레인영역(5)을 형성하는 제 1공정과; 상기 형성한 구조 상부전면에 층간절연막(6)을 형성하고, 이를 상기 더미게이트의 상부가 드러나도록 평탄화하는 제 2공정과; 상기 더미게이트를 형성하고 있는 폴리실리콘(4) 및 희생산화막(3)을 제거하고, 필요한 경우 상기 드러난 반도체기판(1)상에 이온을 주입하여 문턱전압을 조절하면서 채널을 형성한후 상기 반도체기판(1)상에 게이트산화막(7)을 형성하는 제 3공정과; 상기 형성한 구조 상부전면에 금속막(8)을 형성하고, 이를 상기 층간절연막(6)이 드러나도록 평탄화하여 금속게이트를 형성하는 제 4공정으로 이루어진다.
먼저, 도 1a에 도시한 바와 같이 트랜치(2)가 형성된 반도체기판(1) 상부에 희생산화막(3), 폴리실리콘(4)을 형성하고, 게이트가 형성될 영역에 맞추어 상기 폴리실리콘(4) 및 희생산화막(3)을 식각하여 더미게이트를 형성한다.
그리고, 상기 형성한 더미게이트를 하드마스크로 상기 반도체기판(1)의 활성영역에 이온을 주입하여 소스/드레인영역(5)을 형성한다.
이때, 상기와 같이 소스/드레인영역(5)을 먼저 형성함으로써 이온 주입 후 후속공정을 진행하면서 충분한 열처리가 가능하여 소스/드레인영역(5)저항을 줄일 수 있다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 구조 상부전면에 층간절연막(6)을 형성하고, 이를 상기 더미게이트의 상부가 드러나도록 평탄화한다.
그 다음, 도 1c에 도시한 바와 같이 상기 더미게이트를 형성하고 있는 폴리실리콘(4) 및 희생산화막(3)을 제거하고, 필요한 경우 상기 드러난 반도체기판(1)상에 이온을 주입하여 문턱전압을 조절하면서 채널을 형성한후 상기 반도체기판(1)상에 게이트산화막(7)을 형성한다.
이때, 상기와 같이 채널이온을 주입하고, 게이트산화막(7)을 형성한후 고온공정이 필요하지 않게 됨으로써 트랜지스터의 특성을 개선할 수 있지만, 상기 형성된 소스/드레인영역(5)과 채널 주입영역이 겹치는 부분이 발생하므로 접합 커패시턴스가 커지고, 핫캐리어에 대한 신뢰성을 일부 상실하게된다.
그 다음, 도 1d에 도시한 바와 같이 상기 형성한 구조 상부전면에 금속막(8)을 형성하고, 이를 상기 층간절연막(6)이 드러나도록 평탄화하여 금속게이트를 형성한다.
상기와 같이 금속게이트를 형성할경우 게이트를 패터닝하지 않아도 되므로 식각공정에의한 게이트산화막(7)의 플라즈마손상을 방지하여 게이트산화막(7)의 신뢰성이 향상된다.
상기한 바와 같은 종래 트랜지스터 형성방법은 문턱전압조정 및 채널형성을 위한 이온주입영역이 소스/드레인영역과 중첩되는 부분이 발생하여 접합 커패시턴스가 커지고, 핫캐리어에 대한 신뢰성이 보장되지 않으며, 핫캐리어에 대한 신뢰성을 향상시키기 위한 게이트 재산화가 불가능한 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 종래 리플레이스먼트 게이트 프로세스가 가지는 장점을 모두 포함하면서도 소스/드레인영역의 접합 커패시턴스를 낮추고, 핫캐리어를 방지할 수있도록하여 소자의 특성을 향상시키면서 신뢰성을 높이도록 한 트랜지스터 형성방법을 제공하는데 있다.
도 1은 종래 트랜지스터 형성방법을 보인 수순단면도.
도 2는 본 발명 일실시예의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 트랜치
23 : 희생산화막 24 : 폴리실리콘
25 : 산화막 26 : 제 1절연막측벽
27 : 저농도 소스/드레인영역 28 : 제 2절연막측벽
29 : 고농도 소스/드레인영역 30 : 층간절연막
31 : 채널 32 : 금속막
상기한 바와 같은 본 발명의 목적을 달성하기 위한 트랜지스터 형성방법은 트랜치가 형성된 반도체기판 상부에 게이트산화막, 더미게이트용 물질막을 형성하고, 게이트가 형성될 영역에 맞추어 상기 더미게이트용 물질막 및 게이트산화막을 식각하여 더미게이트를 형성한후 상기 드러난 반도체기판 상의 활성영역에 산화막을 형성하는 제 1공정과; 상기 형성한 구조 상부전면에 제 1절연막을 형성한후 에치백하여 더미게이트의 측면에 제 1절연막측벽을 형성하고, 이를 마스크로 상기 반도체기판 상에 이온을 주입하여 저농도 소스/드레인영역을 형성한후, 상기 웨이퍼 상부전면에 제 2절연막을 형성하고 이를 에치백하여 상기 제 1절연막측벽의 측면에 제 2절연막측벽을 형성한 다음, 이를 마스크로 상기 반도체기판 상에 이온을 주입하여 고농도 소스/드레인영역을 형성하는 제 2공정과; 상기 형성한 구조 상부전면에 층간절연막을 형성하고 상기 더미게이트용 물질막의 상부 일부가 제거되도록 평탄화한 후 더미게이트용 물질막을 제거하는 제 3공정과; 상기 공정으로 드러난 게이트산화막을 통해 반도체기판 상에 이온을 주입하여 문턱전압을 조절하고, 채널을 형성한후 상기 구조 상부전면에 금속막을 형성하고 상기 층간절연막이 드러나도록 평탄화하는 제 4공정으로 이루어지는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 의한 트랜지스터 형성방법을 도 2a 내지 도 2d에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 트랜치(22)가 형성된 반도체기판(21) 상부에 게이트산화막(23), 폴리실리콘(24)을 형성하고, 게이트가 형성될 영역에 맞추어 상기 폴리실리콘(24) 및 게이트산화막(23)을 식각하여 더미게이트를 형성한후 상기 드러난 반도체기판(21) 상의 활성영역에 산화막(25)을 게이트산화막(23)보다 두껍게 형성한다.
상기와 같이 활성영역을 산화하여 산화막(25)을 형성함으로써 상기 더미게이트 하부에 위치한 게이트산화막(23)의 외곽부분이 산화되어 두꺼워지도록 한다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 구조 상부전면에 제 1절연막을 형성한후 에치백하여 더미게이트의 측면에 제 1절연막측벽(26)을 형성하고, 이를 마스크로 상기 반도체기판(21)상에 이온을 주입하여 저농도 소스/드레인영역(27)을 형성한다.
상기와 같이 게이트의 측면에 제 1절연막측벽(26)을 형성한후 이온을 주입하여 저농도 소스/드레인영역(27)을 형성하기 때문에 후속공정에서 상기 저농도 소스/드레인영역(27)을 이루는 이온들이 확산하더라도 게이트 하부의 채널형성영역을 침범하지 않으며, 상기 그 외각이 두꺼운 게이트산화막(23)에 의해서 소스/드레인영역에서 게이트로 전류가 흐르는 핫캐리어 특성도 개선된다.
그리고, 상기 웨이퍼 상부전면에 제 2절연막을 형성하고 이를 에치백하여 상기 제 1절연막측벽(26)의 측면에 제 2절연막측벽(28)을 형성한후 이를 마스크로 상기 반도체기판(21)상에 이온을 주입하여 고농도 소스/드레인영역(29)을 형성한다.
이때, 상기 저농도 소스/드레인영역(27), 고농도 소스/드레인영역(29)을 형성하기 위한 이온주입공정에서 상기 산화막(25)은 반도체기판(21)을 보호하기 위한 버퍼막의 역할을 하게된다.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조 상부전면에 층간절연막(30)을 형성하고 상기 폴리실리콘(24)의 상부 일부가 제거되도록 평탄화한 후 폴리실리콘(24)을 제거한다.
그 다음, 도 2d에 도시한 바와 같이 상기 공정으로 드러난 게이트산화막(23)을 통해 반도체기판(21)상에 이온을 주입하여 문턱전압(Vth)을 조절하고, 채널(31)을 형성한후 상기 구조 상부전면에 금속막(32)을 형성하고 상기 층간절연막(30)이 드러나도록 평탄화한다.
이때, 상기 공정에서 게이트산화막(23)이 폴리실리콘(24)의 제거공정과, 채널(31) 및 문턱전압을 조절하기 위한 이온주입시 손상을 입을 수도 있으므로 필요하다면 채널(31)형성과정이 끝난 후에 이를 제거하고 다시 형성할 수 있다.
상기 채널(31)형성을 위한 이온주입공정에서 상기 게이트산화막(23)의 외각이 두꺼우므로 그 부분에서는 이온주입이 마스킹 되므로 기 형성된 소스/드레인영역(27,29)에는 이온이 주입되지 않으므로 소스/드레인영역(27,29)의 접합 커패시턴스는 낮은 상태로 유지할 수 있게된다.
상기한 바와 같은 본 발명 트랜지스터 형성방법은 종래 리플레이스먼트 게이트 프로세스를 적용하여 소스/드레인을 먼저 형성함으로 인한 소스/드레인의 저 저항 획득과, 채널 및 게이트 형성 후 고온공정의 불필요함으로 인한 소자특성의 개선이라는 장점을 모두 취하면서, 게이트산화막의 재산화공정 및 더미게이트의 2중 측벽을 이용한 소스/드레인의 형성공정을 추가함으로써 소스/드레인영역의 접합 커패시턴스를 낮추고, 핫캐리어를 방지할 수 있도록하여 소자의 특성을 더욱 향상시키면서 신뢰성을 높일 수 있는 효과가 있다.

Claims (2)

  1. 트랜치가 형성된 반도체기판 상부에 게이트산화막, 더미게이트용 물질막을 형성하고, 게이트가 형성될 영역에 맞추어 상기 더미게이트용 물질막 및 게이트산화막을 식각하여 더미게이트를 형성한후 상기 드러난 반도체기판 상의 활성영역에 산화막을 형성하는 제 1공정과; 상기 형성한 구조 상부전면에 제 1절연막을 형성한후 에치백하여 더미게이트의 측면에 제 1절연막측벽을 형성하고, 이를 마스크로 상기 반도체기판 상에 이온을 주입하여 저농도 소스/드레인영역을 형성한후, 상기 웨이퍼 상부전면에 제 2절연막을 형성하고 이를 에치백하여 상기 제 1절연막측벽의 측면에 제 2절연막측벽을 형성한 다음, 이를 마스크로 상기 반도체기판 상에 이온을 주입하여 고농도 소스/드레인영역을 형성하는 제 2공정과; 상기 형성한 구조 상부전면에 층간절연막을 형성하고 상기 더미게이트용 물질막의 상부 일부가 제거되도록 평탄화한 후 더미게이트용 물질막을 제거하는 제 3공정과; 상기 공정으로 드러난 게이트산화막을 통해 반도체기판 상에 이온을 주입하여 문턱전압을 조절하고, 채널을 형성한후 상기 구조 상부전면에 금속막을 형성하고 상기 층간절연막이 드러나도록 평탄화하는 제 4공정으로 이루어지는 것을 특징으로 하는 트랜지스터 형성방법.
  2. 제 1항에 있어서, 상기 제 4공정에서 채널형성과정이 끝난 후 상기 게이트산화막을 제거하고, 그로 인해 드러난 반도체기판 상에 새로운 게이트산화막을 형성한후 웨이퍼 상부에 금속막을 형성하고 상기 층간절연막이 드러나도록 평탄화하는 것을 특징으로 하는 트랜지스터 형성방법.
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