KR100448166B1 - Ｍｏｓ 소자의 게이트 산화막 제조 방법 - Google Patents
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Abstract
이 발명은 MOS 소자의 게이트 산화막 제조 방법에 관한 것으로, 질화막을 이용하여 게이트 산화막의 모서리 부분을 중앙보다 두껍게 형성하여 소자에서 열전자(hot carrier)에 의한 산화막의 열화 및 특정 각도에서 이온 주입시 게이트 산화막의 손상을 줄일 수 있도록, 대략 판상으로서 둘레에는 소자 분리 영역이 형성되어 있고, 상기 소자 분리 영역의 내측으로는 반도체 불순물이 이온 주입되어 웰이 형성된 반도체 기판과; 상기 반도체 기판의 소자 분리 영역 내측의 상면중 일정 영역에 형성되어 있되, 대향되는 양측 단부의 두께가 중앙보다 더 두껍게 형성된 게이트 산화막과; 상기 게이트 산화막의 표면에 폴리실리콘으로 형성된 일정두께의 게이트 전극으로 이루어진 것을 특징으로 함.
Description
본 발명은 MOS 소자의 게이트 산화막 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 질화막을 이용하여 게이트 산화막의 모서리 부분을 중앙보다 두껍게 형성하여 소자에서 열전자에 의한 산화막의 열화 및 특정 각도에서 이온 주입시 게이트 산화막의 손상을 줄일 수 있는 MOS 소자의 게이트 산화막 제조 방법에 관한 것이다.
도1a 내지 도1c는 종래 MOS 소자의 게이트 산화막 제조 방법을 도시한 순차 설명도이다.
먼저, 도1a에 도시된 바와 같이 둘레에 소자 분리 영역(2')(STI; Shallow Trench Isolation)이 형성되어 있고, 상면에는 일정 두께로 희생 산화막(4')이 형성된 반도체 기판(1')을 제공한다.
상기와 같은 희생 산화막(4')의 형성 후에는 이온 주입, 펀치스루(punch-through) 및 문턱 전압 이온 주입 등에 의해 일정 깊이의 웰(3')을 형성한다. 물론, 상기와 같은 웰(3')의 형성 후에는 격자 손상을 제거하기 위해 급속 어닐링을 수행한다.
이어서, 도1b에 도시된 바와 같이 희생 산화막(4')을 에칭하여 제거한 후 일정두께의 게이트 산화막(7')을 형성한다. 그리고, 게이트 산화막(7')위에 폴리실리콘(polysilicon)을 이용하여 게이트 전극(8')을 증착한다. 또한, 포토리소그래피(photolithography)를 이용하여 감광막을 패터닝(patterning)한다.
이어서, 도1c에 도시된 바와 같이 게이트 전극(8') 위에 감광막을 마스크로 이용하여 드라이 에칭(dry etching)함으로써, 게이트 패턴을 형성한다.
이러한 방법은 주지된 바와 같이 일반적인 웰(3') 형성후부터 게이트 형성 초기 공정을 설명한 것이며, LDD(Lightly Doped Drain) 이온 주입 및스페이서(spacer) 형성후 소오스/드레인(source/drain) 이온 주입 등의 추가적인 공정이 더 진행된다.
한편, 상기와 같은 MOS 소자는 고집화됨에 따라 단채널 효과가 증가하는 현상이 있다. 상기 단채널 효과중 열전자에 의한 영향은 반도체 기판과 게이트 산화막 계면에 준위를 형성시켜 문턱전압을 변화시키고, 또한 게이트 모서리 부분의 게이트 산화막의 열화를 초래하여 소자 특성을 저하시키는 문제를 유발한다.
현재 이러한 열전자 영향을 줄이기 위해 LDD 이온 주입 또는 질화막을 적용하고 있으나, 상기 열전자에 의한 게이트 산화막의 열화를 완전히 억제하지는 못하고 있다.
더불어, 게이트 형성후 포켓(pocket), 펀치스로(punch-through) 등의 이온 주입 공정에서 특정 각도로 이온주입시 상기 게이트 산화막의 모서리 두께가 얇음으로써, 상기 게이트 산화막 모서리가 더욱 손상되는 문제도 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 질화막을 이용하여 게이트 산화막의 모서리 부분을 중앙보다 두껍게 형성하여 소자에서 열전자에 의한 산화막의 열화 및 특정 각도에서 이온 주입시 게이트 산화막의 손상을 줄일 수 있는 MOS 소자의 게이트 산화막 제조 방법을 제공하는데 있다.
도1a 내지 도1c는 종래 MOS 소자의 게이트 산화막 제조 방법을 도시한 순차 설명도이다.
도2는 본 발명에 의한 MOS 소자의 게이트 산화막 구조를 도시한 단면도이다.
도3a 내지 도3f는 본 발명에 의한 MOS 소자의 제조 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
1; 반도체 기판 2; 소자 분리 영역
3; 웰(well) 4; 희생 산화막
5; 질화막 6; 열산화막
7; 게이트 산화막 8; 게이트 전극
상기한 목적을 달성하기 위해 본 발명에 의한 MOS 소자의 구조는 대략 판상으로서 둘레에는 소자 분리 영역이 형성되어 있고, 상기 소자 분리 영역의 내측으로는 반도체 불순물이 이온 주입되어 웰이 형성된 반도체 기판과; 상기 반도체 기판의 소자 분리 영역 내측의 상면중 일정 영역에 형성되어 있되, 대향되는 양측 단부의 두께가 중앙보다 더 두껍게 형성된 게이트 산화막과; 상기 게이트 산화막의 표면에 폴리실리콘으로 형성된 일정두께의 게이트 전극으로 이루어진 것을 특징으로 한다.
여기서, 상기 게이트 산화막은 대향되는 양측 단부가 단면상 볼록한 형태로 형성됨이 바람직하다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 MOS 소자의 제조 방법은 대략 판상으로서 둘레에는 소자 분리 영역이 형성된 반도체 기판을 구비하고, 상기 반도체 기판의 상면에는 일정 두께로 희생 산화막을 형성하며, 상기 반도체 기판에 반도체 불순물을 이온 주입하여 일정 깊이의 웰을 형성하는 단계와; 상기 희생 산화막의 상면에 일정 두께로 질화막을 형성하는 단계와; 상기 질화막 및 희생 산화막을 일체로 관통하여 상기 반도체 기판의 웰중 일정 영역이 외측으로 노출되도록 식각하는 단계와; 상기 질화막 및 희생 산화막을 통하여 외측으로 노출된 웰에 일정 시간동안 열산화 공정을 수행하여 열산화막이 형성되도록 하는 단계와; 상기 질화막을 제거하는 단계와; 상기 웰 이온 주입시 손상된 희생 산화막을 식각하여 제거하고, 상기 열산화막은 상부가 볼록한 형태로 남아 있도록 식각하는 단계와; 상기 상부로 볼록한 형태의 열산화막 및 게이트 전극에 해당하는 영역에 열산화막을 더 형성하여 게이트 산화막을 형성하고, 패터닝하는 단계와; 상기 패터닝된 게이트 산화막의 표면에 폴리실리콘을 이용하여 게이트 전극을 형성하는 단계를 포함하여이루어진 것을 특징으로 한다.
여기서, 상기 게이트 산화막 형성 단계는 상기 게이트 전극의 둘레에 해당하는 열산화막의 두께가 중앙의 두께보다 볼록한 형태로 더 두껍게 형성되도록 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 MOS 소자의 게이트 산화막 제조 방법에 의하면, 게이트 산화막중 양측 단부(모서리)의 두께가 중앙보다 더 두껍게 형성됨으로써, 열전자에 의한 손상이 최소화되는 장점이 있다.
또한, 후공정중 특정 각도에서 소오스/드레인에 반도체 불순물을 이온 주입시 게이트 산화막의 양측 단부에 대한 손상을 줄여 소자의 특성을 향상시킬 수 있게 된다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명에 의한 MOS 소자의 게이트 산화막 구조를 도시한 단면도이다.
도시된 바와 같이 대략 판상으로서 둘레에는 소자 분리 영역(2)이 형성되어 있고, 상기 소자 분리 영역(2)의 내측에는 반도체 불순물(예를 들면 저농도의 P-형 불순물)이 이온 주입되어 일정 깊이로 웰(3)이 형성된 반도체 기판이 구비되어 있다.
또한, 상기 반도체 기판의 소자 분리 영역(2) 내측 즉, 웰(3)의 상면중 일정 영역에는 일정 두께로 게이트 산화막(7)이 형성되어 있되, 상기 게이트 산화막(7)의 양측 단부(모서리)의 두께는 중앙보다 더 두껍게 형성되어 있다. 즉, 상기 게이트 산화막(7)은 대향되는 양측 모서리가 단면상 상,하로 볼록한 형태로 형성되어 있다.
더불어, 상기 게이트 산화막(7)의 표면에는 폴리실리콘으로 일정두께의 게이트 전극(8)이 형성되어 있다.
물론, 상기 MOS 소자의 완성된 상태는 상기 게이트 전극(8)의 양측과 대응되는 웰(3)에 고농도의 N+형 불순물이 이온주입되어 소오스/드레인 영역이 형성될 수 있으며, 이는 주지된 사항이므로 설명을 생략하기로 한다.
이러한 구조의 MOS 소자의 게이트 산화막(7) 구조는, 상기 게이트 산화막(7)중 양측 단부(모서리)의 두께가 중앙보다 더 두껍게 형성됨으로써, 열전자에 의한 손상이 최소화된다. 즉, 웰(3)과 게이트 산화막(7)의 계면 사이에 준위 생성을 억제하여 문턱전압의 변화를 최소화함으로써 소자 특성을 향상시킨다.
더불어, 특정 각도에서 반도체 불순물을 이온 주입하여 소오스/드레인을 형성시, 상기 게이트 산화막(7)의 양측 단부에 대한 손상도 감소시킴으로써 소자의 특성을 더욱 향상시키게 된다.
도3a 내지 도3f는 본 발명에 의한 MOS 소자의 게이트 산화막 제조 방법을 도시한 순차 설명도이다.
먼저, 도3a에 도시된 바와 같이, 대략 판상으로서 둘레에는 소자 분리 영역(2) 즉, STI(Shallow Trench Isolation)가 형성된 반도체 기판(1)을 구비한다. 상기와 같은 반도체 기판(1)에는 상면에 일정 두께로 희생 산화막(4)을 형성한다.
이어서, 상기 반도체 기판(1)에 소정의 반도체 불순물(예를 들면 저농도의 P-형 불순물)을 이온 주입하여 일정 깊이의 웰(3)이 형성되도록 한다.
이어서, 도3b에 도시된 바와 같이, 상기 희생 산화막(4)의 상면에 일정 두께로 질화막(5)을 형성한다.
이어서, 도3c에 도시된 바와 같이, 상기 질화막(5) 및 희생 산화막(4)을 일체로 관통하여 상기 반도체 기판(1)의 웰(3)중 일정 영역이 외측으로 노출되도록 한다. 즉, 상기 질화막(5)의 표면에 감광막을 형성한 후, 통상적인 사진 및 현상 공정을 통하여 상기 감광막중 소정 영역이 제거되도록 한 상태에서, 건식 식각 등의 방법으로 상기 질화막(5) 및 희생 산화막(4)이 제거되도록 한다.
이어서, 상기 질화막(5)을 마스크로 이용하여 상기 질화막(5) 및 희생 산화막(4)을 통하여 외측으로 노출된 웰(3)에 일정시간 동안 열산화 공정을 수행하여 소정 두께의 열산화막(6)이 형성되도록 한다. 이때, 상기 열산화막(6)은 상부 및 하부를 향하여 볼록한 형태로 형성된다.
이어서, 도3d에 도시된 바와 같이, 통상적인 방법으로 상기 질화막(5)을 식각하여 제거한다. 예를 들면, 플라즈마를 이용한 건식 식각 방법을 이용하며 이때 사용되는 식각액은 CHF3, BF3, SIF3등이 될 수 있다.
이어서, 도3e에 도시된 바와 같이, 웰(3)의 이온 주입시 손상된 희생산화막(4)을 식각하여 제거하되, 상기 열산화막(6)은 상부가 볼록한 형태로 남아 있도록 식각한다.
또한, 상기 상부로 볼록한 형태의 열산화막(6) 및 게이트 전극(8)에 해당하는 영역에는 다시 고순도의 열산화막(9)을 더 형성하여 게이트 산화막(7)을 형성하되, 이때 상기 게이트 산화막(7)의 모서리 영역이 되는 열산화막(6)은 상부로 볼록한 형태가 되도록 한다. 물론, 건식 식각을 통하여 패터닝함으로써, 상기 열산화막(6)을 포함하는 게이트 산화막(7)만이 남도록 한다.
이어서, 도3f에 도시된 바와 같이, 상기 패터닝된 게이트 산화막(7)의 표면에 폴리실리콘을 이용하여 게이트 전극(8)을 형성한다.
이러한 단계후에는 주지된 바와 같이 상기 게이트 전극(8)의 외주연에 스페이서 등을 형성한다. 또한, 상기 게이트 전극(8)의 외주연과 대응되는 웰(3)에 고농도의 N+형 불순물을 이온주입함으로써 소오스/드레인이 형성되도록 하여 MOS 소자가 완성되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 MOS 소자의 게이트 산화막 제조 방법에 의하면, 게이트 산화막중 양측 단부(모서리)의 두께가 중앙보다 더 두껍게 형성됨으로써, 열전자에 의한 손상이 최소화되는 효과가 있다.
또한, 후공정중 특정 각도에서 소오스/드레인에 반도체 불순물을 이온 주입시 게이트 산화막의 양측 단부에 대한 손상을 줄여 소자의 특성을 향상시킬 수 있는 효과가 있다.
Claims (4)
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- (정정) 판상으로서 둘레에는 소자 분리 영역이 형성된 반도체 기판을 구비하고, 상기 반도체 기판의 상면에는 일정 두께로 희생 산화막을 형성하며, 상기 반도체 기판에 불순물을 이온 주입하여 일정 깊이의 웰을 형성하는 단계;상기 희생 산화막의 상면에 일정 두께로 질화막을 형성하는 단계;상기 질화막 및 희생 산화막을 일체로 관통하여 상기 반도체 기판의 웰중 일정 영역이 외측으로 노출되도록 식각하는 단계;상기 질화막 및 희생 산화막을 통하여 외측으로 노출된 웰에 일정 시간동안 열산화 공정을 수행하여 열산화막이 형성되도록 하는 단계;상기 질화막을 제거하는 단계;상기 웰에 이온 주입시 손상된 희생 산화막을 식각하여 제거하고, 상기 열산화막은 상부가 볼록한 형태로 남아 있도록 식각하는 단계;상기 상부로 볼록한 형태의 열산화막 및 게이트 전극에 해당하는 영역에 열산화막을 더 형성하여 게이트 산화막을 형성하고, 패터닝하는 단계; 및,상기 패터닝된 게이트 산화막의 표면에 폴리실리콘을 이용하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 MOS 소자의 게이트 산화막 제조 방법.
- 제3항에 있어서, 상기 게이트 산화막 형성 단계는 상기 게이트 전극의 둘레에 해당하는 열산화막의 두께가 중앙의 두께보다 볼록한 형태로 더 두껍게 형성되도록 함을 특징으로 하는 MOS 소자의 게이트 산화막 제조 방법.
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| AMND | Amendment | ||
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Payment date: 20110809 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |