JP2001250941A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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Abstract
(57)【要約】
【課題】 ゲート酸化膜を薄くしたり、ゲート長を短く
してトランジスタ性能を向上させる場合でも、ホットエ
レクトロン注入によるしきい電圧値のシフトや相互コン
ダクタンスの低下を防止することができるＭＯＳトラン
ジスタを有す半導体装置およびその製法を提供する。 【解決手段】 半導体層１にソース２およびドレイン３
が形成され、そのソース２およびドレイン３に挟まれる
チャネル４上にゲート酸化膜５およびゲート電極６が設
けられている。このドレイン３のジャンクション部の電
界強度が最大となる位置上のゲート酸化膜４が、チャネ
ル４中央部上のゲート酸化膜４より厚く形成されてい
る。
してトランジスタ性能を向上させる場合でも、ホットエ
レクトロン注入によるしきい電圧値のシフトや相互コン
ダクタンスの低下を防止することができるＭＯＳトラン
ジスタを有す半導体装置およびその製法を提供する。 【解決手段】 半導体層１にソース２およびドレイン３
が形成され、そのソース２およびドレイン３に挟まれる
チャネル４上にゲート酸化膜５およびゲート電極６が設
けられている。このドレイン３のジャンクション部の電
界強度が最大となる位置上のゲート酸化膜４が、チャネ
ル４中央部上のゲート酸化膜４より厚く形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを有する半導体装置およびその製法に関する。さらに
詳しくは、トランジスタの高性能化に伴い、ゲート長が
短くなり、ゲート酸化膜が薄くなるＭＯＳトランジスタ
においても、ホットエレクトロン耐性が改良された半導
体装置およびその製法に関する。
タを有する半導体装置およびその製法に関する。さらに
詳しくは、トランジスタの高性能化に伴い、ゲート長が
短くなり、ゲート酸化膜が薄くなるＭＯＳトランジスタ
においても、ホットエレクトロン耐性が改良された半導
体装置およびその製法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、図５に模式的に
示されるように、半導体層２１にソース２２およびドレ
イン２３が形成され、その間のチャネル２４上にゲート
酸化膜２５を介してポリシリコンなどからなるゲート電
極２６が設けられることにより形成されている。このＭ
ＯＳトランジスタは、近年の半導体装置の高性能化に伴
い、低い駆動電圧で動作するようにゲート酸化膜２５を
薄くし、またはゲート長（ソース・ドレイン間距離）を
短くする傾向にある。しかし、ゲート酸化膜２５を薄く
するとゲート電界の影響が大きくなり、また、ゲート長
を短くするとソース・ドレイン間の電界が強くなるた
め、ホットエレクトロンの影響が顕著となり、しきい電
圧値ＶTがシフトしたり、トランジスタの相互コンダク
タンスｇmの低下が生じるという問題がある。
示されるように、半導体層２１にソース２２およびドレ
イン２３が形成され、その間のチャネル２４上にゲート
酸化膜２５を介してポリシリコンなどからなるゲート電
極２６が設けられることにより形成されている。このＭ
ＯＳトランジスタは、近年の半導体装置の高性能化に伴
い、低い駆動電圧で動作するようにゲート酸化膜２５を
薄くし、またはゲート長（ソース・ドレイン間距離）を
短くする傾向にある。しかし、ゲート酸化膜２５を薄く
するとゲート電界の影響が大きくなり、また、ゲート長
を短くするとソース・ドレイン間の電界が強くなるた
め、ホットエレクトロンの影響が顕著となり、しきい電
圧値ＶTがシフトしたり、トランジスタの相互コンダク
タンスｇmの低下が生じるという問題がある。
【０００３】ホットエレクトロンには、チャネルホット
エレクトロン（ＣＨＥ）、ドレインアバランシェホット
キャリア（ＤＡＨＣ）、２次的に発生したホットエレク
トロン（ＳＧＨＥ）がある。ＣＨＥは、図５のＡで示さ
れるように、チャネルを流れる電子（黒丸）がゲート電
極の高電界で加速されてゲート酸化膜２５に注入される
もので、ｇm低下やしきい電圧値のシフトを生じやす
い。また、ＤＡＨＣは、図５のＢで示されるように、ド
レイン付近の衝突電離で生じた電子（黒丸）と正孔（白
丸）がゲート酸化膜に注入されるもので、ゲート酸化膜
にトラップされるとＶTシフトの原因となり、また、Ｓ
ｉＯ2−Ｓｉ界面のＳｉ−Ｈボンドを切って界面準位を
発生させるため、ｇm低下が生じる。さらに、ＳＧＨＥ
は、図５のＣで示されるように、衝突電離で生じた正孔
が空乏層で加速され、再び衝突電離を起こして発生した
キャリアが注入されるもので、同様にＶTシフトが生じ
る。
エレクトロン（ＣＨＥ）、ドレインアバランシェホット
キャリア（ＤＡＨＣ）、２次的に発生したホットエレク
トロン（ＳＧＨＥ）がある。ＣＨＥは、図５のＡで示さ
れるように、チャネルを流れる電子（黒丸）がゲート電
極の高電界で加速されてゲート酸化膜２５に注入される
もので、ｇm低下やしきい電圧値のシフトを生じやす
い。また、ＤＡＨＣは、図５のＢで示されるように、ド
レイン付近の衝突電離で生じた電子（黒丸）と正孔（白
丸）がゲート酸化膜に注入されるもので、ゲート酸化膜
にトラップされるとＶTシフトの原因となり、また、Ｓ
ｉＯ2−Ｓｉ界面のＳｉ−Ｈボンドを切って界面準位を
発生させるため、ｇm低下が生じる。さらに、ＳＧＨＥ
は、図５のＣで示されるように、衝突電離で生じた正孔
が空乏層で加速され、再び衝突電離を起こして発生した
キャリアが注入されるもので、同様にＶTシフトが生じ
る。
【０００４】前述したホットエレクトロン注入のメカニ
ズムのうち、ＤＡＨＣによるものが一番多く、常温での
特性劣化も一番大きい。このＤＡＨＣによりゲート酸化
膜であるＳｉＯ2に注入されるホットキャリアは、基板
電流ＩSUBと比例関係にある。このＤＡＨＣに対する従
来の対策として、ＤＤＤ（double diffusion drain）構
造や、ＬＤＤ（lightly doped drain）構造などが用い
られ、ドレインジャンクションの電界強度を弱くする方
法が用いられている。
ズムのうち、ＤＡＨＣによるものが一番多く、常温での
特性劣化も一番大きい。このＤＡＨＣによりゲート酸化
膜であるＳｉＯ2に注入されるホットキャリアは、基板
電流ＩSUBと比例関係にある。このＤＡＨＣに対する従
来の対策として、ＤＤＤ（double diffusion drain）構
造や、ＬＤＤ（lightly doped drain）構造などが用い
られ、ドレインジャンクションの電界強度を弱くする方
法が用いられている。
【０００５】
【発明が解決しようとする課題】前述のように、ＭＯＳ
ＦＥＴのホットキャリア対策としては、ＤＤＤ構造やＬ
ＤＤ構造が従来から用いられているが、ＦＥＴの性能を
向上するためには、ゲート酸化膜を薄くしたり、ゲート
長を短くする必要がある。ゲート酸化膜を薄くすると、
ゲート電界の作用が大きくなり、図６にゲート酸化膜の
厚さに対する基板電流ＩSUBの関係が示されるように、
反比例的に基板電流ＩSUBが増加し、この基板電流ＩSUB
にほぼ比例する前述のＤＡＨＣによるホットエレクトロ
ンの注入が増加する。また、ゲート長が短くなると、ソ
ース・ドレイン間の電界が強くなり、ドレインジャンク
ション部における衝突電離が大きくなるため、ホットエ
レクトロンの発生が多くなり、ゲート酸化膜への注入も
多くなる。そのため、ホットエレクトロン耐性が弱くな
り、信頼性が低下するという問題がある。
ＦＥＴのホットキャリア対策としては、ＤＤＤ構造やＬ
ＤＤ構造が従来から用いられているが、ＦＥＴの性能を
向上するためには、ゲート酸化膜を薄くしたり、ゲート
長を短くする必要がある。ゲート酸化膜を薄くすると、
ゲート電界の作用が大きくなり、図６にゲート酸化膜の
厚さに対する基板電流ＩSUBの関係が示されるように、
反比例的に基板電流ＩSUBが増加し、この基板電流ＩSUB
にほぼ比例する前述のＤＡＨＣによるホットエレクトロ
ンの注入が増加する。また、ゲート長が短くなると、ソ
ース・ドレイン間の電界が強くなり、ドレインジャンク
ション部における衝突電離が大きくなるため、ホットエ
レクトロンの発生が多くなり、ゲート酸化膜への注入も
多くなる。そのため、ホットエレクトロン耐性が弱くな
り、信頼性が低下するという問題がある。
【０００６】一方、ゲート電極をパターニングする際に
その端部のゲート酸化膜が劣化してゲート耐圧が低下す
るという問題を解決するため、図７に示されるように、
ゲート電極２６端部の酸化膜２５を部分的に厚くする構
造は用いられている。しかし、この構造は、ゲート酸化
膜２５の端部のみを厚くするもので、前述のＤＡＨＣに
よるホットエレクトロン注入の対策にはなっていない。
すなわち、後述するように、ＤＡＨＣによるホットエレ
クトロンの注入されやすい場所は、ゲート電極端部とは
異なり、従来のゲート酸化膜の厚い部分２５ａは、ホッ
トエレクトロン注入に対する最適化された場所ではな
い。
その端部のゲート酸化膜が劣化してゲート耐圧が低下す
るという問題を解決するため、図７に示されるように、
ゲート電極２６端部の酸化膜２５を部分的に厚くする構
造は用いられている。しかし、この構造は、ゲート酸化
膜２５の端部のみを厚くするもので、前述のＤＡＨＣに
よるホットエレクトロン注入の対策にはなっていない。
すなわち、後述するように、ＤＡＨＣによるホットエレ
クトロンの注入されやすい場所は、ゲート電極端部とは
異なり、従来のゲート酸化膜の厚い部分２５ａは、ホッ
トエレクトロン注入に対する最適化された場所ではな
い。
【０００７】本発明は、このような問題を解決するため
になされたもので、ゲート酸化膜を薄くしたり、ゲート
長を短くしてトランジスタ性能を向上させる場合でも、
ホットエレクトロン注入によるしきい電圧値のシフトや
相互コンダクタンスの低下を防止することができるＭＯ
Ｓトランジスタを有す半導体装置およびその製法を提供
することを目的とする。
になされたもので、ゲート酸化膜を薄くしたり、ゲート
長を短くしてトランジスタ性能を向上させる場合でも、
ホットエレクトロン注入によるしきい電圧値のシフトや
相互コンダクタンスの低下を防止することができるＭＯ
Ｓトランジスタを有す半導体装置およびその製法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、ゲート酸化
膜を薄くしたり、ゲート長を短くしたときのホットエレ
クトロンの影響を少なくするため、鋭意検討を重ねた結
果、ＤＡＨＣによるホットエレクトロンが最も特性の劣
化に影響し、このＤＡＨＣによるホットエレクトロン
は、ドレインジャンクションの電界強度が最も強い場所
で強く発生し、そのホットエレクトロンがゲート酸化膜
に注入されるため、ゲート酸化膜へのホットエレクトロ
ンの注入場所は、電界強度の最も強い場所の近傍が大部
分であることを見出した。この電界強度の最も強い場所
は、トランジスタのシングルドレイン構造、ＤＤＤ構
造、ＬＤＤ構造などの構造によりドレイン端部からの距
離がほぼ一定の場所に形成されることが知られており、
しかもその部分は空乏層内となり、ゲート電極の作用は
余り受けず、この部分のゲート酸化膜を厚くしても、ト
ランジスタ特性には何ら影響せず、ホットエレクトロン
の注入を抑制することができることを見出した。
膜を薄くしたり、ゲート長を短くしたときのホットエレ
クトロンの影響を少なくするため、鋭意検討を重ねた結
果、ＤＡＨＣによるホットエレクトロンが最も特性の劣
化に影響し、このＤＡＨＣによるホットエレクトロン
は、ドレインジャンクションの電界強度が最も強い場所
で強く発生し、そのホットエレクトロンがゲート酸化膜
に注入されるため、ゲート酸化膜へのホットエレクトロ
ンの注入場所は、電界強度の最も強い場所の近傍が大部
分であることを見出した。この電界強度の最も強い場所
は、トランジスタのシングルドレイン構造、ＤＤＤ構
造、ＬＤＤ構造などの構造によりドレイン端部からの距
離がほぼ一定の場所に形成されることが知られており、
しかもその部分は空乏層内となり、ゲート電極の作用は
余り受けず、この部分のゲート酸化膜を厚くしても、ト
ランジスタ特性には何ら影響せず、ホットエレクトロン
の注入を抑制することができることを見出した。
【０００９】本発明による半導体装置は、半導体層と、
該半導体層に形成されるソースおよびドレインと、前記
半導体層上に設けられるゲート酸化膜と、前記ソースお
よびドレインに挟まれるチャネル上に前記ゲート酸化膜
を介して設けられるゲート電極とからなるＭＯＳトラン
ジスタを有する半導体装置であって、前記ドレインのジ
ャンクション部の電界強度が最大となる位置上における
前記ゲート酸化膜が前記チャネル中央部上のゲート酸化
膜より厚く形成されている。
該半導体層に形成されるソースおよびドレインと、前記
半導体層上に設けられるゲート酸化膜と、前記ソースお
よびドレインに挟まれるチャネル上に前記ゲート酸化膜
を介して設けられるゲート電極とからなるＭＯＳトラン
ジスタを有する半導体装置であって、前記ドレインのジ
ャンクション部の電界強度が最大となる位置上における
前記ゲート酸化膜が前記チャネル中央部上のゲート酸化
膜より厚く形成されている。
【００１０】ここにドレインジャンクション部の電界強
度が最大の位置とは、図４にドレイン端部からの距離ｘ
に対する電界強度が示されるように、トランジスタの構
造（ＤＤＤ構造やＬＤＤ構造など）によりドレイン端部
からほぼ一定の場所に電界強度がピークになる位置があ
ることが知られており、その近傍を意味する。なお、ド
レイン端部のゲート電極端部からの距離は、素子により
異なるが、ゲート電極をマスクとして不純物を導入する
ドレインの拡散深さのほぼ８０％程度であり、拡散深さ
の設計によりそのドレイン端部の位置を計算することが
できる。
度が最大の位置とは、図４にドレイン端部からの距離ｘ
に対する電界強度が示されるように、トランジスタの構
造（ＤＤＤ構造やＬＤＤ構造など）によりドレイン端部
からほぼ一定の場所に電界強度がピークになる位置があ
ることが知られており、その近傍を意味する。なお、ド
レイン端部のゲート電極端部からの距離は、素子により
異なるが、ゲート電極をマスクとして不純物を導入する
ドレインの拡散深さのほぼ８０％程度であり、拡散深さ
の設計によりそのドレイン端部の位置を計算することが
できる。
【００１１】この構造にすることにより、ホットエレク
トロンの発生しやすいドレインジャンクション部の電界
強度が最大の部分におけるゲート酸化膜は厚く形成され
ているため、ゲート電界の影響が弱まり、衝突電離で生
じた電子と正孔が酸化膜に注入されるのを弱めることが
できる（基板電流を低下させることができる）。一方、
この電界強度が最大の部分は空乏層部分になっており、
ゲート電極による制御がなくてもこの部分に達した電子
はドレインに容易に達するため、ゲート酸化膜が厚くな
ってゲート電界が充分に及ばなくてもトランジスタの動
作には何ら影響を生じない。その結果、トランジスタの
特性は、薄いゲート酸化膜による高特性を維持しなが
ら、ホットエレクトロンのゲート酸化膜への注入はゲー
ト酸化膜を厚くした部分により阻止され、しきい電圧Ｖ
Tがシフトしたり、相互コンダクタンスｇmの低下が生じ
ることはない。
トロンの発生しやすいドレインジャンクション部の電界
強度が最大の部分におけるゲート酸化膜は厚く形成され
ているため、ゲート電界の影響が弱まり、衝突電離で生
じた電子と正孔が酸化膜に注入されるのを弱めることが
できる（基板電流を低下させることができる）。一方、
この電界強度が最大の部分は空乏層部分になっており、
ゲート電極による制御がなくてもこの部分に達した電子
はドレインに容易に達するため、ゲート酸化膜が厚くな
ってゲート電界が充分に及ばなくてもトランジスタの動
作には何ら影響を生じない。その結果、トランジスタの
特性は、薄いゲート酸化膜による高特性を維持しなが
ら、ホットエレクトロンのゲート酸化膜への注入はゲー
ト酸化膜を厚くした部分により阻止され、しきい電圧Ｖ
Tがシフトしたり、相互コンダクタンスｇmの低下が生じ
ることはない。
【００１２】前記ドレイン領域がＤＤＤ構造またはＬＤ
Ｄ構造であれば、電界最大位置の近傍は空乏層内になる
ため、その上部のゲート酸化膜を厚くする部分の長さが
少々大きめに形成されてもトランジスタ特性に影響する
ことがなく、確実にホットエレクトロンの注入を阻止す
ることができる。
Ｄ構造であれば、電界最大位置の近傍は空乏層内になる
ため、その上部のゲート酸化膜を厚くする部分の長さが
少々大きめに形成されてもトランジスタ特性に影響する
ことがなく、確実にホットエレクトロンの注入を阻止す
ることができる。
【００１３】本発明による半導体装置の製法は、（ａ）
半導体層表面にゲート酸化膜を形成し、（ｂ）該ゲート
酸化膜上にポリシリコンによりゲート電極を形成し、
（ｃ）該ゲート電極から露出する前記酸化膜および該ゲ
ート電極端部の少なくともドレインジャンクション部の
電界最大位置に至るまでの前記ゲート酸化膜をエッチン
グ除去し、（ｄ）前記エッチングにより露出する半導体
層および前記ゲート電極を酸化することにより、前記電
界最大位置上のゲート酸化膜を該ゲート電極中心部のゲ
ート酸化膜より厚くすることを特徴とする。
半導体層表面にゲート酸化膜を形成し、（ｂ）該ゲート
酸化膜上にポリシリコンによりゲート電極を形成し、
（ｃ）該ゲート電極から露出する前記酸化膜および該ゲ
ート電極端部の少なくともドレインジャンクション部の
電界最大位置に至るまでの前記ゲート酸化膜をエッチン
グ除去し、（ｄ）前記エッチングにより露出する半導体
層および前記ゲート電極を酸化することにより、前記電
界最大位置上のゲート酸化膜を該ゲート電極中心部のゲ
ート酸化膜より厚くすることを特徴とする。
【００１４】
【発明の実施の形態】つぎに、本発明による半導体装置
およびその製法について説明をする。本発明による半導
体装置のＭＯＳトランジスタ部分は、図１にその一実施
形態の断面説明図が示されるように、半導体層１にソー
ス２およびドレイン３が形成され、そのソース２および
ドレイン３に挟まれるチャネル４上にゲート酸化膜５お
よびゲート電極６が設けられている。本発明では、この
ドレイン３のジャンクション部の電界強度が最大となる
位置Ｄ上のゲート酸化膜５ａが、チャネル４中央部上の
ゲート酸化膜５より厚く形成されていることに特徴があ
る。
およびその製法について説明をする。本発明による半導
体装置のＭＯＳトランジスタ部分は、図１にその一実施
形態の断面説明図が示されるように、半導体層１にソー
ス２およびドレイン３が形成され、そのソース２および
ドレイン３に挟まれるチャネル４上にゲート酸化膜５お
よびゲート電極６が設けられている。本発明では、この
ドレイン３のジャンクション部の電界強度が最大となる
位置Ｄ上のゲート酸化膜５ａが、チャネル４中央部上の
ゲート酸化膜５より厚く形成されていることに特徴があ
る。
【００１５】半導体層１は、たとえばシリコンからなる
ｐ形半導体基板が用いられ、通常のＭＯＳＦＥＴと同様
にゲート電極６をマスクとしたセルフアラインにより、
ソース２、ドレイン３が形成され、その間のチャネル４
上にゲート酸化膜５を介してポリシリコンなどからなる
ゲート電極６が形成されている。図１に示される例で
は、ＤＤＤ構造のＭＯＳＦＥＴが示されている。すなわ
ち、ソース２およびドレイン３は、たとえばリン（Ｐ）
およびヒ素（Ａｓ）のイオンを打ち込み、熱処理をして
拡散することにより、拡散係数の大きいＰが広く広がっ
てｎ-領域２ｂ、３ｂが形成され、その表面側に拡散係
数の小さいＡｓとＰの拡散領域であるｎ+領域２ａ、３
ａが形成された２重拡散領域として形成されている。
ｐ形半導体基板が用いられ、通常のＭＯＳＦＥＴと同様
にゲート電極６をマスクとしたセルフアラインにより、
ソース２、ドレイン３が形成され、その間のチャネル４
上にゲート酸化膜５を介してポリシリコンなどからなる
ゲート電極６が形成されている。図１に示される例で
は、ＤＤＤ構造のＭＯＳＦＥＴが示されている。すなわ
ち、ソース２およびドレイン３は、たとえばリン（Ｐ）
およびヒ素（Ａｓ）のイオンを打ち込み、熱処理をして
拡散することにより、拡散係数の大きいＰが広く広がっ
てｎ-領域２ｂ、３ｂが形成され、その表面側に拡散係
数の小さいＡｓとＰの拡散領域であるｎ+領域２ａ、３
ａが形成された２重拡散領域として形成されている。
【００１６】ドレインジャンクションの電界最大部Ｄ近
傍からドレイン電極６の端部にかけての酸化膜５ａの厚
さｈは、ドレイン電極６中央部の厚さｔのほぼ２倍程度
に厚く形成されている。ドレインジャンクションの電界
最大部Ｄは、たとえば図４（ａ）に示されるように、ド
レイン３の端部からドレイン３の中心方向への距離を正
として、ＦＥＴ構造それぞれによる電界強度分布が図４
（ｂ）に示されるように、シングルドレイン構造Ａｓ−
Ｄの場合は殆ど０（ドレイン端部上）、ＤＤＤ構造の場
合は０.０４μｍ程度、ＬＤＤ構造の場合は０.０６μｍ
程度の位置に電界最大点が形成されることが知られてい
る。すなわち、ＦＥＴ構造により、ドレインジャンクシ
ョンの電界最大点は、ドレイン３端部からの距離で分っ
ている。また、ドレイン３端部は、通常ドレイン３の拡
散深さの８０％程度になることが知られている。そのた
め、ＦＥＴ構造の設計により、そのドレイン３の拡散深
さも定まり、電界最大点の位置は定まる。そのため、ゲ
ート電極６端部からその最大点位置までの酸化膜５ａを
厚くすることにより、図１に示されるようなトランジス
タ構造が形成される。
傍からドレイン電極６の端部にかけての酸化膜５ａの厚
さｈは、ドレイン電極６中央部の厚さｔのほぼ２倍程度
に厚く形成されている。ドレインジャンクションの電界
最大部Ｄは、たとえば図４（ａ）に示されるように、ド
レイン３の端部からドレイン３の中心方向への距離を正
として、ＦＥＴ構造それぞれによる電界強度分布が図４
（ｂ）に示されるように、シングルドレイン構造Ａｓ−
Ｄの場合は殆ど０（ドレイン端部上）、ＤＤＤ構造の場
合は０.０４μｍ程度、ＬＤＤ構造の場合は０.０６μｍ
程度の位置に電界最大点が形成されることが知られてい
る。すなわち、ＦＥＴ構造により、ドレインジャンクシ
ョンの電界最大点は、ドレイン３端部からの距離で分っ
ている。また、ドレイン３端部は、通常ドレイン３の拡
散深さの８０％程度になることが知られている。そのた
め、ＦＥＴ構造の設計により、そのドレイン３の拡散深
さも定まり、電界最大点の位置は定まる。そのため、ゲ
ート電極６端部からその最大点位置までの酸化膜５ａを
厚くすることにより、図１に示されるようなトランジス
タ構造が形成される。
【００１７】ゲート酸化膜５の電界最大点部分の酸化膜
を厚くする方法は、たとえばポリシリコンからなるゲー
ト電極を形成した後に、その周囲の半導体層上の酸化膜
をエッチングにより除去し、さらにゲート電極６端部の
下部の酸化膜までエッチングされるようにオーバーエッ
チングをすることにより、ゲート電極６端部は半導体層
１との間に間隙部が形成される。そののち、たとえば８
５０〜９５０℃で１５〜６０分程度の熱処理をすること
により、間隙部分の半導体層１およびゲート電極のポリ
シリコン膜が共に酸化し、その部分の酸化膜５ａが厚く
形成される。ゲート電極６端部から酸化膜５ａを厚くす
る長さＮは、前述のようにＦＥＴの設計により電界最大
点の位置が分っており、その部分まで達するように、半
導体層表面の酸化膜をエッチングする際に、オーバーエ
ッチングをすることにより、所望の寸法で精度よく形成
することができる。
を厚くする方法は、たとえばポリシリコンからなるゲー
ト電極を形成した後に、その周囲の半導体層上の酸化膜
をエッチングにより除去し、さらにゲート電極６端部の
下部の酸化膜までエッチングされるようにオーバーエッ
チングをすることにより、ゲート電極６端部は半導体層
１との間に間隙部が形成される。そののち、たとえば８
５０〜９５０℃で１５〜６０分程度の熱処理をすること
により、間隙部分の半導体層１およびゲート電極のポリ
シリコン膜が共に酸化し、その部分の酸化膜５ａが厚く
形成される。ゲート電極６端部から酸化膜５ａを厚くす
る長さＮは、前述のようにＦＥＴの設計により電界最大
点の位置が分っており、その部分まで達するように、半
導体層表面の酸化膜をエッチングする際に、オーバーエ
ッチングをすることにより、所望の寸法で精度よく形成
することができる。
【００１８】たとえばドレイン３全体の拡散深さｄが
０.３μｍ程度で、その下側に拡散されるｎ-領域３ｂの
拡散深さｆが０.１μｍ程度のＤＤＤ構造の場合、ゲー
ト電極６端部から内部への拡散広がりＱは０.２４μｍ
程度となり、ドレイン端部から電界最大部Ｄまでの距離
Ｍは０.０４μｍ程度であるため、ゲート電極６端部か
らの厚い酸化膜５ａの形成する範囲は、０.２〜０.２４
μｍ程度となる。すなわち、従来のゲート電極端部の酸
化膜を厚くする場合は、０.０２〜０.０５μｍ程度であ
り、ホットエレクトロン注入を阻止するのには殆ど寄与
しないが、本発明の厚い酸化膜５は、０.２μｍ程度内
部の電界最大点部分上の酸化膜が厚く形成されているた
め、有効にホットエレクトロンの注入を阻止することが
できる。
０.３μｍ程度で、その下側に拡散されるｎ-領域３ｂの
拡散深さｆが０.１μｍ程度のＤＤＤ構造の場合、ゲー
ト電極６端部から内部への拡散広がりＱは０.２４μｍ
程度となり、ドレイン端部から電界最大部Ｄまでの距離
Ｍは０.０４μｍ程度であるため、ゲート電極６端部か
らの厚い酸化膜５ａの形成する範囲は、０.２〜０.２４
μｍ程度となる。すなわち、従来のゲート電極端部の酸
化膜を厚くする場合は、０.０２〜０.０５μｍ程度であ
り、ホットエレクトロン注入を阻止するのには殆ど寄与
しないが、本発明の厚い酸化膜５は、０.２μｍ程度内
部の電界最大点部分上の酸化膜が厚く形成されているた
め、有効にホットエレクトロンの注入を阻止することが
できる。
【００１９】つぎに、このＭＯＳＦＥＴ部分の製法を図
３に示される工程説明図を参照しながら説明する。ま
ず、図３（ａ）に示されるように、通常のＭＯＳＦＥＴ
の製造プロセスにより、半導体層１上にゲート酸化膜５
を介して設けられたポリシリコン膜を選択的にエッチン
グし、レジスト膜を剥離することにより、ゲート電極６
をゲート酸化膜５上に形成する。なお、７は素子分離用
のＬＯＣＯＳ酸化膜で、８はその下側にｐ+領域に形成
されたチャネルストッパである。
３に示される工程説明図を参照しながら説明する。ま
ず、図３（ａ）に示されるように、通常のＭＯＳＦＥＴ
の製造プロセスにより、半導体層１上にゲート酸化膜５
を介して設けられたポリシリコン膜を選択的にエッチン
グし、レジスト膜を剥離することにより、ゲート電極６
をゲート酸化膜５上に形成する。なお、７は素子分離用
のＬＯＣＯＳ酸化膜で、８はその下側にｐ+領域に形成
されたチャネルストッパである。
【００２０】つぎに、図３（ｂ）に示されるように、ゲ
ート電極６をマスクとしてＨＦにより全面をエッチング
する。この際、ゲート電極６下側のゲート酸化膜５はゲ
ート電極６により保護されているためエッチングされな
いが、ゲート電極６の端部側は、その下側までエッチン
グ液がまわり込むためエッチングされる。エッチング時
間を長くすればするほど周囲から酸化膜５がエッチング
され、内部まで酸化膜がエッチングされ、前述したドレ
インジャンクションの電界最大部分の距離Ｎまで達する
ようにオーバーエッチングをする。
ート電極６をマスクとしてＨＦにより全面をエッチング
する。この際、ゲート電極６下側のゲート酸化膜５はゲ
ート電極６により保護されているためエッチングされな
いが、ゲート電極６の端部側は、その下側までエッチン
グ液がまわり込むためエッチングされる。エッチング時
間を長くすればするほど周囲から酸化膜５がエッチング
され、内部まで酸化膜がエッチングされ、前述したドレ
インジャンクションの電界最大部分の距離Ｎまで達する
ようにオーバーエッチングをする。
【００２１】その後、熱酸化を行うことにより、図３
（ｃ）に示されるように、半導体層の露出部分が酸化し
て、酸化膜が形成される。この際、ゲート電極６の下側
のオーバーエッチングされた部分は、ゲート電極６であ
るポリシリコン膜も酸化するため、両方の酸化膜が形成
され、半導体層１の表面のみにおける酸化膜より、ほぼ
２倍の厚さの酸化膜５ａが形成される。
（ｃ）に示されるように、半導体層の露出部分が酸化し
て、酸化膜が形成される。この際、ゲート電極６の下側
のオーバーエッチングされた部分は、ゲート電極６であ
るポリシリコン膜も酸化するため、両方の酸化膜が形成
され、半導体層１の表面のみにおける酸化膜より、ほぼ
２倍の厚さの酸化膜５ａが形成される。
【００２２】ついで、全面からリン（Ｐ）およびヒ素
（Ａｓ）のイオンを打ち込み、８５０〜９５０℃の熱処
理を１５〜６０分程度行うことにより、打ち込まれた不
純物イオンを拡散させる。その結果、拡散係数の大きい
Ｐは深く、かつ、横方向にも拡散し、Ａｓは拡散係数が
小さくそれほど拡散しないため、図３（ｄ）に示される
ように、Ｐのみが拡散したｎ-領域２ｂ、３ｂと、Ｐお
よびＡｓの両方が拡散しているｎ+領域２ａ、３ａの２
重拡散領域からなるソース２およびドレイン３がそれぞ
れ形成される。
（Ａｓ）のイオンを打ち込み、８５０〜９５０℃の熱処
理を１５〜６０分程度行うことにより、打ち込まれた不
純物イオンを拡散させる。その結果、拡散係数の大きい
Ｐは深く、かつ、横方向にも拡散し、Ａｓは拡散係数が
小さくそれほど拡散しないため、図３（ｄ）に示される
ように、Ｐのみが拡散したｎ-領域２ｂ、３ｂと、Ｐお
よびＡｓの両方が拡散しているｎ+領域２ａ、３ａの２
重拡散領域からなるソース２およびドレイン３がそれぞ
れ形成される。
【００２３】その後、通常の半導体装置の製造プロセス
にしたがって、層間絶縁膜９、Ａｌなどからなる配線１
０およびパシベーション膜１１などが形成されることに
よりＭＯＳＦＥＴが形成される。なお、図示されていな
いが、このプロセスと同時に、同じ半導体層上に他の素
子も同様に形成される。
にしたがって、層間絶縁膜９、Ａｌなどからなる配線１
０およびパシベーション膜１１などが形成されることに
よりＭＯＳＦＥＴが形成される。なお、図示されていな
いが、このプロセスと同時に、同じ半導体層上に他の素
子も同様に形成される。
【００２４】本発明の半導体装置によれば、ホットエレ
クトロンの最も発生しやすいドレインジャンクションの
電界最大部分上のゲート酸化膜が厚く形成されているた
め、ゲート電極によるゲート電界が弱められ、発生した
ホットエレクトロンがゲート酸化膜にひき込まれる割合
が非常に減少する。すなわち、ゲート酸化膜へのホット
エレクトロンの注入を大幅に減少させることができる。
一方、ＦＥＴを動作せるチャネルのオンオフの作用は、
チャネル上の非常に薄いゲート酸化膜を介して制御され
るため、低い電圧で制御され、ゲート酸化膜が厚く形成
された部分は空乏層になるため、ゲート電極による電界
が充分に印加されなくても、ソースからドレインに向っ
た電子は流れ、何ら影響を受けない。その結果、ゲート
酸化膜が薄く、かつ、ゲート長を短くしてトランジスタ
性能を大幅に向上させながら、ホットエレクトロンによ
るしきい電圧値ＶTのシフトや、相互コンダクタンスｇm
の低下などの影響を殆ど受けなく信頼性が向上する。
クトロンの最も発生しやすいドレインジャンクションの
電界最大部分上のゲート酸化膜が厚く形成されているた
め、ゲート電極によるゲート電界が弱められ、発生した
ホットエレクトロンがゲート酸化膜にひき込まれる割合
が非常に減少する。すなわち、ゲート酸化膜へのホット
エレクトロンの注入を大幅に減少させることができる。
一方、ＦＥＴを動作せるチャネルのオンオフの作用は、
チャネル上の非常に薄いゲート酸化膜を介して制御され
るため、低い電圧で制御され、ゲート酸化膜が厚く形成
された部分は空乏層になるため、ゲート電極による電界
が充分に印加されなくても、ソースからドレインに向っ
た電子は流れ、何ら影響を受けない。その結果、ゲート
酸化膜が薄く、かつ、ゲート長を短くしてトランジスタ
性能を大幅に向上させながら、ホットエレクトロンによ
るしきい電圧値ＶTのシフトや、相互コンダクタンスｇm
の低下などの影響を殆ど受けなく信頼性が向上する。
【００２５】前述の例は、ＤＤＤ構造であったが、ＤＤ
Ｄ構造に限らず、ＬＤＤ構造や、シングルドレイン構造
の場合でも、そのドレインジャンクション部の電界最大
の位置が多少異なるだけで、電界強度が最大になる部分
上のゲート酸化膜を厚くすることにより、同様にホット
エレクトロンのゲート酸化膜への注入を防止することが
でき、トランジスタの性能を向上させることができる。
図２にＬＤＤ構造の例を示す。
Ｄ構造に限らず、ＬＤＤ構造や、シングルドレイン構造
の場合でも、そのドレインジャンクション部の電界最大
の位置が多少異なるだけで、電界強度が最大になる部分
上のゲート酸化膜を厚くすることにより、同様にホット
エレクトロンのゲート酸化膜への注入を防止することが
でき、トランジスタの性能を向上させることができる。
図２にＬＤＤ構造の例を示す。
【００２６】図２に示される構造では、前述の図３
（ｃ）に示されるゲート電極６を形成し、電界強度の最
大位置上に厚い酸化膜５ａを形成した後に、リン（Ｐ）
をイオン注入し、その後全面にＣＶＤ法などによりＳｉ
Ｏ2膜を形成してバックエッチをすることにより、ゲー
ト電極６の横側にサイドウォール１２を形成し、その後
再度ヒ素（Ａｓ）などをイオン注入して、熱処理をする
ことにより、図２に示されるようなチャネル４側にｎ-
領域２ｂ、３ｂが形成され、その領域と接続してｎ+領
域２ａ、３ａが形成され、ＬＤＤ構造のＭＯＳＦＥＴが
形成される。なお、他の部分は前述の例と同様で同じ部
分には同じ符号を付してその説明を省略する。
（ｃ）に示されるゲート電極６を形成し、電界強度の最
大位置上に厚い酸化膜５ａを形成した後に、リン（Ｐ）
をイオン注入し、その後全面にＣＶＤ法などによりＳｉ
Ｏ2膜を形成してバックエッチをすることにより、ゲー
ト電極６の横側にサイドウォール１２を形成し、その後
再度ヒ素（Ａｓ）などをイオン注入して、熱処理をする
ことにより、図２に示されるようなチャネル４側にｎ-
領域２ｂ、３ｂが形成され、その領域と接続してｎ+領
域２ａ、３ａが形成され、ＬＤＤ構造のＭＯＳＦＥＴが
形成される。なお、他の部分は前述の例と同様で同じ部
分には同じ符号を付してその説明を省略する。
【００２７】
【発明の効果】本発明によれば、ゲート酸化膜を薄く
し、ゲート長を短くしてトランジスタの性能を向上させ
ても、ホットエレクトロンによるしきい電圧値のシフト
や、相互コンダクタンスの劣化などのＭＯＳＦＥＴの特
性の変動量が非常に小さくなり、信頼性が大幅に向上す
る。
し、ゲート長を短くしてトランジスタの性能を向上させ
ても、ホットエレクトロンによるしきい電圧値のシフト
や、相互コンダクタンスの劣化などのＭＯＳＦＥＴの特
性の変動量が非常に小さくなり、信頼性が大幅に向上す
る。
【図１】本発明による半導体装置の製法の一実施形態を
示す断面説明図である。
示す断面説明図である。
【図２】本発明による半導体装置の別の構造例を示す断
面説明図である。
面説明図である。
【図３】図１の半導体装置の製造工程を示す説明図であ
る。
る。
【図４】ＭＯＳＦＥＴのドレイン端部からの位置による
電界強度分布を示す図である。
電界強度分布を示す図である。
【図５】一般的なＭＯＳＦＥＴの構造およびホットエレ
クトロンの注入メカニズムを説明する図である。
クトロンの注入メカニズムを説明する図である。
【図６】ゲート酸化膜厚と基板電流との関係を示す図で
ある。
ある。
【図７】従来構造のゲート電極端部の酸化膜を厚くした
例の説明図である。
例の説明図である。
１ 半導体層 ２ ソース ３ ドレイン ５ ゲート酸化膜 ６ ゲート電極
Claims (3)
- 【請求項１】 半導体層と、該半導体層に形成されるソ
ースおよびドレインと、前記半導体層上に設けられるゲ
ート酸化膜と、前記ソースおよびドレインに挟まれるチ
ャネル上に前記ゲート酸化膜を介して設けられるゲート
電極とからなるＭＯＳトランジスタを有する半導体装置
であって、前記ドレインのジャンクション部の電界強度
が最大となる位置上における前記ゲート酸化膜が前記チ
ャネル中央部上のゲート酸化膜より厚く形成されてなる
半導体装置。 - 【請求項２】 前記ドレイン領域がＤＤＤ構造またはＬ
ＤＤ構造である請求項１記載の半導体装置。 - 【請求項３】 （ａ）半導体層表面にゲート酸化膜を形
成し、（ｂ）該ゲート酸化膜上にポリシリコンによりゲ
ート電極を形成し、（ｃ）該ゲート電極から露出する前
記酸化膜および該ゲート電極端部の少なくともドレイン
ジャンクション部の電界最大位置に至るまでの前記ゲー
ト酸化膜をエッチング除去し、（ｄ）前記エッチングに
より露出する半導体層および前記ゲート電極を酸化する
ことにより、前記電界最大位置上のゲート酸化膜を該ゲ
ート電極中心部のゲート酸化膜より厚くすることを特徴
とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000059711A JP2001250941A (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000059711A JP2001250941A (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001250941A true JP2001250941A (ja) | 2001-09-14 |
Family
ID=18580125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000059711A Pending JP2001250941A (ja) | 2000-03-06 | 2000-03-06 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001250941A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448166B1 (ko) * | 2001-12-27 | 2004-09-13 | 동부전자 주식회사 | Ｍｏｓ 소자의 게이트 산화막 제조 방법 |
| JP2009004554A (ja) * | 2007-06-21 | 2009-01-08 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法 |
| US7579651B2 (en) | 2005-03-30 | 2009-08-25 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7629214B2 (en) | 2005-03-30 | 2009-12-08 | Sanyo Electric Co., Ltd. | Method of making a transistor with a sloped drain diffusion layer |
-
2000
- 2000-03-06 JP JP2000059711A patent/JP2001250941A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448166B1 (ko) * | 2001-12-27 | 2004-09-13 | 동부전자 주식회사 | Ｍｏｓ 소자의 게이트 산화막 제조 방법 |
| US7579651B2 (en) | 2005-03-30 | 2009-08-25 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7629214B2 (en) | 2005-03-30 | 2009-12-08 | Sanyo Electric Co., Ltd. | Method of making a transistor with a sloped drain diffusion layer |
| JP2009004554A (ja) * | 2007-06-21 | 2009-01-08 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法 |
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