JPH0575115A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0575115A JPH0575115A JP3232916A JP23291691A JPH0575115A JP H0575115 A JPH0575115 A JP H0575115A JP 3232916 A JP3232916 A JP 3232916A JP 23291691 A JP23291691 A JP 23291691A JP H0575115 A JPH0575115 A JP H0575115A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】側壁酸化膜を形成することなく、ゲ−ト電極下
の任意の領域にｎ- 拡散層を形成し、そのＭＯＳＦＥＴ
の高信頼性を実現する。 【構成】ｐ型のシリコン基板２０１上には、誘電体膜、
例えばシリコン窒化膜２０４が形成される。窒化膜２０
４には、開口部２０６が形成される。窒化膜２０４をマ
スクにして、リンが、基板２０１面に対し所定の角度の
方向から基板２０１中へ注入される。その結果、ゲ−ト
電極下であって、基板２０１表面の任意の領域にｎ- 拡
散層が形成される。開口部２０６内にはゲ−ト酸化膜２
１１が形成される。ゲ−ト酸化膜２１１上にはポリシリ
コン膜２１２が形成される。窒化膜２０４が除去される
と、ゲ−ト電極２１３が形成される。この後、ゲ−ト電
極２１３をマスクにして不純物が注入され、ソ−スおよ
びドレインが形成される。
の任意の領域にｎ- 拡散層を形成し、そのＭＯＳＦＥＴ
の高信頼性を実現する。 【構成】ｐ型のシリコン基板２０１上には、誘電体膜、
例えばシリコン窒化膜２０４が形成される。窒化膜２０
４には、開口部２０６が形成される。窒化膜２０４をマ
スクにして、リンが、基板２０１面に対し所定の角度の
方向から基板２０１中へ注入される。その結果、ゲ−ト
電極下であって、基板２０１表面の任意の領域にｎ- 拡
散層が形成される。開口部２０６内にはゲ−ト酸化膜２
１１が形成される。ゲ−ト酸化膜２１１上にはポリシリ
コン膜２１２が形成される。窒化膜２０４が除去される
と、ゲ−ト電極２１３が形成される。この後、ゲ−ト電
極２１３をマスクにして不純物が注入され、ソ−スおよ
びドレインが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ（Ｌｉｇｈｔ
ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する半導体装置の改
良に関する。
ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する半導体装置の改
良に関する。
【０００２】
【従来の技術】近年、半導体装置は、素子が微細化さ
れ、より高密度化されてきている。素子の微細化は、ス
ケ−リング則に従って行われるが、実際上は電源電圧は
スケ−リングされないことが多い。これは、ＴＴＬコン
パチにするためと、素子の動作を高速にするためであ
る。電源電圧がスケ−リングされない結果、半導体素子
に様々な効果を生じさせることが知られている。その一
つにホットキャリアによるＭＯＳＦＥＴの特性の劣化が
ある。これは、ＭＯＳＦＥＴの微細化により、そのドレ
イン近傍の電界が高くなるため生じるものである。
れ、より高密度化されてきている。素子の微細化は、ス
ケ−リング則に従って行われるが、実際上は電源電圧は
スケ−リングされないことが多い。これは、ＴＴＬコン
パチにするためと、素子の動作を高速にするためであ
る。電源電圧がスケ−リングされない結果、半導体素子
に様々な効果を生じさせることが知られている。その一
つにホットキャリアによるＭＯＳＦＥＴの特性の劣化が
ある。これは、ＭＯＳＦＥＴの微細化により、そのドレ
イン近傍の電界が高くなるため生じるものである。
【０００３】そこで、従来技術では、ドレインの近傍に
不純物の低濃度領域を形成し、そのドレイン近傍におけ
る電界を緩和する構造として、側壁ＬＤＤ構造が用いら
れてきた。これにより、ホットキャリアの発生を抑制
し、ＭＯＳＦＥＴの信頼性の向上が図られていた。以
下、側壁ＬＤＤ構造のｎ−ＭＯＳＦＥＴを例として、そ
の製造方法について説明する。
不純物の低濃度領域を形成し、そのドレイン近傍におけ
る電界を緩和する構造として、側壁ＬＤＤ構造が用いら
れてきた。これにより、ホットキャリアの発生を抑制
し、ＭＯＳＦＥＴの信頼性の向上が図られていた。以
下、側壁ＬＤＤ構造のｎ−ＭＯＳＦＥＴを例として、そ
の製造方法について説明する。
【０００４】図８〜図１０は、側壁ＬＤＤ構造のｎ−Ｍ
ＯＳＦＥＴの製造方法を示している。まず、図８に示す
ように、選択酸化法を用いて、ｐ型のシリコン基板１０
１上に素子分離用の酸化膜１０２を形成し、基板１０１
上をｎ−ＭＯＳＦＥＴの素子領域と分離領域とに分け
る。また、ｎ−ＭＯＳＦＥＴの素子領域に、閾値制御用
のボロン（Ｂ）１０３を加速電圧２０［ｋｅＶ］で２×
１０12［ｃｍ-2］程度、イオン注入する。
ＯＳＦＥＴの製造方法を示している。まず、図８に示す
ように、選択酸化法を用いて、ｐ型のシリコン基板１０
１上に素子分離用の酸化膜１０２を形成し、基板１０１
上をｎ−ＭＯＳＦＥＴの素子領域と分離領域とに分け
る。また、ｎ−ＭＯＳＦＥＴの素子領域に、閾値制御用
のボロン（Ｂ）１０３を加速電圧２０［ｋｅＶ］で２×
１０12［ｃｍ-2］程度、イオン注入する。
【０００５】次に、図９に示すように、熱酸化法を用い
て、ｎ−ＭＯＳＦＥＴの素子領域にシリコン酸化膜１０
４を約１０［ｎｍ］形成する。また、ＬＰＣＶＤ法を用
いて、シリコン酸化膜１０４上にポリシリコン膜１０５
を約４００［ｎｍ］形成する。この後、約９００℃のＰ
ＯＣｌ3 雰囲気中において、約３０分間アニ−ルを行
い、ポリシリコン膜１０５中にリン（Ｐ）を拡散させ
る。その結果、ポリシリコン膜１０５は、ｎ型化され、
かつ低抵抗化される。次に、写真蝕刻法を用いて、ポリ
シリコン膜１０５をパタ−ニングし、ゲ−ト電極１０５
を形成する。次に、このゲ−ト電極１０５をマスクにし
て、ｎ−ＭＯＳＦＥＴの素子領域に、リンを加速電圧５
０［ｋｅＶ］で７×１０13［ｃｍ-2］程度、イオン注入
する。その結果、ｎ−ＭＯＳＦＥＴの素子領域には、低
濃度のｎ- 拡散層１０６が形成される。次に、熱酸化法
を用いて、ｎ−ＭＯＳＦＥＴの素子領域上に、熱酸化膜
１０７を約１５［ｎｍ］形成する。その結果、ｎ- 拡散
層１０６中のリンが活性化され、かつゲ−ト電極１０５
のエッジとｎ- 拡散層１０６との間における電荷の漏れ
が防止される。この後、全面にシリコン酸化膜（ＳｉＯ
2 ）１０８を約１５０［ｎｍ］形成する。
て、ｎ−ＭＯＳＦＥＴの素子領域にシリコン酸化膜１０
４を約１０［ｎｍ］形成する。また、ＬＰＣＶＤ法を用
いて、シリコン酸化膜１０４上にポリシリコン膜１０５
を約４００［ｎｍ］形成する。この後、約９００℃のＰ
ＯＣｌ3 雰囲気中において、約３０分間アニ−ルを行
い、ポリシリコン膜１０５中にリン（Ｐ）を拡散させ
る。その結果、ポリシリコン膜１０５は、ｎ型化され、
かつ低抵抗化される。次に、写真蝕刻法を用いて、ポリ
シリコン膜１０５をパタ−ニングし、ゲ−ト電極１０５
を形成する。次に、このゲ−ト電極１０５をマスクにし
て、ｎ−ＭＯＳＦＥＴの素子領域に、リンを加速電圧５
０［ｋｅＶ］で７×１０13［ｃｍ-2］程度、イオン注入
する。その結果、ｎ−ＭＯＳＦＥＴの素子領域には、低
濃度のｎ- 拡散層１０６が形成される。次に、熱酸化法
を用いて、ｎ−ＭＯＳＦＥＴの素子領域上に、熱酸化膜
１０７を約１５［ｎｍ］形成する。その結果、ｎ- 拡散
層１０６中のリンが活性化され、かつゲ−ト電極１０５
のエッジとｎ- 拡散層１０６との間における電荷の漏れ
が防止される。この後、全面にシリコン酸化膜（ＳｉＯ
2 ）１０８を約１５０［ｎｍ］形成する。
【０００６】次に、図１０に示すように、異方性エッチ
ング法を用いて、シリコン酸化膜１０８をエッチング
し、ゲ−ト電極１０５の側壁にのみそのシリコン酸化膜
１０８を残存させる。その結果、ゲ−ト電極１０５の側
壁に側壁酸化膜１０９が形成される。次に、ゲ−ト電極
１０５および側壁酸化膜１０９をマスクにして、ｎ−Ｍ
ＯＳＦＥＴの素子領域に、ヒ素（Ａｓ）を加速電圧４０
［ｋｅＶ］で５×１０15［ｃｍ-2］程度、イオン注入す
る。その結果、ｎ−ＭＯＳＦＥＴの素子領域には、高濃
度のｎ+ 拡散層（ソ−ス／ドレイン）１１０が形成され
る。この後、約８５０℃のＮ2 雰囲気中において、約３
０分間アニ−ルを行う。その結果、ｎ+ 拡散層１１０中
のヒ素が活性化され、かつイオン注入によるシリコン基
板１０１のダメ−ジが回復される。次に、図示しない
が、メタライゼ−ション工程などを経て、ゲ−ト側壁Ｌ
ＤＤ構造のｎ−ＭＯＳＦＥＴが完成する。
ング法を用いて、シリコン酸化膜１０８をエッチング
し、ゲ−ト電極１０５の側壁にのみそのシリコン酸化膜
１０８を残存させる。その結果、ゲ−ト電極１０５の側
壁に側壁酸化膜１０９が形成される。次に、ゲ−ト電極
１０５および側壁酸化膜１０９をマスクにして、ｎ−Ｍ
ＯＳＦＥＴの素子領域に、ヒ素（Ａｓ）を加速電圧４０
［ｋｅＶ］で５×１０15［ｃｍ-2］程度、イオン注入す
る。その結果、ｎ−ＭＯＳＦＥＴの素子領域には、高濃
度のｎ+ 拡散層（ソ−ス／ドレイン）１１０が形成され
る。この後、約８５０℃のＮ2 雰囲気中において、約３
０分間アニ−ルを行う。その結果、ｎ+ 拡散層１１０中
のヒ素が活性化され、かつイオン注入によるシリコン基
板１０１のダメ−ジが回復される。次に、図示しない
が、メタライゼ−ション工程などを経て、ゲ−ト側壁Ｌ
ＤＤ構造のｎ−ＭＯＳＦＥＴが完成する。
【０００７】上述のような製造方法によれば、ｎ- 拡散
層１０６は、ｎ+ 拡散層１１０に対して側壁酸化膜１０
９の厚さ分だけゲ−ト電極寄りに形成される。しかも、
ｎ- 拡散層１０６およびｎ+ 拡散層１１０は、ゲ−ト電
極に対し自己整合的に形成することができる。これによ
り、ドレイン近傍における電界の集中を緩和し、高信頼
性のＭＯＳＦＥＴを提供できる。
層１０６は、ｎ+ 拡散層１１０に対して側壁酸化膜１０
９の厚さ分だけゲ−ト電極寄りに形成される。しかも、
ｎ- 拡散層１０６およびｎ+ 拡散層１１０は、ゲ−ト電
極に対し自己整合的に形成することができる。これによ
り、ドレイン近傍における電界の集中を緩和し、高信頼
性のＭＯＳＦＥＴを提供できる。
【０００８】しかしながら、上記方法により形成された
ＭＯＳＦＥＴでは、低濃度のｎ- 拡散層により、ホット
キャリアを抑制し、そのＭＯＳＦＥＴの高信頼性を実現
できるが、反面、このｎ- 拡散層の寄生抵抗のため、ド
レイン電流が低下し、ＭＯＳＦＥＴの動作速度が低くな
る欠点がある。また、ＭＯＳＦＥＴの動作時において、
ホットキャリアの生成により、側壁酸化膜１０９下に固
定電荷が注入される。その結果、側壁酸化膜下のｎ- 拡
散層が空乏化し、ｎ- 拡散層の抵抗が増大するため、チ
ャネルコンダクタンスｇｍが小さくなって、ＭＯＳＦＥ
Ｔの特性が劣化する欠点がある。
ＭＯＳＦＥＴでは、低濃度のｎ- 拡散層により、ホット
キャリアを抑制し、そのＭＯＳＦＥＴの高信頼性を実現
できるが、反面、このｎ- 拡散層の寄生抵抗のため、ド
レイン電流が低下し、ＭＯＳＦＥＴの動作速度が低くな
る欠点がある。また、ＭＯＳＦＥＴの動作時において、
ホットキャリアの生成により、側壁酸化膜１０９下に固
定電荷が注入される。その結果、側壁酸化膜下のｎ- 拡
散層が空乏化し、ｎ- 拡散層の抵抗が増大するため、チ
ャネルコンダクタンスｇｍが小さくなって、ＭＯＳＦＥ
Ｔの特性が劣化する欠点がある。
【０００９】さらに、素子の微細化という観点から、以
下のような欠点がある。すなわち、ゲ−ト長が約５００
［ｎｍ］、側壁酸化膜の厚さが約１５［ｎｍ］のＭＯＳ
ＦＥＴを考える。かかるＭＯＳＦＥＴは、側壁酸化膜を
必要としないものに比べて、側壁酸化膜の厚さの２倍、
すなわち約３０［ｎｍ］だけ寸法が大きくなる。その結
果、実質的なゲ−ト電極の寸法が６０％程度も増大し、
ＭＯＳＦＥＴの微細化を妨げている。
下のような欠点がある。すなわち、ゲ−ト長が約５００
［ｎｍ］、側壁酸化膜の厚さが約１５［ｎｍ］のＭＯＳ
ＦＥＴを考える。かかるＭＯＳＦＥＴは、側壁酸化膜を
必要としないものに比べて、側壁酸化膜の厚さの２倍、
すなわち約３０［ｎｍ］だけ寸法が大きくなる。その結
果、実質的なゲ−ト電極の寸法が６０％程度も増大し、
ＭＯＳＦＥＴの微細化を妨げている。
【００１０】
【発明が解決しようとする課題】このように、従来で
は、ゲ−ト電極の側壁に側壁酸化膜が形成されていた。
このため、その側壁酸化膜内へ注入された電荷が素子の
特性を悪化させる、側壁酸化膜の厚さの２倍分だけ素子
の微細化を妨げる、といった欠点があった。また、ｎ-
拡散層の寄生抵抗のため、素子の動作速度が低くなる欠
点があった。
は、ゲ−ト電極の側壁に側壁酸化膜が形成されていた。
このため、その側壁酸化膜内へ注入された電荷が素子の
特性を悪化させる、側壁酸化膜の厚さの２倍分だけ素子
の微細化を妨げる、といった欠点があった。また、ｎ-
拡散層の寄生抵抗のため、素子の動作速度が低くなる欠
点があった。
【００１１】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ｎ−ＭＯＳＦＥＴの特性を改善す
るため、側壁酸化膜を形成することなく、ゲ−ト電極下
の任意の領域にｎ- 拡散層を形成し、そのＭＯＳＦＥＴ
の高信頼性を実現することである。
もので、その目的は、ｎ−ＭＯＳＦＥＴの特性を改善す
るため、側壁酸化膜を形成することなく、ゲ−ト電極下
の任意の領域にｎ- 拡散層を形成し、そのＭＯＳＦＥＴ
の高信頼性を実現することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板と、前記半導体
基板の表面領域に形成されるソ−ス領域およびドレイン
領域と、前記ソ−ス領域およびドレイン領域の間のチャ
ネル領域上に形成されるゲ−ト電極と、前記ゲ−ト電極
下であって、前記ドレイン領域に接する領域にのみ形成
され、所定の濃度を有する不純物領域とを備える。ま
た、前記チャネル領域下のみにパンチスル−を防止する
ための高濃度の不純物領域が形成されている。さらに、
前記不純物領域は、前記ドレイン領域の近傍における電
界を緩和するため、前記ドレイン領域の濃度よりも低い
濃度を有する不純物領域である。
め、本発明の半導体装置は、半導体基板と、前記半導体
基板の表面領域に形成されるソ−ス領域およびドレイン
領域と、前記ソ−ス領域およびドレイン領域の間のチャ
ネル領域上に形成されるゲ−ト電極と、前記ゲ−ト電極
下であって、前記ドレイン領域に接する領域にのみ形成
され、所定の濃度を有する不純物領域とを備える。ま
た、前記チャネル領域下のみにパンチスル−を防止する
ための高濃度の不純物領域が形成されている。さらに、
前記不純物領域は、前記ドレイン領域の近傍における電
界を緩和するため、前記ドレイン領域の濃度よりも低い
濃度を有する不純物領域である。
【００１３】本発明の半導体装置の製造方法は、まず、
半導体基板上に第１の膜を形成し、この第１の膜に開口
部を形成する。次に、前記第１の膜をマスクにして、不
純物を前記基板面に対し所定の角度の方向から注入し、
前記基板表面の所定の位置に所定の濃度を有する不純物
領域を形成する。次に、前記開口部内の半導体基板上に
絶縁膜を形成する。次に、前記絶縁膜上に導電膜を形成
する。次に、前記第１の膜を除去した後、前記導電膜を
マスクにして不純物を注入し、前記基板表面にソ−ス領
域およびドレイン領域を形成するというものである。
半導体基板上に第１の膜を形成し、この第１の膜に開口
部を形成する。次に、前記第１の膜をマスクにして、不
純物を前記基板面に対し所定の角度の方向から注入し、
前記基板表面の所定の位置に所定の濃度を有する不純物
領域を形成する。次に、前記開口部内の半導体基板上に
絶縁膜を形成する。次に、前記絶縁膜上に導電膜を形成
する。次に、前記第１の膜を除去した後、前記導電膜を
マスクにして不純物を注入し、前記基板表面にソ−ス領
域およびドレイン領域を形成するというものである。
【００１４】また、前記第１の膜に開口部を形成した後
に、前記第１の膜をマスクにして、不純物を前記基板面
に対し垂直の方向から注入し、前記基板中にパンチスル
−を防止するための高濃度の不純物領域を形成する工程
を追加してもよい。
に、前記第１の膜をマスクにして、不純物を前記基板面
に対し垂直の方向から注入し、前記基板中にパンチスル
−を防止するための高濃度の不純物領域を形成する工程
を追加してもよい。
【００１５】さらに、前記不純物領域は、前記第１の膜
の膜厚、および、前記基板面に対する不純物の注入角度
を制御することによって、所定の位置および所定の濃度
勾配で形成するものである。
の膜厚、および、前記基板面に対する不純物の注入角度
を制御することによって、所定の位置および所定の濃度
勾配で形成するものである。
【００１６】
【作用】上記構成によれば、所定の濃度を有する不純物
領域は、導電膜（ゲ−ト電極）が形成される前に、その
導電膜の直下に形成することができる。すなわち、かか
る不純物領域を電界緩和のための低濃度の不純物領域と
して使用する場合には、濃度勾配が主に側壁酸化膜の厚
さで制御され、低濃度の不純物領域が側壁酸化膜の直下
に形成されていた従来に比べて、寄生抵抗によるドレイ
ン電流の減少や素子の特性の劣化などの悪影響が防止さ
れる。
領域は、導電膜（ゲ−ト電極）が形成される前に、その
導電膜の直下に形成することができる。すなわち、かか
る不純物領域を電界緩和のための低濃度の不純物領域と
して使用する場合には、濃度勾配が主に側壁酸化膜の厚
さで制御され、低濃度の不純物領域が側壁酸化膜の直下
に形成されていた従来に比べて、寄生抵抗によるドレイ
ン電流の減少や素子の特性の劣化などの悪影響が防止さ
れる。
【００１７】また、前記不純物領域の濃度勾配は、第１
の膜の膜厚、不純物の注入角度や注入回数などを変える
ことにより、自由に設定することができる。このため、
ドレイン領域の近傍における電界の緩和に適し、半導体
装置の高信頼性を達成できる。
の膜の膜厚、不純物の注入角度や注入回数などを変える
ことにより、自由に設定することができる。このため、
ドレイン領域の近傍における電界の緩和に適し、半導体
装置の高信頼性を達成できる。
【００１８】さらに、従来の製造方法によれば、ソ−ス
側またはドレイン側の区別なく、両側の側壁酸化膜の直
下に必ず低濃度の不純物領域が形成されていた。しか
し、本発明によれば、ドレイン側のみに選択的に低濃度
の不純物領域を形成できるため、チャネル抵抗が低減さ
れ、高性能な半導体装置を提供できる。
側またはドレイン側の区別なく、両側の側壁酸化膜の直
下に必ず低濃度の不純物領域が形成されていた。しか
し、本発明によれば、ドレイン側のみに選択的に低濃度
の不純物領域を形成できるため、チャネル抵抗が低減さ
れ、高性能な半導体装置を提供できる。
【００１９】また、本発明の製造方法では、第１の膜の
開口部の大きさを変えることにより、低濃度の不純物領
域の濃度分布などを制御できる。また、回路中で信頼性
上、電界の緩和が必要とされる半導体装置のみについ
て、低濃度の不純物領域を形成することができる。
開口部の大きさを変えることにより、低濃度の不純物領
域の濃度分布などを制御できる。また、回路中で信頼性
上、電界の緩和が必要とされる半導体装置のみについ
て、低濃度の不純物領域を形成することができる。
【００２０】また、本発明によれば、チャネル領域下の
みにパンチスル−を防止するための高濃度の不純物領域
が形成できる。このため、ソ−スおよびドレインの接合
容量を増大させることなく、ショ−トチャネル効果を抑
制することができる。
みにパンチスル−を防止するための高濃度の不純物領域
が形成できる。このため、ソ−スおよびドレインの接合
容量を増大させることなく、ショ−トチャネル効果を抑
制することができる。
【００２１】また、フロ−ティングゲ−トを用いたｎ型
ＭＯＳＦＥＴにおいては、ドレイン近傍におけるゲ−ト
電極下にｐ型不純物をイオン注入し、その部分の濃度勾
配を急俊にすることで、ホットエレクトロンの生成効率
を高めることができる。しかも、ソ−ス領域またはドレ
イン領域の接合容量を増大させることがない。
ＭＯＳＦＥＴにおいては、ドレイン近傍におけるゲ−ト
電極下にｐ型不純物をイオン注入し、その部分の濃度勾
配を急俊にすることで、ホットエレクトロンの生成効率
を高めることができる。しかも、ソ−ス領域またはドレ
イン領域の接合容量を増大させることがない。
【００２２】
【実施例】以下、図面を参照しながら本発明の一実施例
について詳細に説明する。
について詳細に説明する。
【００２３】図１〜図３は、本発明の一実施例に係わる
側壁ＬＤＤ構造のｎ−ＭＯＳＦＥＴの製造方法を示して
いる。まず、図１に示すように、選択酸化法を用いて、
ｐ型のシリコン基板２０１上に素子分離用の酸化膜２０
２を形成し、基板２０１上をｎ−ＭＯＳＦＥＴの素子領
域と分離領域とに分ける。また、熱酸化法を用いて、ｎ
−ＭＯＳＦＥＴの素子領域に熱酸化膜（ＳｉＯ2 ）２０
３を約３０［ｎｍ］形成する。さらに、熱酸化膜２０３
上に、ＳｉＯ2 およびＳｉと比較し、エッチング選択比
を有する膜、例えばシリコン窒化膜（ＳｉＮ）２０４を
約５００［ｎｍ］形成する。次に、写真蝕刻法を用い
て、ゲ−ト電極を形成する領域に存在するシリコン窒化
膜２０４および熱酸化膜２０３をエッチングする。
側壁ＬＤＤ構造のｎ−ＭＯＳＦＥＴの製造方法を示して
いる。まず、図１に示すように、選択酸化法を用いて、
ｐ型のシリコン基板２０１上に素子分離用の酸化膜２０
２を形成し、基板２０１上をｎ−ＭＯＳＦＥＴの素子領
域と分離領域とに分ける。また、熱酸化法を用いて、ｎ
−ＭＯＳＦＥＴの素子領域に熱酸化膜（ＳｉＯ2 ）２０
３を約３０［ｎｍ］形成する。さらに、熱酸化膜２０３
上に、ＳｉＯ2 およびＳｉと比較し、エッチング選択比
を有する膜、例えばシリコン窒化膜（ＳｉＮ）２０４を
約５００［ｎｍ］形成する。次に、写真蝕刻法を用い
て、ゲ−ト電極を形成する領域に存在するシリコン窒化
膜２０４および熱酸化膜２０３をエッチングする。
【００２４】なお、シリコン窒化膜２０４および熱酸化
膜２０３は、具体的には以下のようにしてエッチングさ
れる。まず、シリコン窒化膜２０４上にレジスト膜２０
５を塗布する。この後、従来、ゲ−ト電極をパタ−ニン
グする際に用いていたマスクのパタ−ンを白黒反転さ
せ、その白黒反転マスクを用いて、レジスト膜２０５を
パタ−ニングする。この後、レジスト膜２０５をマスク
にしてシリコン窒化膜２０４をエッチングする。さら
に、レジスト膜２０５を除去した後、シリコン窒化膜２
０４をマスクにして、熱酸化膜２０３をＮＨ4 Ｆにより
エッチングする。その結果、ゲ−ト電極を形成する領域
に開口部２０６が形成される。
膜２０３は、具体的には以下のようにしてエッチングさ
れる。まず、シリコン窒化膜２０４上にレジスト膜２０
５を塗布する。この後、従来、ゲ−ト電極をパタ−ニン
グする際に用いていたマスクのパタ−ンを白黒反転さ
せ、その白黒反転マスクを用いて、レジスト膜２０５を
パタ−ニングする。この後、レジスト膜２０５をマスク
にしてシリコン窒化膜２０４をエッチングする。さら
に、レジスト膜２０５を除去した後、シリコン窒化膜２
０４をマスクにして、熱酸化膜２０３をＮＨ4 Ｆにより
エッチングする。その結果、ゲ−ト電極を形成する領域
に開口部２０６が形成される。
【００２５】次に、図２に示すように、熱酸化法を用い
て、熱酸化膜２０３が除去された領域に、再度、熱酸化
膜（ＳｉＯ2 ）２０７を約１２［ｎｍ］形成する。この
後、ｎ−ＭＯＳＦＥＴの素子領域に、シリコン窒化膜２
０４をマスクにして、閾値制御用のボロン（Ｂ）２０８
を加速電圧２０［ｋｅＶ］で２×１０12［ｃｍ-2］程
度、基板２０１面に対し垂直の方向からイオン注入す
る。なお、閾値制御用のボロン２０８は、従来のよう
に、ｎ−ＭＯＳＦＥＴの素子領域の全体に注入されるこ
とがなく、開口部２０６のみに注入される。次に、ｎ−
ＭＯＳＦＥＴの素子領域に、シリコン窒化膜２０４をマ
スクにして、ｎ型の不純物、例えばリン（Ｐ）、ヒ素
（Ａｓ）２０９を加速電圧６０［ｋｅＶ］で７×１０13
［ｃｍ-2］程度、基板２０１面に対し所定の角度（例え
ば３０°）の方向からイオン注入する。その結果、開口
部２０６の周辺領域には、ｎ- 拡散層２１０が形成され
る。なお、ｎ- 拡散層２１０は、シリコン窒化膜２０４
の膜厚、および、開口部２０６の長さ（ゲ−ト長）、お
よび、イオンの注入角度や回数をそれぞれ制御すること
により、任意の場所に、かつ任意の濃度勾配で形成する
ことができる。
て、熱酸化膜２０３が除去された領域に、再度、熱酸化
膜（ＳｉＯ2 ）２０７を約１２［ｎｍ］形成する。この
後、ｎ−ＭＯＳＦＥＴの素子領域に、シリコン窒化膜２
０４をマスクにして、閾値制御用のボロン（Ｂ）２０８
を加速電圧２０［ｋｅＶ］で２×１０12［ｃｍ-2］程
度、基板２０１面に対し垂直の方向からイオン注入す
る。なお、閾値制御用のボロン２０８は、従来のよう
に、ｎ−ＭＯＳＦＥＴの素子領域の全体に注入されるこ
とがなく、開口部２０６のみに注入される。次に、ｎ−
ＭＯＳＦＥＴの素子領域に、シリコン窒化膜２０４をマ
スクにして、ｎ型の不純物、例えばリン（Ｐ）、ヒ素
（Ａｓ）２０９を加速電圧６０［ｋｅＶ］で７×１０13
［ｃｍ-2］程度、基板２０１面に対し所定の角度（例え
ば３０°）の方向からイオン注入する。その結果、開口
部２０６の周辺領域には、ｎ- 拡散層２１０が形成され
る。なお、ｎ- 拡散層２１０は、シリコン窒化膜２０４
の膜厚、および、開口部２０６の長さ（ゲ−ト長）、お
よび、イオンの注入角度や回数をそれぞれ制御すること
により、任意の場所に、かつ任意の濃度勾配で形成する
ことができる。
【００２６】次に、図３に示すように、上記イオン注入
によりダメ−ジを受けた熱酸化膜２０７をＮＨ4 Ｆによ
りエッチングする。この後、熱酸化法を用いて、熱酸化
膜２０７が除去された領域に、ゲ−ト酸化膜２１１を約
１０［ｎｍ］形成する。なお、ゲ−ト酸化膜２１１に
は、ＳｉＯ2 、ＳｉのＯＮＯ膜、Ｔａ2 Ｏ5 などを使用
することができる。次に、ＬＰＣＶＤ法を用いて、全面
にポリシリコン膜２１２を約４００［ｎｍ］形成する。
その結果、開口部２０６は、ポリシリコン膜２１２によ
って完全に埋め込まれる。なお、開口部２０６内に埋め
込む膜は、カバレ−ジのよい膜であれば、ポリシリコン
膜に限られない。例えば、高融点金属膜（Ｗ、Ｔｉな
ど）や、ポリシリコン膜と高融点金属膜の積層構造（ポ
リサイド構造）であってもよい。この後、約９００℃の
ＰＯＣｌ3 雰囲気中において、約３０分間アニ−ルを行
い、ポリシリコン膜２１２中にリン（Ｐ）を拡散させ
る。その結果、ポリシリコン膜２１２は、ｎ型化され、
かつ低抵抗化される。なお、この熱処理工程は、ｐ型不
純物のド−ピングに置き換えることができる。
によりダメ−ジを受けた熱酸化膜２０７をＮＨ4 Ｆによ
りエッチングする。この後、熱酸化法を用いて、熱酸化
膜２０７が除去された領域に、ゲ−ト酸化膜２１１を約
１０［ｎｍ］形成する。なお、ゲ−ト酸化膜２１１に
は、ＳｉＯ2 、ＳｉのＯＮＯ膜、Ｔａ2 Ｏ5 などを使用
することができる。次に、ＬＰＣＶＤ法を用いて、全面
にポリシリコン膜２１２を約４００［ｎｍ］形成する。
その結果、開口部２０６は、ポリシリコン膜２１２によ
って完全に埋め込まれる。なお、開口部２０６内に埋め
込む膜は、カバレ−ジのよい膜であれば、ポリシリコン
膜に限られない。例えば、高融点金属膜（Ｗ、Ｔｉな
ど）や、ポリシリコン膜と高融点金属膜の積層構造（ポ
リサイド構造）であってもよい。この後、約９００℃の
ＰＯＣｌ3 雰囲気中において、約３０分間アニ−ルを行
い、ポリシリコン膜２１２中にリン（Ｐ）を拡散させ
る。その結果、ポリシリコン膜２１２は、ｎ型化され、
かつ低抵抗化される。なお、この熱処理工程は、ｐ型不
純物のド−ピングに置き換えることができる。
【００２７】次に、図４に示すように、シリコン窒化膜
２０４の表面までポリシリコン膜２１２をレジストエッ
チバックする。この後、異方性選択エッチング法を用い
て、シリコン窒化膜２０４を完全に取り除く。その結
果、ｎ−ＭＯＳＦＥＴのゲ−ト電極２１３が形成され
る。次に、このゲ−ト電極２１３をマスクにして、ｎ−
ＭＯＳＦＥＴの素子領域に、ヒ素（Ａｓ）を加速電圧５
０［ｋｅＶ］で５×１０15［ｃｍ-2］程度、イオン注入
する。その結果、ｎ−ＭＯＳＦＥＴの素子領域には、自
己整合的に高濃度のｎ+ 拡散層（ソ−ス／ドレイン）２
１４が形成される。この後、約８５０℃のＮ2 雰囲気中
において、約３０分間アニ−ルを行うことにより、ｎ+
拡散層２１４中のヒ素を活性化し、かつ、イオン注入に
よるシリコン基板２０１のダメ−ジを回復する。次に、
図示しないが、メタライゼ−ション工程などを経て、側
壁ＬＤＤ構造のｎ−ＭＯＳＦＥＴが完成する。
２０４の表面までポリシリコン膜２１２をレジストエッ
チバックする。この後、異方性選択エッチング法を用い
て、シリコン窒化膜２０４を完全に取り除く。その結
果、ｎ−ＭＯＳＦＥＴのゲ−ト電極２１３が形成され
る。次に、このゲ−ト電極２１３をマスクにして、ｎ−
ＭＯＳＦＥＴの素子領域に、ヒ素（Ａｓ）を加速電圧５
０［ｋｅＶ］で５×１０15［ｃｍ-2］程度、イオン注入
する。その結果、ｎ−ＭＯＳＦＥＴの素子領域には、自
己整合的に高濃度のｎ+ 拡散層（ソ−ス／ドレイン）２
１４が形成される。この後、約８５０℃のＮ2 雰囲気中
において、約３０分間アニ−ルを行うことにより、ｎ+
拡散層２１４中のヒ素を活性化し、かつ、イオン注入に
よるシリコン基板２０１のダメ−ジを回復する。次に、
図示しないが、メタライゼ−ション工程などを経て、側
壁ＬＤＤ構造のｎ−ＭＯＳＦＥＴが完成する。
【００２８】上述のような製造方法によれば、ｎ- 拡散
層２１０は、ゲ−ト電極２１３が形成される前に、その
ゲ−ト電極２１３の直下に形成することができる。すな
わち、電界緩和のためのｎ- 拡散層の濃度勾配が主に側
壁酸化膜で制御され、また、ｎ- 拡散層が側壁酸化膜の
直下に形成されていた従来に比べ、寄生抵抗によるドレ
イン電流の減少や素子の特性の劣化などの悪影響が防止
される。
層２１０は、ゲ−ト電極２１３が形成される前に、その
ゲ−ト電極２１３の直下に形成することができる。すな
わち、電界緩和のためのｎ- 拡散層の濃度勾配が主に側
壁酸化膜で制御され、また、ｎ- 拡散層が側壁酸化膜の
直下に形成されていた従来に比べ、寄生抵抗によるドレ
イン電流の減少や素子の特性の劣化などの悪影響が防止
される。
【００２９】また、ｎ- 拡散層２１０の濃度勾配は、イ
オン注入の角度や注入の回数を変えることにより、自由
に設定することができる。このため、ドレイン近傍にお
ける電界の緩和に適し、ＭＯＳＦＥＴの高信頼性を達成
できる。
オン注入の角度や注入の回数を変えることにより、自由
に設定することができる。このため、ドレイン近傍にお
ける電界の緩和に適し、ＭＯＳＦＥＴの高信頼性を達成
できる。
【００３０】さらに、従来の製造方法による側壁ＬＤＤ
構造のｎ−ＭＯＳＦＥＴでは、ソ−ス側またはドレイン
側の区別なく、両側の側壁酸化膜の直下に必ずｎ- 拡散
層が形成されていた。しかし、本発明によれば、ドレイ
ン側のみに選択的にｎ- 拡散層を形成できるため、チャ
ネル抵抗が低減され、高性能なＭＯＳＦＥＴを提供でき
る。
構造のｎ−ＭＯＳＦＥＴでは、ソ−ス側またはドレイン
側の区別なく、両側の側壁酸化膜の直下に必ずｎ- 拡散
層が形成されていた。しかし、本発明によれば、ドレイ
ン側のみに選択的にｎ- 拡散層を形成できるため、チャ
ネル抵抗が低減され、高性能なＭＯＳＦＥＴを提供でき
る。
【００３１】また、本発明では、写真蝕刻法を用いて開
口部を形成しているため、その開口部の大きさを変える
ことにより、ｎ- 拡散層の濃度分布などを制御できる。
また、写真蝕刻法を用いれば、回路中で信頼性上、電界
の緩和が必要とされるＭＯＳＦＥＴのみについて、ｎ-
拡散層を形成することができる。例えば、ＳＲＡＭのメ
モリセル内においては、信頼性が問題となるドライバト
ランジスタのドレインのみにｎ- 拡散層を形成し、電界
緩和の効果を持たせることができる。
口部を形成しているため、その開口部の大きさを変える
ことにより、ｎ- 拡散層の濃度分布などを制御できる。
また、写真蝕刻法を用いれば、回路中で信頼性上、電界
の緩和が必要とされるＭＯＳＦＥＴのみについて、ｎ-
拡散層を形成することができる。例えば、ＳＲＡＭのメ
モリセル内においては、信頼性が問題となるドライバト
ランジスタのドレインのみにｎ- 拡散層を形成し、電界
緩和の効果を持たせることができる。
【００３２】また、従来、ショ−トチャネル効果を抑制
する場合、閾値制御用のイオン注入の際に、パンチスル
−を防止するためのボロン（Ｂ）をｎ−ＭＯＳＦＥＴの
素子領域に注入していた。ところが、この場合、例えば
図５に示すように、ｎ+ 拡散層１１０下にもｐ型高濃度
領域１３０が形成される。このため、ｎ+ 拡散層１１０
の接合容量が増大し、ｎ−ＭＯＳＦＥＴの負荷が増える
ため、ｎ−ＭＯＳＦＥＴの動作速度が遅くなっていた。
これに対し、本発明では、ゲ−ト電極の形成領域上のみ
に開口部を有するシリコン窒化膜をマスクにして、ｎ−
ＭＯＳＦＥＴの素子領域にチャネルストッパとしてのボ
ロン（Ｂ）を注入する。従って、例えば図６に示すよう
に、ｎ−ＭＯＳＦＥＴのチャネル下のみにｐ型高濃度領
域２３０が形成される。このため、ｎ+ 拡散層１１０の
接合容量を増大させることなく、ショ−トチャネル効果
を抑制することができる。なお、ｐ型高濃度領域２３０
の濃度勾配と位置は、イオン注入の角度や回数を変える
ことにより、自由に制御することができる。なお、上記
実施例では、ｎ−ＭＯＳＦＥＴを例にして説明してきた
が、本発明がｐ−ＭＯＳＦＥＴに適用できることは言う
までもない。
する場合、閾値制御用のイオン注入の際に、パンチスル
−を防止するためのボロン（Ｂ）をｎ−ＭＯＳＦＥＴの
素子領域に注入していた。ところが、この場合、例えば
図５に示すように、ｎ+ 拡散層１１０下にもｐ型高濃度
領域１３０が形成される。このため、ｎ+ 拡散層１１０
の接合容量が増大し、ｎ−ＭＯＳＦＥＴの負荷が増える
ため、ｎ−ＭＯＳＦＥＴの動作速度が遅くなっていた。
これに対し、本発明では、ゲ−ト電極の形成領域上のみ
に開口部を有するシリコン窒化膜をマスクにして、ｎ−
ＭＯＳＦＥＴの素子領域にチャネルストッパとしてのボ
ロン（Ｂ）を注入する。従って、例えば図６に示すよう
に、ｎ−ＭＯＳＦＥＴのチャネル下のみにｐ型高濃度領
域２３０が形成される。このため、ｎ+ 拡散層１１０の
接合容量を増大させることなく、ショ−トチャネル効果
を抑制することができる。なお、ｐ型高濃度領域２３０
の濃度勾配と位置は、イオン注入の角度や回数を変える
ことにより、自由に制御することができる。なお、上記
実施例では、ｎ−ＭＯＳＦＥＴを例にして説明してきた
が、本発明がｐ−ＭＯＳＦＥＴに適用できることは言う
までもない。
【００３３】図７は、本発明の他の実施例に係わるＥＥ
ＰＲＯＭなどのフロ−ティングゲ−トを有するｎ−ＭＯ
ＳＦＥＴを示している。この半導体素子は、以下のよう
な動作を行う。すなわち、コントロ−ルゲ−ト２４５に
高電圧を印加すると、チャネル近傍で発生するホットエ
レクトロンが、ゲ−ト酸化膜２４０を通してフロ−ティ
ングゲ−ト２４２中に注入される。そして、フロ−ティ
ングゲ−ト２４２中に電荷が蓄積されている状態では、
コントロ−ルゲ−ト２４５からみた閾値電圧が高くなっ
ている。また、フロ−ティングゲ−ト２４２中の電荷が
放出された状態では、コントロ−ルゲ−ト２４５からみ
た閾値電圧が低くなっている。
ＰＲＯＭなどのフロ−ティングゲ−トを有するｎ−ＭＯ
ＳＦＥＴを示している。この半導体素子は、以下のよう
な動作を行う。すなわち、コントロ−ルゲ−ト２４５に
高電圧を印加すると、チャネル近傍で発生するホットエ
レクトロンが、ゲ−ト酸化膜２４０を通してフロ−ティ
ングゲ−ト２４２中に注入される。そして、フロ−ティ
ングゲ−ト２４２中に電荷が蓄積されている状態では、
コントロ−ルゲ−ト２４５からみた閾値電圧が高くなっ
ている。また、フロ−ティングゲ−ト２４２中の電荷が
放出された状態では、コントロ−ルゲ−ト２４５からみ
た閾値電圧が低くなっている。
【００３４】そこで、本発明の製造方法を適用すること
により、ｎ+ 拡散層２１４の近傍にｐ+ 拡散層２４１を
形成することができる。このｐ+ 拡散層２４１は、例え
ば図２において、リン２０９のイオン注入の代わりに、
ボロンを加速電圧約１００［ｋｅＶ］で、２×１０
13［ｃｍ-2］程度、イオン注入すれば、容易に形成する
ことができる。
により、ｎ+ 拡散層２１４の近傍にｐ+ 拡散層２４１を
形成することができる。このｐ+ 拡散層２４１は、例え
ば図２において、リン２０９のイオン注入の代わりに、
ボロンを加速電圧約１００［ｋｅＶ］で、２×１０
13［ｃｍ-2］程度、イオン注入すれば、容易に形成する
ことができる。
【００３５】このような構成によれば、フロ−ティング
ゲ−ト２４２中にホットエレクトロンを注入する際、ｐ
+ 拡散層２４１によりドレイン近傍の電界が強められる
ため、ホットエレクトロンの生成効率を高めることがで
きる。しかも、ｎ+ 拡散層２１４の接合容量を増加させ
ることもないため、素子の動作を高速にすることができ
る。
ゲ−ト２４２中にホットエレクトロンを注入する際、ｐ
+ 拡散層２４１によりドレイン近傍の電界が強められる
ため、ホットエレクトロンの生成効率を高めることがで
きる。しかも、ｎ+ 拡散層２１４の接合容量を増加させ
ることもないため、素子の動作を高速にすることができ
る。
【００３６】
【発明の効果】このように、本発明によれば、ゲ−ト電
極の加工前に、そのゲ−ト電極下の所定の領域に任意の
不純物分布を形成できる。また、かかる不純物層は、ｐ
型またはｎ型の種類を問わず、任意に所望の濃度勾配で
形成することができる。これにより、以下に示すような
効果を実現することができる。
極の加工前に、そのゲ−ト電極下の所定の領域に任意の
不純物分布を形成できる。また、かかる不純物層は、ｐ
型またはｎ型の種類を問わず、任意に所望の濃度勾配で
形成することができる。これにより、以下に示すような
効果を実現することができる。
【００３７】まず、電界の緩和の点について、以下のよ
うな効果を得ることができる。すなわち、ゲ−ト電極の
形成領域に開口部を有するシリコン窒化膜をマスクにし
て、所定の角度および回数でイオンを注入しているた
め、不純物層の濃度勾配を自在に制御することができ
る。このため、ＭＯＳＦＥＴのドレインの電界緩和に適
しており、高信頼性のＭＯＳＦＥＴを提供できる。ま
た、ドレイン側のみに低濃度不純物層を形成できるた
め、チャネル抵抗が低減でき、高性能なＭＯＳＦＥＴを
提供できる。
うな効果を得ることができる。すなわち、ゲ−ト電極の
形成領域に開口部を有するシリコン窒化膜をマスクにし
て、所定の角度および回数でイオンを注入しているた
め、不純物層の濃度勾配を自在に制御することができ
る。このため、ＭＯＳＦＥＴのドレインの電界緩和に適
しており、高信頼性のＭＯＳＦＥＴを提供できる。ま
た、ドレイン側のみに低濃度不純物層を形成できるた
め、チャネル抵抗が低減でき、高性能なＭＯＳＦＥＴを
提供できる。
【００３８】また、ショ−トチャネル効果の抑制の点に
ついて、以下のような効果を得ることができる。すなわ
ち、ＭＯＳＦＥＴのチャネル下のみにパンチスル−を防
止するためのｐ型高濃度領域が形成されているため、ソ
−スまたはドレインの接合容量を増大させることなく、
ショ−トチャネル効果を抑制することができる。
ついて、以下のような効果を得ることができる。すなわ
ち、ＭＯＳＦＥＴのチャネル下のみにパンチスル−を防
止するためのｐ型高濃度領域が形成されているため、ソ
−スまたはドレインの接合容量を増大させることなく、
ショ−トチャネル効果を抑制することができる。
【００３９】さらに、フロ−ティングゲ−トを用いたｎ
−ＭＯＳＦＥＴにおいては、ドレイン近傍におけるゲ−
ト電極下にｐ型不純物をイオン注入し、その部分の濃度
勾配を急俊にすることで、ソ−スまたはドレインの接合
容量を増大させることなく、ホットエレクトロンの生成
効率を高めることができる。これにより、素子の動作を
高速化させることができる。
−ＭＯＳＦＥＴにおいては、ドレイン近傍におけるゲ−
ト電極下にｐ型不純物をイオン注入し、その部分の濃度
勾配を急俊にすることで、ソ−スまたはドレインの接合
容量を増大させることなく、ホットエレクトロンの生成
効率を高めることができる。これにより、素子の動作を
高速化させることができる。
【図１】本発明の一実施例に係わるｎ−ＭＯＳＦＥＴの
製造方法を示す断面図。
製造方法を示す断面図。
【図２】本発明の一実施例に係わるｎ−ＭＯＳＦＥＴの
製造方法を示す断面図。
製造方法を示す断面図。
【図３】本発明の一実施例に係わるｎ−ＭＯＳＦＥＴの
製造方法を示す断面図。
製造方法を示す断面図。
【図４】本発明の一実施例に係わるｎ−ＭＯＳＦＥＴの
製造方法を示す断面図。
製造方法を示す断面図。
【図５】従来のｎ−ＭＯＳＦＥＴを示す断面図。
【図６】本発明の一実施例に係わるｎ−ＭＯＳＦＥＴを
示す断面図。
示す断面図。
【図７】本発明の他の実施例に係わるｎ−ＭＯＳＦＥＴ
を示す断面図。
を示す断面図。
【図８】従来のｎ−ＭＯＳＦＥＴの製造方法を示す断面
図。
図。
【図９】従来のｎ−ＭＯＳＦＥＴの製造方法を示す断面
図。
図。
【図１０】従来のｎ−ＭＯＳＦＥＴの製造方法を示す断
面図。
面図。
２０１…ｐ型のシリコン基板、 ２０２…素子分離用の酸化膜、 ２０３…熱酸化膜（ＳｉＯ2 ）、 ２０４…シリコン窒化膜（ＳｉＮ）、 ２０５…レジスト膜、 ２０６…開口部、 ２０７…熱酸化膜（ＳｉＯ2 ）、 ２０８…閾値制御用のボロン（Ｂ）、 ２０９…リン（Ｐ）、 ２１０…ｎ- 拡散層、 ２１１…ゲ−ト酸化膜、 ２１２…ポリシリコン膜、 ２１３…ゲ−ト電極、 ２１４…ｎ+ 拡散層。
Claims (6)
- 【請求項１】 半導体基板と、前記半導体基板の表面領
域に形成されるソ−ス領域およびドレイン領域と、前記
ソ−ス領域およびドレイン領域の間のチャネル領域上に
形成されるゲ−ト電極と、前記ゲ−ト電極下であって、
前記ドレイン領域に接する領域にのみ形成され、所定の
濃度を有する不純物領域とを具備することを特徴とする
半導体装置。 - 【請求項２】 前記チャネル領域下のみにパンチスル−
を防止するための高濃度の不純物領域が形成されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記不純物領域は、前記ドレイン領域の
近傍における電界を緩和するため、前記ドレイン領域の
濃度よりも低い濃度を有する不純物領域であることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 半導体基板上に第１の膜を形成する第１
の工程と、前記第１の膜に開口部を形成する第２の工程
と、前記第１の膜をマスクにして、不純物を前記基板面
に対し所定の角度の方向から注入し、前記基板表面の所
定の位置に所定の濃度を有する不純物領域を形成する第
３の工程と、前記開口部内の半導体基板上に絶縁膜を形
成する第４の工程と、前記絶縁膜上に導電膜を形成する
第５の工程と、前記第１の膜を除去する第６の工程と、
前記導電膜をマスクにして不純物を注入し、前記基板表
面にソ−ス領域およびドレイン領域を形成する第７の工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記第２の工程と前記第３の工程との間
に、前記第１の膜をマスクにして、不純物を前記基板面
に対し垂直の方向から注入し、前記基板中にパンチスル
−を防止するための高濃度の不純物領域を形成する工程
を具備することを特徴とする請求項４記載の半導体装置
の製造方法。 - 【請求項６】 前記不純物領域は、前記第１の膜の膜
厚、および、前記基板面に対する不純物の注入角度を制
御することによって、所定の位置および所定の濃度勾配
で形成することができることを特徴とする請求項３記載
の半導体装置の製造方法。
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| KR1019920016480A KR100221120B1 (ko) | 1991-09-12 | 1992-09-08 | 반도체 장치의 제조 방법 |
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| JP3232916A JP2835216B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
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| JP2835216B2 JP2835216B2 (ja) | 1998-12-14 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897423A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6316302B1 (en) | 1998-06-26 | 2001-11-13 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
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Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744372A (en) | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| KR100356786B1 (ko) * | 1995-06-24 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP3146962B2 (ja) * | 1995-12-14 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5672531A (en) * | 1996-07-17 | 1997-09-30 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5874340A (en) * | 1996-07-17 | 1999-02-23 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls |
| US6051471A (en) * | 1996-09-03 | 2000-04-18 | Advanced Micro Devices, Inc. | Method for making asymmetrical N-channel and symmetrical P-channel devices |
| US5677224A (en) | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
| US5759897A (en) * | 1996-09-03 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region |
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
| US5877050A (en) * | 1996-09-03 | 1999-03-02 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals |
| US5654215A (en) * | 1996-09-13 | 1997-08-05 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US5656518A (en) * | 1996-09-13 | 1997-08-12 | Advanced Micro Devices, Inc. | Method for fabrication of a non-symmetrical transistor |
| US6051459A (en) * | 1997-02-21 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate |
| JP4242461B2 (ja) * | 1997-02-24 | 2009-03-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5923982A (en) * | 1997-04-21 | 1999-07-13 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps |
| US6027964A (en) * | 1997-08-04 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a selectively doped gate in combination with a protected resistor |
| US5904529A (en) * | 1997-08-25 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate |
| US6096588A (en) * | 1997-11-01 | 2000-08-01 | Advanced Micro Devices, Inc. | Method of making transistor with selectively doped channel region for threshold voltage control |
| US6190980B1 (en) * | 1998-09-10 | 2001-02-20 | Advanced Micro Devices | Method of tilted implant for pocket, halo and source/drain extension in ULSI dense structures |
| US6207995B1 (en) * | 1999-02-23 | 2001-03-27 | Advanced Micro Devices, Inc. | High K integration of gate dielectric with integrated spacer formation for high speed CMOS |
| US6489223B1 (en) | 2001-07-03 | 2002-12-03 | International Business Machines Corporation | Angled implant process |
| US6756637B2 (en) * | 2001-07-06 | 2004-06-29 | International Business Machines Corporation | Method of controlling floating body effects in an asymmetrical SOI device |
| US6797593B2 (en) | 2002-09-13 | 2004-09-28 | Texas Instruments Incorporated | Methods and apparatus for improved mosfet drain extension activation |
| KR101481708B1 (ko) * | 2008-11-21 | 2015-01-12 | 삼성전자주식회사 | 리세스 채널 트랜지스터 및 이의 제조방법 |
| US20130154003A1 (en) * | 2011-12-19 | 2013-06-20 | International Business Machines Corporation | Asymmetric anti-halo field effect transistor |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3873371A (en) * | 1972-11-07 | 1975-03-25 | Hughes Aircraft Co | Small geometry charge coupled device and process for fabricating same |
| JPS52156576A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of mis semiconductor device |
| DE2821975C2 (de) * | 1978-05-19 | 1983-01-27 | Siemens AG, 1000 Berlin und 8000 München | Metall-Halbleiter-Feldeffekttransistor (MESFET) und Verfahren zu dessen Herstellung |
| US4208780A (en) * | 1978-08-03 | 1980-06-24 | Rca Corporation | Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer |
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US5061975A (en) * | 1988-02-19 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor having LDD structure |
| JPH0824145B2 (ja) * | 1988-12-19 | 1996-03-06 | 株式会社東芝 | Ｃｍｏｓ半導体装置の製造方法 |
| US5073512A (en) * | 1989-04-21 | 1991-12-17 | Nec Corporation | Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region |
| JPH0434968A (ja) * | 1990-05-30 | 1992-02-05 | Mitsubishi Electric Corp | 相補型電界効果トランジスタおよびその製造方法 |
| KR940004446B1 (ko) * | 1990-11-05 | 1994-05-25 | 미쓰비시뎅끼 가부시끼가이샤 | 반도체장치의 제조방법 |
| JP2817393B2 (ja) * | 1990-11-14 | 1998-10-30 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR940006702B1 (ko) * | 1991-06-14 | 1994-07-25 | 금성일렉트론 주식회사 | 모스패트의 제조방법 |
| JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1991
- 1991-09-12 JP JP3232916A patent/JP2835216B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-08 KR KR1019920016480A patent/KR100221120B1/ko not_active IP Right Cessation
-
1994
- 1994-06-03 US US08/253,836 patent/US5424229A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897423A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| JP2005167262A (ja) * | 1995-07-14 | 2005-06-23 | Seiko Instruments Inc | 半導体装置 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6316302B1 (en) | 1998-06-26 | 2001-11-13 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| JP2011100133A (ja) * | 1999-03-18 | 2011-05-19 | Semiconductor Energy Lab Co Ltd | 表示装置 |
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