JPH10125906A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Abstract
(57)【要約】
【課題】パンチスルー耐圧を低下させることなく、か
つ、しきい値を小さくするためには、チャンネル領域の
濃度を低く抑えて、チャンネル拡散のドライブインを高
温、長時間で行うことが必要となるが、高温、長時間の
ドライブインに起因した不純物のシリコン基板への突き
抜けという問題が生じる。 【解決手段】ゲート絶縁膜上に、基体部およびこのこの
基体部よりも厚みが小さい側部を有するゲート電極を形
成し、ゲート絶縁膜およびゲート電極の表面に向けて不
純物のイオン注入を行うことにより、不純物をゲート電
極の両側部を貫通させて半導体基板表面にドープする。
この後、アニール処理を行うことにより、半導体基板表
面上にドープされた不純物を拡散させることにより、拡
散領域の拡散長を長くする。
つ、しきい値を小さくするためには、チャンネル領域の
濃度を低く抑えて、チャンネル拡散のドライブインを高
温、長時間で行うことが必要となるが、高温、長時間の
ドライブインに起因した不純物のシリコン基板への突き
抜けという問題が生じる。 【解決手段】ゲート絶縁膜上に、基体部およびこのこの
基体部よりも厚みが小さい側部を有するゲート電極を形
成し、ゲート絶縁膜およびゲート電極の表面に向けて不
純物のイオン注入を行うことにより、不純物をゲート電
極の両側部を貫通させて半導体基板表面にドープする。
この後、アニール処理を行うことにより、半導体基板表
面上にドープされた不純物を拡散させることにより、拡
散領域の拡散長を長くする。
Description
【０００１】
【発明の属する技術分野】本発明は、二重拡散型チャン
ネルを有するＤＭＯＳ（Double Diffused ＭＯＳ）等の
半導体装置に好適に用いられる半導体装置及びその製造
方法に関する。
ネルを有するＤＭＯＳ（Double Diffused ＭＯＳ）等の
半導体装置に好適に用いられる半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】Ｎチャンネル二重拡散型ＭＯＳトランジ
スタの形成方法を図７を参照して説明する。Ｎ型シリコ
ン基板１上にゲート酸化膜２を形成し、このゲート酸化
膜２上に多結晶シリコンからなるゲート電極３を形成す
る。その後、図７（１）に示されるように、このゲート
電極３をマスクとして、たとえばボロン等のＰ型不純物
をイオン注入によってドープする（ドープされた不純物
は、図中に×印で示す）。
スタの形成方法を図７を参照して説明する。Ｎ型シリコ
ン基板１上にゲート酸化膜２を形成し、このゲート酸化
膜２上に多結晶シリコンからなるゲート電極３を形成す
る。その後、図７（１）に示されるように、このゲート
電極３をマスクとして、たとえばボロン等のＰ型不純物
をイオン注入によってドープする（ドープされた不純物
は、図中に×印で示す）。
【０００３】次に、アニール処理を行うことにより、図
７（２）に示すように、不純物がドライブインされ、ゲ
ート電極３をセルフアラインメント用のマスクとして、
Ｐ型の拡散領域４、５が形成される。このような拡散領
域４、５の深さ方向（垂直方向）と横方向（水平方向）
の広がり方には差があり、深さ方向の距離ｘと横方向の
距離ｙとは、ｘ：ｙ＝１：０．７〜０．８程度の関係に
ある。
７（２）に示すように、不純物がドライブインされ、ゲ
ート電極３をセルフアラインメント用のマスクとして、
Ｐ型の拡散領域４、５が形成される。このような拡散領
域４、５の深さ方向（垂直方向）と横方向（水平方向）
の広がり方には差があり、深さ方向の距離ｘと横方向の
距離ｙとは、ｘ：ｙ＝１：０．７〜０．８程度の関係に
ある。
【０００４】その後、図７（３）に示されるように、再
びゲート電極３をマスクとして、たとえば砒素や燐等の
Ｎ型不純物をイオン注入によってドープする。次に、ア
ニール処理を行うことにより、図７（４）に示すよう
に、不純物がドライブインされ、ゲート電極３をセルフ
アラインメント用のマスクとして、Ｐ型拡散領域４、５
内にＮ型の拡散領域が形成され、これらがソース６、７
となるとともに、Ｐ型拡散領域４、５がチャンネル領域
となる。
びゲート電極３をマスクとして、たとえば砒素や燐等の
Ｎ型不純物をイオン注入によってドープする。次に、ア
ニール処理を行うことにより、図７（４）に示すよう
に、不純物がドライブインされ、ゲート電極３をセルフ
アラインメント用のマスクとして、Ｐ型拡散領域４、５
内にＮ型の拡散領域が形成され、これらがソース６、７
となるとともに、Ｐ型拡散領域４、５がチャンネル領域
となる。
【０００５】こうして得られたＰ型拡散領域４（５）と
ソース６（７）との距離の差がチャンネル長Ｌとなる。
ソース６（７）との距離の差がチャンネル長Ｌとなる。
【０００６】
【発明が解決すべき課題】このようなＭＯＳトランジス
タでは、特性を向上させるために、しきい値電圧を小さ
くすることが必要となる。しきい値電圧は、チャンネル
領域の濃度を下げることにより、小さくなる。また、ゲ
ート酸化膜を薄くすることによってもしきい値を下げる
ことができる。
タでは、特性を向上させるために、しきい値電圧を小さ
くすることが必要となる。しきい値電圧は、チャンネル
領域の濃度を下げることにより、小さくなる。また、ゲ
ート酸化膜を薄くすることによってもしきい値を下げる
ことができる。
【０００７】しかし、チャンネル領域の濃度を下げる
と、隣接する空乏層が延びて互いにぶつかるパンチスル
ー現象が生じ易くなり、このためにトランジスタの耐圧
が低下してしまう。一方、チャンネル領域の濃度の低下
に伴うパンチスルー耐圧の低下を防止するためには、チ
ャンネル長を長くすればよいが、チャンネル長を長くす
るためには、ドライブインを高温、かつ長時間行うこと
が必要となる。
と、隣接する空乏層が延びて互いにぶつかるパンチスル
ー現象が生じ易くなり、このためにトランジスタの耐圧
が低下してしまう。一方、チャンネル領域の濃度の低下
に伴うパンチスルー耐圧の低下を防止するためには、チ
ャンネル長を長くすればよいが、チャンネル長を長くす
るためには、ドライブインを高温、かつ長時間行うこと
が必要となる。
【０００８】しかし、ドライブインを高温で長時間行う
と、多結晶シリコンのゲート電極に高濃度にドープされ
た不純物がゲート酸化膜を通って、シリコン基板側へ突
き抜けることがある。このような不純物のシリコン基板
への突き抜け現象は、トランジスタ素子自体の特性を劣
化させることになる。即ち、パンチスルー耐圧を低下さ
せることなく、かつ、しきい値を小さくするためには、
チャンネル領域の濃度を低く抑えて、チャンネル拡散の
ドライブインを高温、長時間で行うことが必要となる
が、このような方法では、上述したように高温、長時間
のドライブインに起因した不純物のシリコン基板への突
き抜けという問題が残ってしまう。
と、多結晶シリコンのゲート電極に高濃度にドープされ
た不純物がゲート酸化膜を通って、シリコン基板側へ突
き抜けることがある。このような不純物のシリコン基板
への突き抜け現象は、トランジスタ素子自体の特性を劣
化させることになる。即ち、パンチスルー耐圧を低下さ
せることなく、かつ、しきい値を小さくするためには、
チャンネル領域の濃度を低く抑えて、チャンネル拡散の
ドライブインを高温、長時間で行うことが必要となる
が、このような方法では、上述したように高温、長時間
のドライブインに起因した不純物のシリコン基板への突
き抜けという問題が残ってしまう。
【０００９】そこで、本発明の目的は、高温、長時間の
ドライブインを行うことなく、電極の直下に形成される
拡散領域の横方向の距離を容易に長くすることができる
半導体装置の製造方法を提供することである。
ドライブインを行うことなく、電極の直下に形成される
拡散領域の横方向の距離を容易に長くすることができる
半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の方法では、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に、基体部およびこの基
体部よりも厚みが小さい側部を有する電極を形成する工
程と、前記絶縁膜および前記電極の表面に向けて不純物
のイオン注入を行うことにより、前記電極をマスクとし
て、半導体基板表面に不純物をドープする工程と、アニ
ール処理を行うことにより、半導体基板表面上にドープ
された不純物を拡散する工程とを含み、前記イオン注入
の工程において、前記電極の側部を介してイオン注入を
行うこを特徴とする半導体装置の製造方法とした。
に、本発明の第１の方法では、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に、基体部およびこの基
体部よりも厚みが小さい側部を有する電極を形成する工
程と、前記絶縁膜および前記電極の表面に向けて不純物
のイオン注入を行うことにより、前記電極をマスクとし
て、半導体基板表面に不純物をドープする工程と、アニ
ール処理を行うことにより、半導体基板表面上にドープ
された不純物を拡散する工程とを含み、前記イオン注入
の工程において、前記電極の側部を介してイオン注入を
行うこを特徴とする半導体装置の製造方法とした。
【００１１】このような方法では、電極形成工程におい
て基体部の厚みより薄い厚みの側部を形成するので、イ
オン注入工程によって前記電極の表面に向けて不純物の
イオン注入を行うことにより、前記電極の側部を介して
半導体基板表面に不純物をドープすることができ、アニ
ール工程において前記側部を介して基板表面に注入され
た不純物を拡散することができる。
て基体部の厚みより薄い厚みの側部を形成するので、イ
オン注入工程によって前記電極の表面に向けて不純物の
イオン注入を行うことにより、前記電極の側部を介して
半導体基板表面に不純物をドープすることができ、アニ
ール工程において前記側部を介して基板表面に注入され
た不純物を拡散することができる。
【００１２】また、本発明の第２の方法では、側部は、
基体部から離間するに従って厚みが小さくなるように電
極を形成した。また、本発明の第３の方法では、側部が
テーパ面を有するように電極を形成するようにした。ま
た、本発明の第４の方法では、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に電極を形成する工程
と、少なくとも前記電極の表面に対して斜め方向から不
純物のイオン注入を行うことにより、少なくとも前記電
極の側部を介して半導体基板表面に不純物をドープする
工程と、アニール処理を行うことにより、半導体基板表
面上にドープされた不純物を拡散させる工程と、を含む
ことを特徴とする半導体装置の製造方法とした。
基体部から離間するに従って厚みが小さくなるように電
極を形成した。また、本発明の第３の方法では、側部が
テーパ面を有するように電極を形成するようにした。ま
た、本発明の第４の方法では、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜上に電極を形成する工程
と、少なくとも前記電極の表面に対して斜め方向から不
純物のイオン注入を行うことにより、少なくとも前記電
極の側部を介して半導体基板表面に不純物をドープする
工程と、アニール処理を行うことにより、半導体基板表
面上にドープされた不純物を拡散させる工程と、を含む
ことを特徴とする半導体装置の製造方法とした。
【００１３】このような方法では、イオン注入工程にお
いて少なくとも前記電極の表面に対して斜め方向から不
純物のイオン注入を行うので、少なくとも前記電極の側
部を介して半導体基板表面に不純物をドープすることが
でき、アニール工程において前記側部を介して基板表面
に注入された不純物を拡散することができる。
いて少なくとも前記電極の表面に対して斜め方向から不
純物のイオン注入を行うので、少なくとも前記電極の側
部を介して半導体基板表面に不純物をドープすることが
でき、アニール工程において前記側部を介して基板表面
に注入された不純物を拡散することができる。
【００１４】
＜第１の実施形態＞本発明の第１の実施形態であるＮチ
ャンネル二重拡散型ＭＯＳトランジスタの形成方法の概
略を図１を用いて説明する。Ｎ型シリコン基板１１上に
形成されたゲート酸化膜１２上に多結晶シリコンからな
るゲート電極１３が形成される。このゲート電極１３
は、基体部１４および両側部１５、１６から構成され、
両側部１５、１６は基体部１４から離間するに従って、
厚みが小さくなるようなテーパ形状に形成される。
ャンネル二重拡散型ＭＯＳトランジスタの形成方法の概
略を図１を用いて説明する。Ｎ型シリコン基板１１上に
形成されたゲート酸化膜１２上に多結晶シリコンからな
るゲート電極１３が形成される。このゲート電極１３
は、基体部１４および両側部１５、１６から構成され、
両側部１５、１６は基体部１４から離間するに従って、
厚みが小さくなるようなテーパ形状に形成される。
【００１５】次に、図１（１）に示されるように、たと
えばボロン等のＰ型不純物をイオン注入によってドープ
する（ドープされた不純物のピーク濃度の分布状態は、
図中で×印で示す）。このとき、両側部１５、１６に向
けてイオン注入された不純物は該両側部１５、１６を貫
通して基板１１内に打ち込まれる一方、基体部１４に向
けてイオン注入された不純物は該基体部１４内に残存す
るように、イオン注入のエネルギーが比較的大きく設定
されており、結果的に、ゲート電極１３の基体部１４は
イオン注入の際のマスクとしての役割を果たしている。
これは、両側部１５、１６の厚みを基体部１４よりも小
さくなるように形成したため、均一な分布のイオン注入
を行っても、両側部１５、１６ではイオン注入された不
純物が貫通し易くなるためのである。
えばボロン等のＰ型不純物をイオン注入によってドープ
する（ドープされた不純物のピーク濃度の分布状態は、
図中で×印で示す）。このとき、両側部１５、１６に向
けてイオン注入された不純物は該両側部１５、１６を貫
通して基板１１内に打ち込まれる一方、基体部１４に向
けてイオン注入された不純物は該基体部１４内に残存す
るように、イオン注入のエネルギーが比較的大きく設定
されており、結果的に、ゲート電極１３の基体部１４は
イオン注入の際のマスクとしての役割を果たしている。
これは、両側部１５、１６の厚みを基体部１４よりも小
さくなるように形成したため、均一な分布のイオン注入
を行っても、両側部１５、１６ではイオン注入された不
純物が貫通し易くなるためのである。
【００１６】この場合、両側部１５、１６の直下の不純
物の分布範囲は、同図（１）に示されるように、横方向
の距離Ｌ１が、側部１５の横方向の幅Ｄ１より僅かに小
さくなるようにドープされている。なお、両側部１５、
１６は基体部１４から離間するに従って、厚みが小さく
なるようなテーパ形状に形成されるので、基板１１内に
打ち込まれた不純物は、基体部１４から離間するに従っ
て、深く打ち込まれるような不純物分布が得られる。
物の分布範囲は、同図（１）に示されるように、横方向
の距離Ｌ１が、側部１５の横方向の幅Ｄ１より僅かに小
さくなるようにドープされている。なお、両側部１５、
１６は基体部１４から離間するに従って、厚みが小さく
なるようなテーパ形状に形成されるので、基板１１内に
打ち込まれた不純物は、基体部１４から離間するに従っ
て、深く打ち込まれるような不純物分布が得られる。
【００１７】次に、アニール処理を行うことにより、不
純物がドライブイン（再分布）され、図１（２）に示す
ように、Ｐ型の拡散領域１７、１８が形成される。この
場合、イオン注入によって得られた横方向の距離Ｌ１か
らさらに横方向にＬ２分だけ拡散される。その後、図１
（３）に示されるように、再びゲート電極３をマスクと
して、たとえば砒素や燐等のＮ型不純物をイオン注入に
よってドープする。
純物がドライブイン（再分布）され、図１（２）に示す
ように、Ｐ型の拡散領域１７、１８が形成される。この
場合、イオン注入によって得られた横方向の距離Ｌ１か
らさらに横方向にＬ２分だけ拡散される。その後、図１
（３）に示されるように、再びゲート電極３をマスクと
して、たとえば砒素や燐等のＮ型不純物をイオン注入に
よってドープする。
【００１８】このとき、両側部１５、１６に向けてイオ
ン注入された不純物は該両側部１５、１６を貫通せず
に、基体部１４に向けてイオン注入された不純物と同様
に、ゲート電極１３内に残存するように、比較的低いエ
ネルギーでイオン注入を行う。次に、再び、アニール処
理を行うことにより、図１（４）に示すように、不純物
がドライブインされ、Ｐ型拡散領域１７、１８内にＮ型
の拡散領域１９、２０が形成され、これらがソースとな
るとともに、Ｐ型拡散領域１７、１８がチャンネル領域
となる。
ン注入された不純物は該両側部１５、１６を貫通せず
に、基体部１４に向けてイオン注入された不純物と同様
に、ゲート電極１３内に残存するように、比較的低いエ
ネルギーでイオン注入を行う。次に、再び、アニール処
理を行うことにより、図１（４）に示すように、不純物
がドライブインされ、Ｐ型拡散領域１７、１８内にＮ型
の拡散領域１９、２０が形成され、これらがソースとな
るとともに、Ｐ型拡散領域１７、１８がチャンネル領域
となる。
【００１９】こうして得られたＰ型拡散領域１７（１
８）とソース１９（２０）との距離の差Ｌ３（図１
（４）参照）がチャンネル領域のチャンネル長となる。
この場合、従来技術と比較して、ドライブインを高温、
長時間行うことなく、両側部１５、１６を形成した分に
対応した距離Ｌ１だけチャンネル長を長くすることがで
きる。チャンネル長が長くなると、パンチスルー耐圧が
低下することなく、チャンネル領域の濃度を下げること
ができるので、しきい値電圧を小さくすることができ、
ＭＯＳトランジスタの特性を向上させることができる。
８）とソース１９（２０）との距離の差Ｌ３（図１
（４）参照）がチャンネル領域のチャンネル長となる。
この場合、従来技術と比較して、ドライブインを高温、
長時間行うことなく、両側部１５、１６を形成した分に
対応した距離Ｌ１だけチャンネル長を長くすることがで
きる。チャンネル長が長くなると、パンチスルー耐圧が
低下することなく、チャンネル領域の濃度を下げること
ができるので、しきい値電圧を小さくすることができ、
ＭＯＳトランジスタの特性を向上させることができる。
【００２０】また、ドライブインを高温で長時間行うこ
となく、チャンネル長を長くできるので、高温、長時間
のドライブインに起因して発生するゲート電極からのシ
リコン基板側への不純物の突き抜けの発生を抑制するこ
とができ、トランジスタ素子自体の特性の劣化を防止す
ることができる。さらに、上述したようにゲート電極か
らのシリコン基板への不純物の突き抜けを抑制できるの
で、不純物の突き抜け防止を図るためにゲート酸化膜を
厚くする必要もなくなる。したがって、ゲート酸化膜を
薄くして、しきい値電圧を小さくすることができ、ＭＯ
Ｓトランジスタの特性を向上させることができる。
となく、チャンネル長を長くできるので、高温、長時間
のドライブインに起因して発生するゲート電極からのシ
リコン基板側への不純物の突き抜けの発生を抑制するこ
とができ、トランジスタ素子自体の特性の劣化を防止す
ることができる。さらに、上述したようにゲート電極か
らのシリコン基板への不純物の突き抜けを抑制できるの
で、不純物の突き抜け防止を図るためにゲート酸化膜を
厚くする必要もなくなる。したがって、ゲート酸化膜を
薄くして、しきい値電圧を小さくすることができ、ＭＯ
Ｓトランジスタの特性を向上させることができる。
【００２１】このようにチャンネル長を長くしてパンチ
スルー耐圧の低下を抑えることができるので、チャンネ
ル領域の不純物濃度を小さくして、しきい値電圧を小さ
くし、かつオン抵抗も小さくすることができる。図２
は、オン抵抗とパンチスルー耐圧との関係を示すグラフ
である。同図において、本発明の特性曲線は実線で示
し、従来技術は破線で示してある。たとえば、パンチス
ルー耐圧Ｖ２を得ようとすれば、従来技術ではオン抵抗
がＲ２であったが、本発明ではチャンネル領域の不純物
濃度を下げても、チャンネル長を長くしてパンチスルー
の発生を抑制することができるので、オン抵抗はＲ２よ
りも小さいＲ１に抑えることが可能となる。
スルー耐圧の低下を抑えることができるので、チャンネ
ル領域の不純物濃度を小さくして、しきい値電圧を小さ
くし、かつオン抵抗も小さくすることができる。図２
は、オン抵抗とパンチスルー耐圧との関係を示すグラフ
である。同図において、本発明の特性曲線は実線で示
し、従来技術は破線で示してある。たとえば、パンチス
ルー耐圧Ｖ２を得ようとすれば、従来技術ではオン抵抗
がＲ２であったが、本発明ではチャンネル領域の不純物
濃度を下げても、チャンネル長を長くしてパンチスルー
の発生を抑制することができるので、オン抵抗はＲ２よ
りも小さいＲ１に抑えることが可能となる。
【００２２】換言すれば、オン抵抗Ｒ１を得ようとすれ
ば、従来技術では、チャンネル領域の不純物濃度を下げ
ざるを得ず、このため、パンチスルー耐圧がＶ２よりも
低いＶ１に低下してしまうが、本発明では、チャンネル
領域の不純物濃度を下げても、チャンネル長を長くし
て、パンチスルー耐圧をＶ２に維持できる。ここで、ゲ
ート電極１３の両側部１５、１６をテーパ形状に形成す
る方法について説明する。一般的には、ゲート酸化膜１
２上に形成されたポリシリコン層に対して通常の等方性
のドライエッチングまたはウエットエッチング等の等方
性エッチングを行うことでテーパ形状を得ることができ
る。
ば、従来技術では、チャンネル領域の不純物濃度を下げ
ざるを得ず、このため、パンチスルー耐圧がＶ２よりも
低いＶ１に低下してしまうが、本発明では、チャンネル
領域の不純物濃度を下げても、チャンネル長を長くし
て、パンチスルー耐圧をＶ２に維持できる。ここで、ゲ
ート電極１３の両側部１５、１６をテーパ形状に形成す
る方法について説明する。一般的には、ゲート酸化膜１
２上に形成されたポリシリコン層に対して通常の等方性
のドライエッチングまたはウエットエッチング等の等方
性エッチングを行うことでテーパ形状を得ることができ
る。
【００２３】ただし、ＭＯＳトランジスタのゲート電極
に使用されるポリシリコン層の膜厚は数１００ｎｍと非
常に薄いので、十分なテーパ形状を得るためには、ゲー
ト電極内の不純物濃度を変化させてエッチングする必要
がある。すなわち、ポリシリコン層に対して等方性のド
ライエッチング等を行うに際しては、ドープされている
不純物濃度が大きいほどエッチングレートが大きくなる
ので、ゲート電極の不純物濃度を図３に示すように、表
面付近の濃度を大きく、ゲート酸化膜に向かうにしたが
って小さくすることによって、テーパ形状の形成を促進
することができる。
に使用されるポリシリコン層の膜厚は数１００ｎｍと非
常に薄いので、十分なテーパ形状を得るためには、ゲー
ト電極内の不純物濃度を変化させてエッチングする必要
がある。すなわち、ポリシリコン層に対して等方性のド
ライエッチング等を行うに際しては、ドープされている
不純物濃度が大きいほどエッチングレートが大きくなる
ので、ゲート電極の不純物濃度を図３に示すように、表
面付近の濃度を大きく、ゲート酸化膜に向かうにしたが
って小さくすることによって、テーパ形状の形成を促進
することができる。
【００２４】なお、上述の説明では、ゲート電極の側部
にはテーパ面を形成するようにしたが、必ずしもテーパ
面に限定されることなく、たとえば円弧状でもよく、ま
た、階段状の形状でもよい。次に、図４及び図５を参照
して、Ｎチャンネル二重拡散型ＭＯＳトランジスタの形
成方法を詳細に説明する。
にはテーパ面を形成するようにしたが、必ずしもテーパ
面に限定されることなく、たとえば円弧状でもよく、ま
た、階段状の形状でもよい。次に、図４及び図５を参照
して、Ｎチャンネル二重拡散型ＭＯＳトランジスタの形
成方法を詳細に説明する。
【００２５】Ｎ型シリコンウエハ３０上に形成されたエ
ピタキシャル層３１をたとえば熱酸化することにより約
５０ｎｍ程度のゲート酸化膜３２を形成する（図４
（１）参照）。このゲート酸化膜３２上に、たとえばＣ
ＶＤ法によってポリシリコン層３３を形成する（図４
（２）参照）。次に、図４（３）に示されるように、ポ
リシリコン層３３に対して、不純物をドープする。この
場合、不純物として砒素、燐（Ｎ型）、またはボロン
（Ｐ型）が用いられ、表面付近の不純物濃度を大きく、
ゲート酸化膜３２に向かうに従い、不純物濃度が小さく
なるようにドープされる。
ピタキシャル層３１をたとえば熱酸化することにより約
５０ｎｍ程度のゲート酸化膜３２を形成する（図４
（１）参照）。このゲート酸化膜３２上に、たとえばＣ
ＶＤ法によってポリシリコン層３３を形成する（図４
（２）参照）。次に、図４（３）に示されるように、ポ
リシリコン層３３に対して、不純物をドープする。この
場合、不純物として砒素、燐（Ｎ型）、またはボロン
（Ｐ型）が用いられ、表面付近の不純物濃度を大きく、
ゲート酸化膜３２に向かうに従い、不純物濃度が小さく
なるようにドープされる。
【００２６】次に、ポリシリコン層３３上に、フォトリ
ソグラフィによってフォトレジスト３４を形成し（図４
（４）参照）、このフォトレジスト３４をマスクとし
て、多結晶シリコン層３３に対して、たとえばケミカル
ドライエッチング等の等方性エッチングによって、フォ
トレジスト３４に対して、エッチングを行い、図４
（５）に示されるようなゲート電極３５を形成する。そ
の結果、ゲート電極３５の両側部３７、３８は、基体部
３６から離間するに従って、厚みが小さくなるようなテ
ーパ形状に形成される。
ソグラフィによってフォトレジスト３４を形成し（図４
（４）参照）、このフォトレジスト３４をマスクとし
て、多結晶シリコン層３３に対して、たとえばケミカル
ドライエッチング等の等方性エッチングによって、フォ
トレジスト３４に対して、エッチングを行い、図４
（５）に示されるようなゲート電極３５を形成する。そ
の結果、ゲート電極３５の両側部３７、３８は、基体部
３６から離間するに従って、厚みが小さくなるようなテ
ーパ形状に形成される。
【００２７】次に、図５（６）に示すように、熱酸化に
より、ゲート電極３５上に酸化膜４０を形成した後、ボ
ロンをイオン注入によりプレデポジションする（図５
（７）参照）。このとき、両側部３７、３８に向けてイ
オン注入された不純物は該両側部３７、３８を貫通して
基板内に打ち込まれる一方、基体部３６に向けてイオン
注入された不純物は該基体部３６内に残存する。
より、ゲート電極３５上に酸化膜４０を形成した後、ボ
ロンをイオン注入によりプレデポジションする（図５
（７）参照）。このとき、両側部３７、３８に向けてイ
オン注入された不純物は該両側部３７、３８を貫通して
基板内に打ち込まれる一方、基体部３６に向けてイオン
注入された不純物は該基体部３６内に残存する。
【００２８】次に、約１０００〜１１５０℃でアニール
処理を行い、プレデポジションされたボロンをシリコン
基板内にドライブインしてＰ型のチャンネル領域４１を
形成する（図５（８）参照）。次に、たとえば砒素や燐
等のＮ型不純物をイオン注入によって選択的にドープし
た後、アニール処理を行い、図５（９）に示されるよう
に、ソース領域４２、およびチャンネル領域４１のコン
タクト用のＰ型領域４３を形成する。
処理を行い、プレデポジションされたボロンをシリコン
基板内にドライブインしてＰ型のチャンネル領域４１を
形成する（図５（８）参照）。次に、たとえば砒素や燐
等のＮ型不純物をイオン注入によって選択的にドープし
た後、アニール処理を行い、図５（９）に示されるよう
に、ソース領域４２、およびチャンネル領域４１のコン
タクト用のＰ型領域４３を形成する。
【００２９】最後に、図５（１０）に示すように、たと
えばＰＥＣＶＤ法等によって層間絶縁膜４５が形成さ
れ、コンタクトホール４６を形成した後、アルミニウム
等によるメタル配線４７が形成される。なお、上述した
実施の形態では、チャンネル長を延ばす方法として、イ
オン注入の際にゲート電極の両側部を不純物が貫通し易
いように、ゲート電極にテーパ面を有する両側部を形成
するようにしたが、図６に示すように、ゲート電極３５
の両側部の形状を従来と同様な垂直面を有する形状と
し、イオン注入を基板に対して斜めから行う、いわゆる
アングル・インプラント法を用い、ゲート電極の両側部
を不純物が貫通するようにさせてもよい。また、テーパ
面を有する両側部を形成したゲート電極に対して、アン
グル・インプラント法を用いてもよい。
えばＰＥＣＶＤ法等によって層間絶縁膜４５が形成さ
れ、コンタクトホール４６を形成した後、アルミニウム
等によるメタル配線４７が形成される。なお、上述した
実施の形態では、チャンネル長を延ばす方法として、イ
オン注入の際にゲート電極の両側部を不純物が貫通し易
いように、ゲート電極にテーパ面を有する両側部を形成
するようにしたが、図６に示すように、ゲート電極３５
の両側部の形状を従来と同様な垂直面を有する形状と
し、イオン注入を基板に対して斜めから行う、いわゆる
アングル・インプラント法を用い、ゲート電極の両側部
を不純物が貫通するようにさせてもよい。また、テーパ
面を有する両側部を形成したゲート電極に対して、アン
グル・インプラント法を用いてもよい。
【００３０】
【発明の効果】以上のように本発明に従えば、従来技術
に比較して、アニール処理を高温、長時間行うことな
く、電極をマスクとして形成される拡散領域の距離を長
くすることができる。本発明をたとえばＤＭＯＳ等のト
ランジスタに適用した場合には、電極をマスクとして形
成されるチャンネル領域のチャンネル長を長くすること
ができる。チャンネル長が長くなると、パンチスルー耐
圧を低下することなく、チャンネル領域の濃度を下げる
ことができるので、しきい値電圧を小さくすることがで
き、ＭＯＳトランジスタの特性を向上させることができ
る。
に比較して、アニール処理を高温、長時間行うことな
く、電極をマスクとして形成される拡散領域の距離を長
くすることができる。本発明をたとえばＤＭＯＳ等のト
ランジスタに適用した場合には、電極をマスクとして形
成されるチャンネル領域のチャンネル長を長くすること
ができる。チャンネル長が長くなると、パンチスルー耐
圧を低下することなく、チャンネル領域の濃度を下げる
ことができるので、しきい値電圧を小さくすることがで
き、ＭＯＳトランジスタの特性を向上させることができ
る。
【図１】図１は、本発明の第１の実施形態であるＮチャ
ンネル二重拡散型ＭＯＳトランジスタの形成方法の概略
を示す図。
ンネル二重拡散型ＭＯＳトランジスタの形成方法の概略
を示す図。
【図２】図２は、オン抵抗とパンチスルー耐圧との関係
を示すグラフ。
を示すグラフ。
【図３】図３は、ゲート電極の不純物濃度を示すグラ
フ。
フ。
【図４】図４は、Ｎチャンネル二重拡散型ＭＯＳトラン
ジスタの形成方法の一部を詳細に説明する図。
ジスタの形成方法の一部を詳細に説明する図。
【図５】図５は、Ｎチャンネル二重拡散型ＭＯＳトラン
ジスタの形成方法の一部を詳細に説明する図。
ジスタの形成方法の一部を詳細に説明する図。
【図６】図６は、本発明の第２の実施形態を示す図
【図７】図７は、従来技術を説明するための図
１１ ・・・ シリコン基板 ３０ ・・・ シリコンウエハ ３１ ・・・ エピタキシャル層 １２、３２ ・・・ ゲート酸化膜 １３、３５ ・・・ ゲート電極 １４、３６ ・・・ 基体部 １５、１６、３７、３８ ・・・ 側部 １８、４１ ・・・ チャンネル領域
Claims (5)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に、基体部およびこの基体部よりも厚みが
小さい側部を有する電極を形成する工程と、 前記絶縁膜および前記電極の表面に向けて不純物のイオ
ン注入を行うことにより、前記電極をマスクとして、半
導体基板表面に不純物をドープする工程と、 アニール処理を行うことにより、半導体基板表面上にド
ープされた不純物を拡散する工程と、 を含み、 前記イオン注入の工程において、前記電極の側部を介し
てイオン注入を行うこを特徴とする半導体装置の製造方
法。 - 【請求項２】前記電極の側部は、基体部から離間するに
従って厚みが小さくなることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】前記電極の側部は、テーパ面を有すること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に電極を形成する工程と、 少なくとも前記電極の表面に対して斜め方向から不純物
のイオン注入を行うことにより、少なくとも前記電極の
側部を介して半導体基板表面に不純物をドープする工程
と、 アニール処理を行うことにより、半導体基板表面上にド
ープされた不純物を拡散する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】前記電極は多結晶シリコンからなることを
特徴とする請求項１ないし４記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275632A JPH10125906A (ja) | 1996-10-18 | 1996-10-18 | 半導体装置及びその製造方法 |
| US08/951,572 US5920781A (en) | 1996-10-18 | 1997-10-16 | Method of making semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275632A JPH10125906A (ja) | 1996-10-18 | 1996-10-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125906A true JPH10125906A (ja) | 1998-05-15 |
Family
ID=17558172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8275632A Pending JPH10125906A (ja) | 1996-10-18 | 1996-10-18 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5920781A (ja) |
| JP (1) | JPH10125906A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109100A (ja) * | 2009-11-18 | 2011-06-02 | Micrel Inc | 非対称スペーサをゲートとして備えるｌｄｍｏｓトランジスタ |
| JP2012235001A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2014170886A (ja) * | 2013-03-05 | 2014-09-18 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
Families Citing this family (7)
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|---|---|---|---|---|
| US6964890B1 (en) * | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6200860B1 (en) * | 1999-05-03 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Process for preventing the reverse tunneling during programming in split gate flash |
| KR100377130B1 (ko) * | 2000-11-22 | 2003-03-19 | 페어차일드코리아반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7126197B2 (en) * | 2003-12-08 | 2006-10-24 | Kin-On Johnny Sin | Power MOSFET and methods of making same |
| JP2010245366A (ja) * | 2009-04-08 | 2010-10-28 | Fujifilm Corp | 電子素子及びその製造方法、並びに表示装置 |
| JP4869396B2 (ja) * | 2009-12-07 | 2012-02-08 | 株式会社東芝 | 電鋳用原盤、及びその製造方法 |
| WO2016092960A1 (ja) * | 2014-12-08 | 2016-06-16 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4282646A (en) * | 1979-08-20 | 1981-08-11 | International Business Machines Corporation | Method of making a transistor array |
| DE3037744A1 (de) * | 1980-10-06 | 1982-05-19 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik |
| US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
| JPS5933880A (ja) * | 1982-08-19 | 1984-02-23 | Nec Corp | 半導体装置の製造方法 |
| US4603472A (en) * | 1984-04-19 | 1986-08-05 | Siemens Aktiengesellschaft | Method of making MOS FETs using silicate glass layer as gate edge masking for ion implantation |
| JPH01225164A (ja) * | 1988-03-03 | 1989-09-08 | Fuji Electric Co Ltd | 絶縁ゲートｍｏｓｆｅｔの製造方法 |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| KR0130376B1 (ko) * | 1994-02-01 | 1998-04-06 | 문정환 | 반도체소자 제조방법 |
| JPH08241889A (ja) * | 1995-03-03 | 1996-09-17 | Fuji Electric Co Ltd | 不純物導入マスクの作製方法 |
-
1996
- 1996-10-18 JP JP8275632A patent/JPH10125906A/ja active Pending
-
1997
- 1997-10-16 US US08/951,572 patent/US5920781A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109100A (ja) * | 2009-11-18 | 2011-06-02 | Micrel Inc | 非対称スペーサをゲートとして備えるｌｄｍｏｓトランジスタ |
| JP2012235001A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2014170886A (ja) * | 2013-03-05 | 2014-09-18 | National Institute Of Advanced Industrial & Technology | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5920781A (en) | 1999-07-06 |
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