JPS5933880A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5933880A
JPS5933880A JP57144491A JP14449182A JPS5933880A JP S5933880 A JPS5933880 A JP S5933880A JP 57144491 A JP57144491 A JP 57144491A JP 14449182 A JP14449182 A JP 14449182A JP S5933880 A JPS5933880 A JP S5933880A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ゲート電極をマスクとしてイオン注入を行う
ことによシソースφドレイン領域を効果的に形成してな
る電界効果トランジスタを含む半導体装置に関する。
第１図は従来の電界効果トランジスタの断面図である。
図において、ゲート電極１の形状は半導体基板１０の側
に接する面の巾Ｗ１がその反対側の面、すなわち上面の
巾Ｗ２と同じか、又はＷｌ）Ｗ２　となっている。以後
この形状を台形型ゲートと称する。この台形のゲート電
極１では、ソース−ドレイン３とのオーバーラツプが避
けられずゲート電極１とソース・ドレイン３とのカップ
リング容量がふえる結果となっていた。
従来、このようなカップリング容量を減するために、ソ
ース・ドレインの拡散層押込み深さを出来るだけ小さく
することによって横方向への拡がシを小さくする方法が
取られていたが、それでもソース・ドレイン拡散層の押
込み分だけのオーバーラツプが生じる事、又、押し込み
を小さくする事でソース・ドレイン領域の角の部分の曲
シが急になって、ソース・ドレイン領域と基板間の電気
的耐圧が下る事等の欠点を有していた。
この従来の方法の欠点を補なう方法として、第２図に示
すように、あらかじめ形成されたゲート酸化膜２を有す
る半導体基板１０の上に一様にゲ−ト電極層を形成し、
さらにその上に形成したフォトレジストまたはシリコン
酸化膜のパターンニングでマスク４を形成し、マスク４
を用いてゲート電極１を形成した。この時ゲート電極１
のアンダーカット邦Ｃを、ソース・ドレインの拡散層領
域が横方向に押し込まれるであろう深さＤよシやや小さ
くする。しかる後、マスク４をマスクにしてソース・ド
レイン形成の為のイオン注入を行う。
この場合、イオン注入はマスク４の巾で注入されるので
、マスク４のｒｊＪをあらかじめゲート電極の下面の巾
Ｗｌ　より大きくしておく事ができるため、第２図に示
すようなトランジスタを形成する事ができ、ゲート電極
１とソースドレイン３０オーバーラツプを少ガくできカ
ップリング容せが減る事になる。
しかし、この方法においても、一般にソース・ドレイン
形成のイオン注入がバイドーズ・高エネルギーの為、マ
スク４に７オトレジストを使用した時はフォトレジスト
剥離の困難性、８１０２を使用した時はか々り厚いＳｉ
Ｏ＋をマスクにし々ければ々らず、マスク４の形成の困
難性、その他製造工程の複雛化等かふえるという欠点が
あった。
本発明の目的は、前述のような製造上の困離をなくシ、
かつ、カップリング容１゛の少ない電界効果トランジス
タを含む半導体装置を提供するにある。
本発明の半導体装置はゲート電極及びイオン注入によ多
形成されたソース・ドレイン領域を有する電界効果トラ
ンジスタを含んでおシ、前記ゲート電極が多結晶シリコ
ン（ポリシリコン）で形成され、かつ、電極の厚みのあ
る部分にわずかのＳ　ｉ０２を含んだ数１００ｉのポリ
シリ層を有する。
本発明のゲート電極を用い、ゲート電極のエツチング形
成時に、ＳｉＯ２を含んだポリシリの層はほとんどアン
ダーカットされないため、前記ゲート電極の半導体基板
側に接する面のソース・ドレイン間方向中が、前記Ｓｉ
Ｏ２を含んだポリシリ層の巾よシ小になる。ゲート電極
の半導体基板側に面するソース・ドレイン間方向中と、
ＳｉＯ２を含んだポリシリ層中との差がソース・ドレイ
ン拡散層深さの２倍以下であり、かつソース側およびド
レイン側に等分の差を生じている。
以下本発明の実施例を第３図を用いて説明する。
まずゲート酸化膜２を有する半導体基板１０上に、厚み
のほぼ中央付近に、わずかの５ｉＯｚを含んだ数１００
Ｘの多結晶シリコン層１ａを有するゲート電極膜を、多
結晶シリコン膜にて全面に形成する。
この時のＳｉＯ２を含む多結晶シリコン層１ａの形成は
、多結晶シリコン膜（ポリシリ膜）成長時に、微量の０
２　　を途中でリークさせる事による。リークさせる時
間の長さで層１ａの厚みを、リークされる時間位置で層
１ａのポリシリ層１の中での位置を、リーク０２　濃度
で層ｌａ中のＳ　ｉ０２の量を決定できる。次に、多結
晶シリコン膜上にゲート電極エツチング時のマスク４を
形成する。通常マスク４はフォトレジストを使用する場
合が多い。本例においてもフォトレジストとする。次に
マスク４をマスクとして、ゲート電極膜をエツチングし
ゲート電極１を形成する。この時、多結晶シリコンがわ
ずかにアンダーカットされるような条件に５− てエツチングを行うと、５ｉ０２を含んだ多結晶ポリシ
リ層１ａは極端にアンダーカットが起きにくいため、層
１ａを除いたゲート電極１のみがアンダーカットされる
事になる。このようなゲート電極を用いれば、ゲート電
極中の層１ａの５ｉＯｚ量及び層１ａの厚さを自由にコ
ントロールできる事、及び８　ｉｏｚを含んだ多結晶シ
リコンと含まない純すい彦多結晶シリコン膜とのエッチ
レート差が非常に大きいため、比較的容易にかつ安定に
第３図の様々構造を作る事ができる。即ち、ゲート電極
の半導体基板側に接する面のソース・ドレイン間方向中
Ｗ１が、ゲート電極中の層１ａの巾Ｗ３よシ小さくなる
。又そのアンダーカット量Ｃが後工程で形成されるソー
ス・ドレイン拡散層の横方向押し込み量りよシやや小さ
くなるようにしておく。
以後このようがゲートを逆台形ゲートとする。しかる後
、マスク４を除去し、ゲート電極１をマスクにイオン注
入を行い、ソース・ドレインの形成を行なえば第３図に
示すような、オーバーラツプの少ない。即ちゲート電極
とソース・ドレイン３６− のカップリング容量の小さいゲート電極を有する半導体
装置′となる。
上述の様に、本発明の５ｉＯｚを含んだ多結晶ポリシリ
層を有する多結晶ポリシリゲート電極を用いれば、容＆
にかつ安定に逆台形ゲートを、そのアンダーカッ）−１
ｉ１Ｃが、ソース・ドレインが押し込１れるであろうｉ
Ｄよりやや小さくなるように形成できる。しかる後、イ
オン注入によりソース・ドレイン３を形成すれば、従来
の方法のような欠点もカ＜、かつゲート電極とソース・
ドレイン３のカップリング容量の小さい、即ち動作スピ
ードが犀い電界効果トランジスタを作る事が可能でおる
。第３図を用いた説明では、ゲート′電極１の中の層１
ａの位置をほぼ中央としたが、巾Ｗ１と１］■）が確実
にできるような位置であればいづれでも良い。又厚みを
数拘＾としたが、数１０００Ｘ程度でも良い。第３図の
層１ａの近傍もある程度の濃度こう配をもったＳ　ｉｏ
ｇ分布となるため、アンダーカットも図の様に々るのは
轟然である。
マスク４にフォトレジストを用いたが、ゲート電、極１
のエツチング形成に耐え得るものであれば何でも良い。
又本発明のようが逆台形ゲートは、台形ゲートに較べ、
ゲート１！極段部の形状がオーバーハングになり易いた
め、逆台形ゲート上を横切る金属配線の断線不良を発生
させ易いと言われていたが、逆台形ゲート上に、Ｐ、Ｓ
、Ｇ、を成長しガラスフローを行い、段部の平滑化を行
った所、台形ゲートの段部と何ら異なる所なくゲート電
極上に金属配線を形成することができた。
以上のように、本発明によれば、容易に逆台形ゲートが
形成でき、カップリング容量の／’ＬＸへ、即ちハイス
ピード動作の電界効果トランジスタを具えた半導体装置
が得られる。
【図面の簡単な説明】
第１図および第２図はそれぞれ従来の半導体装置の概略
断面図、第３図は本発明の一実施例の概略断面図である
。 １・・・・・・ゲート電極、ｌａ・・・・・・５ｉｎ２
を含んだ多結晶シリコン層、２・・・・・ゲート絶縁膜
、３・・・・・・ソース・ドレイン領域、４・・・・・
・ゲート電極エツチングマスク、１０・・・・・・基板
。 ９− 第１図 第２図 ３ ｗ＋　　　　　　　　　　　４ ・−″）−７，１，ブー、−−゛・“′：１２　　　　
・　　　　　　　　　　　　　１み″″″″″″″″″
″２ ３

Claims (1)

    【特許請求の範囲】
  1. ゲート電極と、このゲート電極をマスクとしたイオン注
    入により形成されたソース・ドレイン領域とを有する電
    界効果トランジスタを含む半導体装置において、前記ゲ
    ート電極はＳ　ｉｏ２　　を含んだ多結晶シリコン層と
    これを中にはさんだ上下の多結晶シリコン層とから形成
    されていることを特徴とする半導体装置。
JP57144491A 1982-08-19 1982-08-19 半導体装置の製造方法 Granted JPS5933880A (ja)

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DE8383108133T DE3381811D1 (de) 1982-08-19 1983-08-17 Feldeffekttransistor mit isoliertem gate mit einem gate aus silizium.

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