JPS6017929A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6017929A JPS6017929A JP12530683A JP12530683A JPS6017929A JP S6017929 A JPS6017929 A JP S6017929A JP 12530683 A JP12530683 A JP 12530683A JP 12530683 A JP12530683 A JP 12530683A JP S6017929 A JPS6017929 A JP S6017929A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特にＩＣ，Ｌ
ＳＩなどの素子間分離技術を改良した製造方法に係る。
ＳＩなどの素子間分離技術を改良した製造方法に係る。
従来例の構成とその問題点
従来、半導体装置特にＭＯ３ＬＳＩの製造工程での素子
間分離方法としては選択酸化法が一般的に用いられてい
る。この方法をｎ−チャンネルＭＯ８ＬＳＩを例にして
以下に工程順に説明する。
間分離方法としては選択酸化法が一般的に用いられてい
る。この方法をｎ−チャンネルＭＯ８ＬＳＩを例にして
以下に工程順に説明する。
１ず、第１図ａに示すように、（１００）結晶面をもつ
Ｐ型Ｓｉ基板１上にＳ １０２膜２を熱酸化により成長
させ、更にこの５１０２膜２上に５１３Ｎ４膜３を堆積
する。つづいて、同図（′ｂ）のように、写真蝕刻法に
より活性領域形成部にレジスト膜４を形成し、これをマ
スクとして活性領域形成部の８１３Ｎ４膜３をエツチン
グ除去しＳｉ３Ｎ４ 膜３のノくターン３′を形成し、
その後、例えばボロンのイオン注入を行なってフィール
ド部にチへ・ネルスト、ツバ−領域としてのＰ４−領域
６を形成する。次に。
Ｐ型Ｓｉ基板１上にＳ １０２膜２を熱酸化により成長
させ、更にこの５１０２膜２上に５１３Ｎ４膜３を堆積
する。つづいて、同図（′ｂ）のように、写真蝕刻法に
より活性領域形成部にレジスト膜４を形成し、これをマ
スクとして活性領域形成部の８１３Ｎ４膜３をエツチン
グ除去しＳｉ３Ｎ４ 膜３のノくターン３′を形成し、
その後、例えばボロンのイオン注入を行なってフィール
ド部にチへ・ネルスト、ツバ−領域としてのＰ４−領域
６を形成する。次に。
同図Ｃのように、レジスト膜４を除去後、Ｓｉ３Ｎ４膜
パターン３′をマスクとして周知の選択酸化法にしたが
ってウェット酸化を施し１選択的に厚いフィールド酸化
膜６を成長させる。
パターン３′をマスクとして周知の選択酸化法にしたが
ってウェット酸化を施し１選択的に厚いフィールド酸化
膜６を成長させる。
ひきつづき、同図ｄのように、Ｓｉ３Ｎ４ 膜ノくター
ン３′および５１０２膜２を工、ンチング除去してフィ
ールド酸化膜６で分離された活性領域７を形成する。次
いで第１図ｅに示すように、活性領域７にゲート酸化膜
８を介して多結晶シリコンからなるゲート電極９を形成
した後、セルファライン法によって、例えば砒素を拡散
してソース、ドレインとしての層領域１Ｑ、１１を形成
する。最後に。
ン３′および５１０２膜２を工、ンチング除去してフィ
ールド酸化膜６で分離された活性領域７を形成する。次
いで第１図ｅに示すように、活性領域７にゲート酸化膜
８を介して多結晶シリコンからなるゲート電極９を形成
した後、セルファライン法によって、例えば砒素を拡散
してソース、ドレインとしての層領域１Ｑ、１１を形成
する。最後に。
同図ｆのように、層間絶縁膜としての８１０２膜１２を
、たとえばＣＶＤにより堆積し、さらに、ｎ″−領域１
０，１１およびゲート電極９に対応する５１０２ 膜１
２部分にコンタクトホール１３を開孔した後、Ａｔ配線
１４を形成してｎチャネルＭＯ３素子を製造する。
、たとえばＣＶＤにより堆積し、さらに、ｎ″−領域１
０，１１およびゲート電極９に対応する５１０２ 膜１
２部分にコンタクトホール１３を開孔した後、Ａｔ配線
１４を形成してｎチャネルＭＯ３素子を製造する。
しかしながら−ｈ述の従来方式では次に示すような種々
の問題点があった。第２図は、前記第１図Ｃに示す活性
領域形成用のＳｉ３Ｎ４ 膜パターン３′をマスクにし
てフィールド酸化膜６を形成した時の断面構造を隣接す
る２つの活性領域との関係で詳しく描いたものである。
の問題点があった。第２図は、前記第１図Ｃに示す活性
領域形成用のＳｉ３Ｎ４ 膜パターン３′をマスクにし
てフィールド酸化膜６を形成した時の断面構造を隣接す
る２つの活性領域との関係で詳しく描いたものである。
一般に選択酸化法ではフィールド酸化膜６がＡ−Ｆの分
布領域をもち。
布領域をもち。
特に８１３Ｎ４ 膜パターン３′の下の領域に喰い込ん
で成長して、同図中のＦ領域を形成することが知られて
いる。これはフィールド酸化中に酸化剤がＳｉ３Ｎ４膜
パターン３′下の薄いＳ ｚ ０２膜２を通して拡散し
ていくために酸化膜が形成される部分Ｄ、いわゆるバー
ズビークとフィールド酸化膜６の厚い部分が横方向にも
ぐり込んだ部分Ｅとからなる。
で成長して、同図中のＦ領域を形成することが知られて
いる。これはフィールド酸化中に酸化剤がＳｉ３Ｎ４膜
パターン３′下の薄いＳ ｚ ０２膜２を通して拡散し
ていくために酸化膜が形成される部分Ｄ、いわゆるバー
ズビークとフィールド酸化膜６の厚い部分が横方向にも
ぐり込んだ部分Ｅとからなる。
前記Ｆ領域の長さは、たとえば５１３Ｎ４ 膜パターン
３′の厚さが１２００人、その下の８１０２膜２が５０
０人の条件で１ ｐｍの膜厚のフィールド酸化膜６を成
長させた場合、約１μｍＶＣ達する。このためフィール
ド領域Ｃは５１３Ｎ４ 膜パターン３′間の距１！？［
［Ｉ Ａを２１１ｍとすると、前記Ｆ領域が１１１ｍで
あるから４μｍ以下に小さくできずＬＳＩ素子の高集積
化にとって大きな妨げとなる。このようなことから最近
、Ｓｉ３Ｎ４膜パターン３′の膜厚を厚くシ、この下の
Ｓｉ○２膜２を薄くしてバーズヒ−りを抑制する方法が
試みられている。これは、Ｓｉ３Ｎ４ 膜厚を厚ぐする
ことによってＳｉ３Ｎ４ 膜端部が屈曲しにくくなり、
これによりバーズビークが小さくなるものである。寸だ
、Ｓｉ３Ｎ４ 膜下のＳｔ○２膜厚を薄くすることによ
りＳ １０２断面積を小さくし酸化剤の横方向への拡散
をおさえたものである。しかし、前者ではフィールド端
部にかけるＳｉ３Ｎ４ 膜のクラックを生じ、後者では
、活性領域の周辺を中心に、シリコン表面にストレスが
加わり、転位の発生があるなどの問題があった。
３′の厚さが１２００人、その下の８１０２膜２が５０
０人の条件で１ ｐｍの膜厚のフィールド酸化膜６を成
長させた場合、約１μｍＶＣ達する。このためフィール
ド領域Ｃは５１３Ｎ４ 膜パターン３′間の距１！？［
［Ｉ Ａを２１１ｍとすると、前記Ｆ領域が１１１ｍで
あるから４μｍ以下に小さくできずＬＳＩ素子の高集積
化にとって大きな妨げとなる。このようなことから最近
、Ｓｉ３Ｎ４膜パターン３′の膜厚を厚くシ、この下の
Ｓｉ○２膜２を薄くしてバーズヒ−りを抑制する方法が
試みられている。これは、Ｓｉ３Ｎ４ 膜厚を厚ぐする
ことによってＳｉ３Ｎ４ 膜端部が屈曲しにくくなり、
これによりバーズビークが小さくなるものである。寸だ
、Ｓｉ３Ｎ４ 膜下のＳｔ○２膜厚を薄くすることによ
りＳ １０２断面積を小さくし酸化剤の横方向への拡散
をおさえたものである。しかし、前者ではフィールド端
部にかけるＳｉ３Ｎ４ 膜のクラックを生じ、後者では
、活性領域の周辺を中心に、シリコン表面にストレスが
加わり、転位の発生があるなどの問題があった。
発明の目的
本発明は」二連の従来例にみられた問題点を解消するも
のであり、選択酸化法による喰い込みを抑制することの
できる半導体装置の製造方法を提供するものである。
のであり、選択酸化法による喰い込みを抑制することの
できる半導体装置の製造方法を提供するものである。
発明の構成
本発明は、要約すると、半導体基板表面の所定の領域に
第一の絶縁膜を形成し、前記第一の絶縁膜のない半導体
基板表面を食刻する工程と、前記第一の絶縁膜をマスク
として前記半導体基板食刻領域を熱酸化し、少なくとも
前記絶縁膜マスク下に酸化膜と前記半導体基板の界面が
くるようにする工程と、前記熱酸化膜を除去する工程と
、その後、全面に第二の絶縁膜を少なくとも前記半導体
基板の食刻した領域の内壁全面ならびに第一の絶縁膜」
二をおおって形成する工程と、前記第二の絶縁膜に異方
性エッチを施して、前記半導体基板の食刻領域の側壁に
のみ前記第二の絶縁膜を残す工程と、前記第一の絶縁膜
と前記第二の絶縁膜をマスクとして、前記半導体基板の
食刻領域の底部を酸素もしくは水蒸気雰囲気中で選択酸
化する工程とを備えた半導体装置の製造方法であり、こ
れにより、所望の活性領域を凸状に形成し、かつ、との
活性領域への喰い込みの抑制されたフィールド酸化後を
形成するものである。
第一の絶縁膜を形成し、前記第一の絶縁膜のない半導体
基板表面を食刻する工程と、前記第一の絶縁膜をマスク
として前記半導体基板食刻領域を熱酸化し、少なくとも
前記絶縁膜マスク下に酸化膜と前記半導体基板の界面が
くるようにする工程と、前記熱酸化膜を除去する工程と
、その後、全面に第二の絶縁膜を少なくとも前記半導体
基板の食刻した領域の内壁全面ならびに第一の絶縁膜」
二をおおって形成する工程と、前記第二の絶縁膜に異方
性エッチを施して、前記半導体基板の食刻領域の側壁に
のみ前記第二の絶縁膜を残す工程と、前記第一の絶縁膜
と前記第二の絶縁膜をマスクとして、前記半導体基板の
食刻領域の底部を酸素もしくは水蒸気雰囲気中で選択酸
化する工程とを備えた半導体装置の製造方法であり、こ
れにより、所望の活性領域を凸状に形成し、かつ、との
活性領域への喰い込みの抑制されたフィールド酸化後を
形成するものである。
実施例の説明
以下、ｎチャネルＭＯ３ＬＳＩの製造方法を例にあげて
本発明の詳細な説明する。
本発明の詳細な説明する。
捷ず第３図ａに示すように、（１００）結晶面をもつＰ
型Ｓｊ 基板１−４二にＳｔ○２膜２を熱酸化により成
長させ、更に、この５ＩＯ２膜２−にＫＳｉ３Ｎ４膜３
を堆積する。つづいて第３図すのように、写真蝕刻？）
：、により活性領域部にレジスト膜４を形成し、これを
マスクとして活性領域以外のＳｉ３Ｎ４膜３およびその
下層の熱酸化膜２をエツチング除去し、さらに、露呈し
たＳｔ 基板１の面に、リアクティブイオンエツチング
技術を用いて異方性のエツチングを行ない、約３０００
人の深さの溝１６を形成する。この溝の深さは、後述の
分離領域の厚さを決定する要素であるため目標の分離領
域厚さに応じて任意に決定する。レジスト膜４を除去後
、第３図Ｃのように、活性領域部のＳｉ３Ｎ４ 膜パタ
ーン３′をマスクとして活性領域以外のＳｉ 基板表面
、すなわち、分離領域形成用の溝面を熱酸化し、約２０
００人の酸化膜１６を形成する。その後、この酸化膜１
６をエツチング除去する。この時点の構造状態を第３図
ｄの要部拡大構造断面図により説明する。たとえば、上
記約２０００人の酸化膜１６を形成したのち、これを除
去すると、溝側壁は、第３図ｄの寸法ｔで表わされる幅
が約１０００八だけＳｉ３Ｎ４ 膜パターン３′下に移
動し、８１３Ｎ４膜パターン３′はオーバーハング状態
と’ｚっている。このオーバ一ハングは後工程での第２
Ｓｉ３Ｎ４ 膜形成およびそのエツチングのとき、同溝
側壁に第２Ｓｉ３Ｎ４ 膜を残しやすくするためのもの
である。つづいて第３図ｅに示すように再度約２００人
の熱酸化膜１７を形成し、さらにこの上にステップカバ
レージの良い減圧ＣＶＤによる第２のＳｉ３Ｎ４ 膜１
８を、溝内壁をも含めて、全面に堆積する。この第２の
Ｓｉ３Ｎ４ 膜１８の膜厚は、後工程での分離領域の平
担化の際に、屈曲しやすくする必要があり、約１０００
Å以下、好寸しくけ数百人程度の薄膜が重重しい。つづ
いて第３図ｆ［示すように、ボロンのイオン注入を全面
に行なってフィールド部分にヂャネルストソバ領域とし
てのＰ４−領域１９を形成する。注入条件としては活性
領域には注入されずフィールド領域にのみ注入される比
較的低エネルギーの浅い注入条件とする。次にリアクテ
ィブイオンエツチング技術のような異方性エツチング方
法により、第２の５１３Ｎ４ 膜１８を選捩エツチング
し、第３図９のように溝の側壁にのみ第２の３１３Ｎ４
膜１８′を残す。ここで第２のＳｉ３Ｎ４ 膜１８を
エツチングする際、前工程で第１のＳｉ３Ｎ４ 膜パタ
ーン３′をオーバハング状態にしているため第２のＳｉ
３Ｎ４ 膜１８も第３図ｅに示すように、オーバーハン
グ状態に堆積されており、この状態で、リアクティブイ
オンエツチング技術のような異方性エツチング方法で、
第２のＳｉ３Ｎ４ 膜１８を膜厚分エツチングすれば、
確実に溝側壁に第２の５１３Ｎ４ 膜１８′を残せる。
型Ｓｊ 基板１−４二にＳｔ○２膜２を熱酸化により成
長させ、更に、この５ＩＯ２膜２−にＫＳｉ３Ｎ４膜３
を堆積する。つづいて第３図すのように、写真蝕刻？）
：、により活性領域部にレジスト膜４を形成し、これを
マスクとして活性領域以外のＳｉ３Ｎ４膜３およびその
下層の熱酸化膜２をエツチング除去し、さらに、露呈し
たＳｔ 基板１の面に、リアクティブイオンエツチング
技術を用いて異方性のエツチングを行ない、約３０００
人の深さの溝１６を形成する。この溝の深さは、後述の
分離領域の厚さを決定する要素であるため目標の分離領
域厚さに応じて任意に決定する。レジスト膜４を除去後
、第３図Ｃのように、活性領域部のＳｉ３Ｎ４ 膜パタ
ーン３′をマスクとして活性領域以外のＳｉ 基板表面
、すなわち、分離領域形成用の溝面を熱酸化し、約２０
００人の酸化膜１６を形成する。その後、この酸化膜１
６をエツチング除去する。この時点の構造状態を第３図
ｄの要部拡大構造断面図により説明する。たとえば、上
記約２０００人の酸化膜１６を形成したのち、これを除
去すると、溝側壁は、第３図ｄの寸法ｔで表わされる幅
が約１０００八だけＳｉ３Ｎ４ 膜パターン３′下に移
動し、８１３Ｎ４膜パターン３′はオーバーハング状態
と’ｚっている。このオーバ一ハングは後工程での第２
Ｓｉ３Ｎ４ 膜形成およびそのエツチングのとき、同溝
側壁に第２Ｓｉ３Ｎ４ 膜を残しやすくするためのもの
である。つづいて第３図ｅに示すように再度約２００人
の熱酸化膜１７を形成し、さらにこの上にステップカバ
レージの良い減圧ＣＶＤによる第２のＳｉ３Ｎ４ 膜１
８を、溝内壁をも含めて、全面に堆積する。この第２の
Ｓｉ３Ｎ４ 膜１８の膜厚は、後工程での分離領域の平
担化の際に、屈曲しやすくする必要があり、約１０００
Å以下、好寸しくけ数百人程度の薄膜が重重しい。つづ
いて第３図ｆ［示すように、ボロンのイオン注入を全面
に行なってフィールド部分にヂャネルストソバ領域とし
てのＰ４−領域１９を形成する。注入条件としては活性
領域には注入されずフィールド領域にのみ注入される比
較的低エネルギーの浅い注入条件とする。次にリアクテ
ィブイオンエツチング技術のような異方性エツチング方
法により、第２の５１３Ｎ４ 膜１８を選捩エツチング
し、第３図９のように溝の側壁にのみ第２の３１３Ｎ４
膜１８′を残す。ここで第２のＳｉ３Ｎ４ 膜１８を
エツチングする際、前工程で第１のＳｉ３Ｎ４ 膜パタ
ーン３′をオーバハング状態にしているため第２のＳｉ
３Ｎ４ 膜１８も第３図ｅに示すように、オーバーハン
グ状態に堆積されており、この状態で、リアクティブイ
オンエツチング技術のような異方性エツチング方法で、
第２のＳｉ３Ｎ４ 膜１８を膜厚分エツチングすれば、
確実に溝側壁に第２の５１３Ｎ４ 膜１８′を残せる。
次に第３図１１のように、第１のＳｉ３Ｎ４膜パターン
３′および第２の５１３Ｎ４ 膜１８′をマス１゜ りとしてウェント酸化を施し、溝の部分に、選択的て厚
い酸化膜を成長させることにより、均質なフィールド酸
化膜２０が形成される。このときのフィールド酸化膜２
０の膜厚はＳｉ 基板蝕刻深さの約２倍とすることによ
り、フィールド領域表面と活性領域Ｓｉ 表面が同−表
面高さとなる。寸だ溝側壁の第２のＳｉ３Ｎ４ 膜１８
′は、屈曲しゃすい膜厚にしているためフィールド酸化
時酸化膜の応力により持ち上げられ、フィールド領域と
活性領域の境界付近は、はとんど平担な形状となる。フ
ィールド酸化後、第３図ｉのように、第１の８１３Ｎ４
膜パターン３′および第２のＳｉ３Ｎ４ 膜１８′を除
去する。その後フィールド領域で分離された活性領域［
ＭＯＳ、バイポーラ等の能動素子を形成して半導体装置
を製造する。
３′および第２の５１３Ｎ４ 膜１８′をマス１゜ りとしてウェント酸化を施し、溝の部分に、選択的て厚
い酸化膜を成長させることにより、均質なフィールド酸
化膜２０が形成される。このときのフィールド酸化膜２
０の膜厚はＳｉ 基板蝕刻深さの約２倍とすることによ
り、フィールド領域表面と活性領域Ｓｉ 表面が同−表
面高さとなる。寸だ溝側壁の第２のＳｉ３Ｎ４ 膜１８
′は、屈曲しゃすい膜厚にしているためフィールド酸化
時酸化膜の応力により持ち上げられ、フィールド領域と
活性領域の境界付近は、はとんど平担な形状となる。フ
ィールド酸化後、第３図ｉのように、第１の８１３Ｎ４
膜パターン３′および第２のＳｉ３Ｎ４ 膜１８′を除
去する。その後フィールド領域で分離された活性領域［
ＭＯＳ、バイポーラ等の能動素子を形成して半導体装置
を製造する。
発明の効果
以上のように本発明によれば、第１Ｓｉ３Ｎ４ 膜パタ
ーン３′のオーバーハング幅をＳｌ基板の酸化量により
高精度にコントロールできるため、フィールド領域の横
広がりは抑制でき、忠実度の高い１１′ ・ 微細外絶縁分隨領域を形成できる。したがって、本発明
は高集積度の半導体装置の製造に大きく寄−ｔ５する０
ーン３′のオーバーハング幅をＳｌ基板の酸化量により
高精度にコントロールできるため、フィールド領域の横
広がりは抑制でき、忠実度の高い１１′ ・ 微細外絶縁分隨領域を形成できる。したがって、本発明
は高集積度の半導体装置の製造に大きく寄−ｔ５する０
第１図ａ −ｆは従来の選択酸化法を用いたｎチャネル
ＭＯ８ＬＳＩの製造工程を示す構造断面図、第２図は前
記工程の選択酸化後の基板状態を示す拡大断面図、第３
図ａ〜１ｄ］本発明の一実施例を説明するためのｎチャ
ネルＭＯ３ＬＳＩの製造工程を示す構造断面図である。 １・・・・・Ｐ型シリコン基板、２・・・・Ｓ １０２
膜、３・・・・・５１３Ｎ４膜、４・・・・・フォトレ
ジスト、６．１９・・・・・・チャネルストッパ、６・
・・・・・フィールド酸化（Ｓ １０２ ）膜、１７・
・・・・ＳｉＯ２膜、１８・・・・・第２Ｓｉ３Ｎ４膜
、２ｏ・・・・・フィールド領域（Ｓ １０２ ）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｏａｔｔ （ｆ） ｔｇ） −１４５− （二ｌｊン （・ｉ、ン
ＭＯ８ＬＳＩの製造工程を示す構造断面図、第２図は前
記工程の選択酸化後の基板状態を示す拡大断面図、第３
図ａ〜１ｄ］本発明の一実施例を説明するためのｎチャ
ネルＭＯ３ＬＳＩの製造工程を示す構造断面図である。 １・・・・・Ｐ型シリコン基板、２・・・・Ｓ １０２
膜、３・・・・・５１３Ｎ４膜、４・・・・・フォトレ
ジスト、６．１９・・・・・・チャネルストッパ、６・
・・・・・フィールド酸化（Ｓ １０２ ）膜、１７・
・・・・ＳｉＯ２膜、１８・・・・・第２Ｓｉ３Ｎ４膜
、２ｏ・・・・・フィールド領域（Ｓ １０２ ）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｏａｔｔ （ｆ） ｔｇ） −１４５− （二ｌｊン （・ｉ、ン
Claims (4)
- （１）半導体基板表面に酸化膜および第１の絶縁膜を形
成する工程、前記第１の絶縁膜および前記酸化膜に選択
的開口部を形成する工程、前記開口部を通じて、前記半
導体基板に食刻溝部を形成する工程、前記溝部に酸化膜
を形成する熱酸化工程、前記酸化膜を除去して、前記第
１の絶縁膜を前記溝部でオーバーハング状態にする工程
、前記溝部に薄い酸化膜を形成する工程、全面をおおっ
て、第２の絶縁膜を形成する工程、前記第２の絶縁膜を
異方性エツチングして、前記溝部の側壁部を残し、同溝
部底面の同絶縁膜を除去する工程、前記溝部を酸化膜で
埋める熱酸化工程をそなえた半導体装置の製造方法。 - （２）第１の絶縁膜および第２の絶縁膜が窒化シリコン
でなる特許請求の範囲第１項に記載の半導体装置の製造
方法。 - （３）第２の絶縁膜が第１の絶縁膜によるオーバーハン
グ幅をこえない厚さに形成される特許請求の範囲第１項
（Ｃ記載の半導体装置の製造方法。 - （４）第２の絶縁膜が１０００Ａ以下でなる特許請υｖ
″小請ゝ−フ 求の範囲第１項、第２項捷たは扉工碩７稲載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12530683A JPS6017929A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12530683A JPS6017929A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017929A true JPS6017929A (ja) | 1985-01-29 |
Family
ID=14906826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12530683A Pending JPS6017929A (ja) | 1983-07-08 | 1983-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229419A (ja) * | 1990-02-02 | 1991-10-11 | Sharp Corp | 半導体装置の製造方法 |
| JPH07302836A (ja) * | 1992-10-13 | 1995-11-14 | Hyundai Electron Ind Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
-
1983
- 1983-07-08 JP JP12530683A patent/JPS6017929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229419A (ja) * | 1990-02-02 | 1991-10-11 | Sharp Corp | 半導体装置の製造方法 |
| JPH07302836A (ja) * | 1992-10-13 | 1995-11-14 | Hyundai Electron Ind Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
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