JPH0461123A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPH0461123A JPH0461123A JP16440790A JP16440790A JPH0461123A JP H0461123 A JPH0461123 A JP H0461123A JP 16440790 A JP16440790 A JP 16440790A JP 16440790 A JP16440790 A JP 16440790A JP H0461123 A JPH0461123 A JP H0461123A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の素子分離方法に関する。
（従来の技術）
素子領域表面と選択酸化によって形成される素子分離領
域表面の高さを揃えるためには素子分離領域の基板をあ
らかじめエツチングしておいたのちに酸化を行なう。こ
のような分離方法において、素子領域端部での酸化を防
ぐために第２図（ａ）に示した構造を作成した上で素子
分離領域の酸化を行ない第２図（ｂ）のような素子分離
形状を得る方法（スワミ（ＳＷＡＭＩ）法）がチュー
（Ｑｕａｎｇ Ｙ、 ＣＨＵ）らによってアイ・イー・
イー・イートランザクションオンエレクトロンデバイセ
ズ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＥＵＩＣＥＳ、 Ｕｏｌ ＥＤ−３０１５
０６（１９８３））に報告されている。この方法では、
素子領域に第一の５ｉ０２膜１０と、第一のＳｉ３Ｎ４
膜１１をバターニング後第２図（ａ）のように素子分離
領域のシリコン基板を側壁が傾斜を持つような形でエツ
チングし、そしてその傾斜面に第二の５ｉ０２膜１：３
と第゛、のＳｉ３Ｎ４膜１２を設ける。こうすることに
より、素子分離領域表面がモ坦になり素子領域表面とあ
わせて全体を平坦にできる。しかもフィールド酸化膜の
素子領域への侵入（バーズビーカ）が、第一１．のＳｉ
３Ｎ４膜の］パ部に限定され、本来の素子領域にパタ一
二、ングされた第一のＳｉ３Ｎ４膜の下部には及ばない
という利点が得られる３、 （発り１が解決しＪ５うどする課題） スワミ法を用いると素子分離領域のユ′坦性が得られる
とともに、素子領域への酸化膜の侵入を防ぐことができ
バター・ン変換差が小さくなるが、次にような欠点があ
る。
域表面の高さを揃えるためには素子分離領域の基板をあ
らかじめエツチングしておいたのちに酸化を行なう。こ
のような分離方法において、素子領域端部での酸化を防
ぐために第２図（ａ）に示した構造を作成した上で素子
分離領域の酸化を行ない第２図（ｂ）のような素子分離
形状を得る方法（スワミ（ＳＷＡＭＩ）法）がチュー
（Ｑｕａｎｇ Ｙ、 ＣＨＵ）らによってアイ・イー・
イー・イートランザクションオンエレクトロンデバイセ
ズ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＯＮ ＥＬＥＣ
ＴＲＯＮ ＤＥＵＩＣＥＳ、 Ｕｏｌ ＥＤ−３０１５
０６（１９８３））に報告されている。この方法では、
素子領域に第一の５ｉ０２膜１０と、第一のＳｉ３Ｎ４
膜１１をバターニング後第２図（ａ）のように素子分離
領域のシリコン基板を側壁が傾斜を持つような形でエツ
チングし、そしてその傾斜面に第二の５ｉ０２膜１：３
と第゛、のＳｉ３Ｎ４膜１２を設ける。こうすることに
より、素子分離領域表面がモ坦になり素子領域表面とあ
わせて全体を平坦にできる。しかもフィールド酸化膜の
素子領域への侵入（バーズビーカ）が、第一１．のＳｉ
３Ｎ４膜の］パ部に限定され、本来の素子領域にパタ一
二、ングされた第一のＳｉ３Ｎ４膜の下部には及ばない
という利点が得られる３、 （発り１が解決しＪ５うどする課題） スワミ法を用いると素子分離領域のユ′坦性が得られる
とともに、素子領域への酸化膜の侵入を防ぐことができ
バター・ン変換差が小さくなるが、次にような欠点があ
る。
（イ）素子分離領域の基板に対してテーパーを付けたエ
ツチングを行わなければならず、従来の技述］との整合
性が良くない。すなわち、テーパーを付けたエッーブン
グを行なうためには通常水酸化カリウム水溶液による異
方性エツチングを行なうが、残留したカリウムはゲート
酸化膜を汚染するため、現在のＬＳＩプロセスにこの下
杵を導入Ｊ−ること（ま困朝ヒひある。よたＩ化ｈＥｔ
・、“Ｊ、るン゛ −バ・−３１ソｆングを行なうとい
う方法もあるが１．：）・白」Ｉ★術の制御性がまだ確
Ｘ７され／、〜ものζ”はないという点で］７Ｓ１プロ
セスに導入ｌ−る上で困難がある。
ツチングを行わなければならず、従来の技述］との整合
性が良くない。すなわち、テーパーを付けたエッーブン
グを行なうためには通常水酸化カリウム水溶液による異
方性エツチングを行なうが、残留したカリウムはゲート
酸化膜を汚染するため、現在のＬＳＩプロセスにこの下
杵を導入Ｊ−ること（ま困朝ヒひある。よたＩ化ｈＥｔ
・、“Ｊ、るン゛ −バ・−３１ソｆングを行なうとい
う方法もあるが１．：）・白」Ｉ★術の制御性がまだ確
Ｘ７され／、〜ものζ”はないという点で］７Ｓ１プロ
セスに導入ｌ−る上で困難がある。
（２）フィールド酸化時に第２ （７） Ｓｉ３Ｎ４膜
（第２図１２）の下に酸化剤が侵入し、Ｓｉ、３Ｎ４膜
丁部で、５ｉ３Ｎ４１ＫＪ、、 ”；・押しｊ′、ぼる
ようにして酸化が進み１、これが基板（”ステレスを及
ぼし、このストレスによ一ンて生成される転位が素ｒ・
形成時に電流リークの原因どなる。
（第２図１２）の下に酸化剤が侵入し、Ｓｉ、３Ｎ４膜
丁部で、５ｉ３Ｎ４１ＫＪ、、 ”；・押しｊ′、ぼる
ようにして酸化が進み１、これが基板（”ステレスを及
ぼし、このストレスによ一ンて生成される転位が素ｒ・
形成時に電流リークの原因どなる。
本発明の１］的はこれらの問題点を解決ｌ１１、ラバー
へエッチを必要とぜず、基板にストレスを′〕えずしか
も基板を堀りＦげない通常のＬＯＣＯ８法に比べてフィ
ールド領域の突起が小さく、パターン変換差が小さい半
導体装置の素子分離方法を提供することにある。
へエッチを必要とぜず、基板にストレスを′〕えずしか
も基板を堀りＦげない通常のＬＯＣＯ８法に比べてフィ
ールド領域の突起が小さく、パターン変換差が小さい半
導体装置の素子分離方法を提供することにある。
（課題を解決４′るための手段）
本発明は、半導体基板表面の素子領域とな４１部分に第
一の酸化防止膜を形成［７この膜をマスクにして前記基
板をエツチングにより堀り下げ、前記基板全面に第二の
酸化防止膜を堆積しで、これに対しで異方性１ソチング
を行ない、前記素子領域側面のみに第二の酸化膜１ｊ−
膜を残し、続いて前記基板全面にこのあとの素子分離の
酸化によ−）てすべて酸化されるかあるいは一部残る膜
厚のポリシリコンを堆積したのちにこれに対して異方性
エッチバックを行ない、素子領域側面にポリシリコンを
残し、素子分離の酸化を行ない、素子領域でなＪい部分
に酸化膜を形成し、その後第一の酸化防止膜を除去する
半導体装置の素子分離方法である。
一の酸化防止膜を形成［７この膜をマスクにして前記基
板をエツチングにより堀り下げ、前記基板全面に第二の
酸化防止膜を堆積しで、これに対しで異方性１ソチング
を行ない、前記素子領域側面のみに第二の酸化膜１ｊ−
膜を残し、続いて前記基板全面にこのあとの素子分離の
酸化によ−）てすべて酸化されるかあるいは一部残る膜
厚のポリシリコンを堆積したのちにこれに対して異方性
エッチバックを行ない、素子領域側面にポリシリコンを
残し、素子分離の酸化を行ない、素子領域でなＪい部分
に酸化膜を形成し、その後第一の酸化防止膜を除去する
半導体装置の素子分離方法である。
また、前記基板をエツチングにより堀り下げる工程を素
子領域側面にポリシリコンを残す工程のあとに行なう方
法も本発明に含まれる。
子領域側面にポリシリコンを残す工程のあとに行なう方
法も本発明に含まれる。
（イ乍用）
選択酸化法による素子分離法の原理は素子領域に酸化防
止膜を堆積し、素子分離領域では基板を露出させた状態
で酸化を行なえば、素子分離領域にのみ厚い酸化膜が形
成されるというものである。この方法によれば必ず酸化
防止膜の境界が存在するために、端界部から窒化膜下部
への酸化剤の侵入がある。スワミ法では第２図に示ノよ
うに酸化防止膜を第一・のＳｉ３Ｎ’４膜と第二のＳｉ
３Ｎ４膜という二つの部分に分け、酸化剤の侵入を第二
のＳｉ３Ｎ’４膜の）部に限定することにより、酸化膜
１ト膜十部の横方向の酸化を制御［７ようとしている。
止膜を堆積し、素子分離領域では基板を露出させた状態
で酸化を行なえば、素子分離領域にのみ厚い酸化膜が形
成されるというものである。この方法によれば必ず酸化
防止膜の境界が存在するために、端界部から窒化膜下部
への酸化剤の侵入がある。スワミ法では第２図に示ノよ
うに酸化防止膜を第一・のＳｉ３Ｎ’４膜と第二のＳｉ
３Ｎ４膜という二つの部分に分け、酸化剤の侵入を第二
のＳｉ３Ｎ’４膜の）部に限定することにより、酸化膜
１ト膜十部の横方向の酸化を制御［７ようとしている。
これにり・ｊして本発明の方法では第二の酸化防止膜端
部がポリシリコンによって覆われるため、ポリシリコン
膜厚を酸化によって消費される膜厚ど同じかあるいは大
きくしておけば酸化剤が酸化防止膜の端部まで侵入する
ことはなく、従って素子領域端部での酸化膜の成長がな
いので、パターン変換差がなく、基板を堀り下げない通
常のＬＯＣＯ８法に比べで素子分離領域の突起が小さな
素子分離形状を得ることができる。また、スワミ法のよ
うにＳｉ３Ｎ４膜の下部で酸化が進行することがないの
で、Ｓｉ３Ｎ４膜の下部で酸化膜が成長することに起因
するストレスの発生を防ぐことができる。また、テーパ
ーエツチングが必要ないので、ウェハを汚染する水酸化
カリウムをプロセス中に用いたり、あるいは、角度の制
御性の悪いテーパー付のＲＩＥを用いる必要がない。
部がポリシリコンによって覆われるため、ポリシリコン
膜厚を酸化によって消費される膜厚ど同じかあるいは大
きくしておけば酸化剤が酸化防止膜の端部まで侵入する
ことはなく、従って素子領域端部での酸化膜の成長がな
いので、パターン変換差がなく、基板を堀り下げない通
常のＬＯＣＯ８法に比べで素子分離領域の突起が小さな
素子分離形状を得ることができる。また、スワミ法のよ
うにＳｉ３Ｎ４膜の下部で酸化が進行することがないの
で、Ｓｉ３Ｎ４膜の下部で酸化膜が成長することに起因
するストレスの発生を防ぐことができる。また、テーパ
ーエツチングが必要ないので、ウェハを汚染する水酸化
カリウムをプロセス中に用いたり、あるいは、角度の制
御性の悪いテーパー付のＲＩＥを用いる必要がない。
また、請求項２０力法では、基板をゴ、ノチングにより
堀り下げる工程を素子領域側面にポリシリ：１ンを残す
工程のあとに行なうことにより、請求項１の方法と同様
の効果を得ることができる。
堀り下げる工程を素子領域側面にポリシリ：１ンを残す
工程のあとに行なうことにより、請求項１の方法と同様
の効果を得ることができる。
（実施例）
第１図に本発明の実施例を示−１゜
シリコン基板１．Ｆに５ｉ０２膜２を４００人形成し、
続いて第一のＳｉ３Ｎ４膜３を１５０ＯＡ形成場る。次
にレジスト４を塗布し、通常の露光、現像工程により素
子領域にレジストパターンを形成する（第１図（ａ）。
続いて第一のＳｉ３Ｎ４膜３を１５０ＯＡ形成場る。次
にレジスト４を塗布し、通常の露光、現像工程により素
子領域にレジストパターンを形成する（第１図（ａ）。
このレジストパターンをマスクにして第一のＳｉ３Ｎ４
膜３入び５ｉ０２膜２をＲＩＥによりエツチングする。
膜３入び５ｉ０２膜２をＲＩＥによりエツチングする。
続いて、前記レジストパターンをマスクにしてＳｉ基板
をＲＩＥにより垂直に２５０ＯＡエツチングする。続い
て、素子分離領域の底面と、素子領域の側面にチャネル
スッパとして不純物を注入する。そしてレジストを除去
すると第１図（ｂ）の形状が得られる。続いて全面に第
２のＳｉ３Ｎ４膜６を３００人形成し、ＲＩＥによる異
方性上ツチングを行ない、素子領域側壁のみを残して第
］−〕のＳｉ、３Ｎ４膜６を除去”４る（第１図（Ｃ）
）。続いζ二仝血にポリシリコンロを２００ＯＡ堆積し
、ＲＩＥによる異方性エツチングにより側壁部を残（３
５、ポリシリコンを除去−４る（第１図（ｄ））。イし
て、９８０°ＣのつＪ−ノド雰囲気中に酸化膜厚が４０
００人となるよう酸化を行なったのち、第１のＳｉ３Ｎ
４膜３及び５１０２膜２を除表し、第１図（ｅ）の素子
分離形状を得る。
をＲＩＥにより垂直に２５０ＯＡエツチングする。続い
て、素子分離領域の底面と、素子領域の側面にチャネル
スッパとして不純物を注入する。そしてレジストを除去
すると第１図（ｂ）の形状が得られる。続いて全面に第
２のＳｉ３Ｎ４膜６を３００人形成し、ＲＩＥによる異
方性上ツチングを行ない、素子領域側壁のみを残して第
］−〕のＳｉ、３Ｎ４膜６を除去”４る（第１図（Ｃ）
）。続いζ二仝血にポリシリコンロを２００ＯＡ堆積し
、ＲＩＥによる異方性エツチングにより側壁部を残（３
５、ポリシリコンを除去−４る（第１図（ｄ））。イし
て、９８０°ＣのつＪ−ノド雰囲気中に酸化膜厚が４０
００人となるよう酸化を行なったのち、第１のＳｉ３Ｎ
４膜３及び５１０２膜２を除表し、第１図（ｅ）の素子
分離形状を得る。
以上、本発明の実施方法の一例を述べた。ここに示した
各膜厚は本当法を実施するための一例であり、ここに示
し、たものとは異なる膜厚を用いでも良い。また、エツ
チングの方法、酸化の条件も必〆しもここに示したもの
と同一でなくとも良い。また酸化防止膜は必ずしもＳｉ
３Ｎ４でなくとも良く、例えばモリブデンを用いること
もできる。また本実施例では第一の酸化防止膜の下にス
トレス緩和を目的とした下敷き膜として５ｉ０２膜２を
設＋１だが、下敷き膜の材質は必ずしも５ｉ０２でなく
とも良く、例えばポリシリコン、あるいは５ｉ０２とポ
リシリコンの多層膜でも良い。また第２の酸化防止」９
とＳｉ基板の間に十−記と同様に丁敷き膜をはさみ込ん
でも良い。
各膜厚は本当法を実施するための一例であり、ここに示
し、たものとは異なる膜厚を用いでも良い。また、エツ
チングの方法、酸化の条件も必〆しもここに示したもの
と同一でなくとも良い。また酸化防止膜は必ずしもＳｉ
３Ｎ４でなくとも良く、例えばモリブデンを用いること
もできる。また本実施例では第一の酸化防止膜の下にス
トレス緩和を目的とした下敷き膜として５ｉ０２膜２を
設＋１だが、下敷き膜の材質は必ずしも５ｉ０２でなく
とも良く、例えばポリシリコン、あるいは５ｉ０２とポ
リシリコンの多層膜でも良い。また第２の酸化防止」９
とＳｉ基板の間に十−記と同様に丁敷き膜をはさみ込ん
でも良い。
また前述の実施例ではチャネルストッパは分割領域の底
面と、素子領域側面の両方に導入１〜なが、どちらか〜
方だけを行なうプロセス、あるいはチャネルストッパの
導入を行わないプロセスも考えられる。例えばｐチーヤ
ンネルのトランジスタでは、Ｓｉ−絶縁膜界面にある正
の電荷が、Ｌヤネル形成を防げるのでチャネルストッパ
は必要ない。また、ｎチャンネルのトランジスタでも、
基板の不純物濃度が高い場合はチャネルストッパの必要
はない。また、基板濃度が低くとも、深いチャンネルイ
オン注入を行なっており、側壁部の不純物濃度が高い場
合は側壁へのイオン注入を省略できる。
面と、素子領域側面の両方に導入１〜なが、どちらか〜
方だけを行なうプロセス、あるいはチャネルストッパの
導入を行わないプロセスも考えられる。例えばｐチーヤ
ンネルのトランジスタでは、Ｓｉ−絶縁膜界面にある正
の電荷が、Ｌヤネル形成を防げるのでチャネルストッパ
は必要ない。また、ｎチャンネルのトランジスタでも、
基板の不純物濃度が高い場合はチャネルストッパの必要
はない。また、基板濃度が低くとも、深いチャンネルイ
オン注入を行なっており、側壁部の不純物濃度が高い場
合は側壁へのイオン注入を省略できる。
また、側壁の不純物濃度を上げて、トランジスタのサブ
スレッショルド特性に影響を与える側壁でのリークを特
に止めたい場合には、側壁への注入を主目的としたイオ
ン注入だけを行なうこともできる。
スレッショルド特性に影響を与える側壁でのリークを特
に止めたい場合には、側壁への注入を主目的としたイオ
ン注入だけを行なうこともできる。
また第１図（ｄ）には、エツチングがポリシリコンの底
面で止まった様子を示したが、第３図に示Ｊように、シ
リコン基板をオーバーエツチングしてもよい。この場合
は第１図（ｂ）の段階で、シリコン基板のｊ−ツチング
を途中に止めておき、残りの深さを得るめたに、ポリシ
リコンのエツチングの際に基板をオーバーエツチングす
る。こうすることにより、ポリシリコン側壁の高さを抑
えることができ、フィールド酸化膜形成後に素子領域側
にできる突起（バーズヘッド）を小さくすることができ
る。
面で止まった様子を示したが、第３図に示Ｊように、シ
リコン基板をオーバーエツチングしてもよい。この場合
は第１図（ｂ）の段階で、シリコン基板のｊ−ツチング
を途中に止めておき、残りの深さを得るめたに、ポリシ
リコンのエツチングの際に基板をオーバーエツチングす
る。こうすることにより、ポリシリコン側壁の高さを抑
えることができ、フィールド酸化膜形成後に素子領域側
にできる突起（バーズヘッド）を小さくすることができ
る。
また、本実施例ではシリコン基板をエツチングしたのち
にポリシリコン側壁を形成しているが、最初にポリシリ
コン側壁を形成し、しかるのちに基板シリコンをエツチ
ングしてもよい。請求項１の方法では、基板シリコンの
エツチング工程、ポリシリコン側壁の形成工程と合計二
度のシリコンに対するＲＩＥを行なっているのに対し、
請求項２の方法ではシリコンに対するエツチング工程か
−・度で良く、工程が簡略化できる。
にポリシリコン側壁を形成しているが、最初にポリシリ
コン側壁を形成し、しかるのちに基板シリコンをエツチ
ングしてもよい。請求項１の方法では、基板シリコンの
エツチング工程、ポリシリコン側壁の形成工程と合計二
度のシリコンに対するＲＩＥを行なっているのに対し、
請求項２の方法ではシリコンに対するエツチング工程か
−・度で良く、工程が簡略化できる。
（発明の効果）
請求項１の発明により、ブーバーエッチ・を必要とせず
、ストレスを基板に一′ｊ−えず、［７かもパターン変
換差がなく、基板を堀り下げない通常のＬＯＣＯ８法に
比べて素子分離形状の突起が小さい素子分離形状が得ら
れる。また請求項２の発明では、請求項１の発明と同様
な効果が得られるとともに、請求項１の発明に比べて工
程を簡略化できる。
、ストレスを基板に一′ｊ−えず、［７かもパターン変
換差がなく、基板を堀り下げない通常のＬＯＣＯ８法に
比べて素子分離形状の突起が小さい素子分離形状が得ら
れる。また請求項２の発明では、請求項１の発明と同様
な効果が得られるとともに、請求項１の発明に比べて工
程を簡略化できる。
第１図（ａ）〜（ｅ）は本製造方法の主要工程を示した
模式的断面図である。図中１はシリコン基板、２は５ｉ
０２膜、３は第一へのＳｉ３Ｎ４膜、４はフォトレジス
ト、５はチャネルストッパ、６は第二のＳｉ３Ｎ４膜、
７はポリシリコン膜、８はフィールド酸化膜である。 第２図（ａ）は過去に報告されたスワミ法のフィールド
酸化前の断面形状を示す図である。９はシリコン基板、
１０は第一の５ｉ０２膜、１１は第一のＳｉ３Ｎ４膜、
１２は第二のＳｉ３Ｎ４膜、１３は第一のＳｉ、０２膜
である。第２図（ｂ）はスワミ法によりフィールド酸化
後の断面形状を示す図で１４はフィールド酸化膜である
。 第３図はシリコン基板を珂−バーエノチングした実施例
を示１図で、フィールド酸化１１ｆの断面形状の図であ
る。１はシリコン基板、２は５ｉ０２膜、：３は第一の
Ｓｉ３Ｎ４膜、６は第二のＳｉ３Ｎ４膜、７（、ｉボリ
ンリコン膜である。なお、第３図に用いた記号は第１図
ど同一であＺ〉。
模式的断面図である。図中１はシリコン基板、２は５ｉ
０２膜、３は第一へのＳｉ３Ｎ４膜、４はフォトレジス
ト、５はチャネルストッパ、６は第二のＳｉ３Ｎ４膜、
７はポリシリコン膜、８はフィールド酸化膜である。 第２図（ａ）は過去に報告されたスワミ法のフィールド
酸化前の断面形状を示す図である。９はシリコン基板、
１０は第一の５ｉ０２膜、１１は第一のＳｉ３Ｎ４膜、
１２は第二のＳｉ３Ｎ４膜、１３は第一のＳｉ、０２膜
である。第２図（ｂ）はスワミ法によりフィールド酸化
後の断面形状を示す図で１４はフィールド酸化膜である
。 第３図はシリコン基板を珂−バーエノチングした実施例
を示１図で、フィールド酸化１１ｆの断面形状の図であ
る。１はシリコン基板、２は５ｉ０２膜、：３は第一の
Ｓｉ３Ｎ４膜、６は第二のＳｉ３Ｎ４膜、７（、ｉボリ
ンリコン膜である。なお、第３図に用いた記号は第１図
ど同一であＺ〉。
Claims (2)
- （１）半導体基板表面の素子領域となる部分に第一の酸
化防止膜を形成しこの膜をマスクにして前記基板をエッ
チングにより堀り下げ、前記基板全面に第二の酸化防止
膜を堆積して、これに対して異方性エッチングを行ない
、前記素子領域側面のみに第二の酸化防止膜を残し、続
いて前記基板全面にこのあとの素子分離の酸化によって
すべて酸化されるかあるいは一部残る膜厚のポリシリコ
ンを堆積したのちにこれに対して異方性エッチバックを
行ない、素子領域側面にポリシリコンを残し、素子分離
領域の酸化を行ない、その後第一の酸化防止膜を除去す
る半導体装置の素子分離方法。 - （２）基板をエッチングにより堀り下げる工程を素子領
域側面にポリシリコンを残す工程のあとに行なう請求項
１に記載の半導体装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16440790A JPH0461123A (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16440790A JPH0461123A (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461123A true JPH0461123A (ja) | 1992-02-27 |
Family
ID=15792555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16440790A Pending JPH0461123A (ja) | 1990-06-22 | 1990-06-22 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321194A (ja) * | 1993-11-23 | 1995-12-08 | Hyundai Electron Ind Co Ltd | 半導体装置の素子分離層の形成方法 |
| JPH08316477A (ja) * | 1995-05-13 | 1996-11-29 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
-
1990
- 1990-06-22 JP JP16440790A patent/JPH0461123A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321194A (ja) * | 1993-11-23 | 1995-12-08 | Hyundai Electron Ind Co Ltd | 半導体装置の素子分離層の形成方法 |
| JPH08316477A (ja) * | 1995-05-13 | 1996-11-29 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
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