JPH04346229A - 半導体装置の素子分離方法 - Google Patents
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Abstract
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Description
法に係り、特に素子分離領域の形成工程を簡素化しうる
半導体装置の製造方法に関する。
子の応用分野の拡張に伴って大容量のメモリ素子の開発
が進められているが、このようなメモリ素子の大容量化
は各世代ごとに2倍に進む微細化プロセス技術を基本と
したメモリセル研究により推進されてきている。特に、
素子間を分離する素子分離領域の縮小はメモリ素子の微
細化技術において重要な項目の一つである。
択的に厚い酸化膜を成長させ分離領域で使用するLOC
OS法(LOCal Oxidation of Si
licon)や、分離領域の半導体基板をエッチングし
その側面部に窒化膜を形成することによってフィールド
酸化時に分離領域から素子形成領域に酸化膜が形成され
ることを防止するSWAMI法(Side WAll
Masked Isolation)、多結晶シリコン
膜を酸化して分離領域で使用するSEPOX法(SEl
ective Polysilicon OXidat
ion) 、溝を形成して絶縁物を埋め込むBOX法(
BuriedOXide isolation)等が挙
げられる。
技術による素子分離領域の形成工程を示す工程順序図で
ある。図1Aは開口OPの形成工程を示したもので、ま
ず第1伝導型の半導体基板100上にバッファ酸化膜と
いう第1酸化膜OX1 と第1窒化膜N1とを順次形成
する。次いで、分離領域に対応する部分の第1酸化膜お
よび第1窒化膜をドライエッチングにより除去して前記
半導体基板を露出させた後、この露出された部分の半導
体基板をウェットエッチングを用いてエッチングするこ
とにより、図示のように傾いた側面を有する浅い開口O
Pを形成する。
基板の全面にバッファ用の第2酸化膜OX2 、第2窒
化膜N2およびスペーサ用の第3酸化膜OX3 を順次
形成する工程を示したものである。
で、図1Bの工程後、ドライエッチングにより第2と第
3酸化膜および第2窒化膜を異方性エッチングして、図
示のようにスペーサを形成する。次いで、フィールド反
転防止のための第1伝導型の不純物、例えばホウ素をイ
オン注入してチャネルストップ層13を形成する。
ットエッチングで除去する工程を示したもので、図1E
は露出部分の半導体基板を酸化させてフィールド酸化膜
14を形成する工程を示したものである。
膜および第1酸化膜を除去して素子分離工程を完成する
工程を示したものである。
AMI技術を用いた素子分離法は、LOCOS法で問題
となるバーズビーク(bird’s beak)の大
きさを縮小するために素子分離領域に対応する部分の半
導体基板をエッチングしその側面部にスペーサを形成す
るというものであるが、この従来の方法は前述のように
スペーサの形成工程が極めて複雑である。また従来の方
法では、スペーサ形成後にフィールド酸化膜を形成する
ため、素子分離領域と素子形成領域との境界付近でフィ
ールド酸化膜の表面に激しい凹凸が生じる傾向があり、
後工程に影響を与える虞がある。
技術の問題点を解決するために、スペーサを形成しなく
てもバーズビークの大きさを縮小できる半導体装置の素
子分離方法を提供することである。
の本発明は、半導体基板上の素子分離領域にトレンチを
形成した後、前記トレンチの内壁に酸化阻止用物質を注
入し、前記トレンチの内部にフィールド酸化膜を形成す
ることを特徴とする。
阻止用物質を直接に傾斜イオン注入するだけでよいので
工程を簡素化することができ、またスペーサを形成しな
いのでフィールド酸化膜の表面には全く凹凸が生じない
。
に説明する。図2Aないし図2Eは、本発明による素子
分離領域の形成工程の一例を示す工程順序図である。図
2Aは第1酸化膜OX1 及び第1窒化膜N1の形成工
程を示したもので、まず第1伝導型、例えばP型の半導
体基板100 上にバッファ酸化膜という240オング
ストロームの厚さの第1酸化膜OX1 を熱的に成長さ
せ、この第1酸化膜OX1 上に1500オングストロ
ームの厚さの第1窒化膜N1を低圧CVD法(Low
PressureChemical Vapor De
position:LPCVD)で形成する。
形成工程を示したもので、まず前記第1窒化膜N1にフ
ォトレジストを塗布し、このフォトレジスト上にパター
ンの大きさが0.4μmのマスクを重ね合わせた後、露
光および現像工程を経て、前記基板上に素子形成領域お
よび素子分離領域を限定するためのレジストパターンを
形成する。このレジストパターンを利用して素子分離領
域に対応する部分の第1酸化膜OX1 および第1窒化
膜N1をドライエッチングでエッチングすることにより
前記基板を露出させ、続けてこの露出された部分の半導
体基板を一定の深さ、例えば0.15μmほどドライエ
ッチングすることにより図示のようにトレンチ10を形
成する。そして、このトレンチ10の形成時に生じうる
トレンチ内面の基板表面の損傷を除去するため、トレン
チ10の内面に熱酸化により200オングストロームの
厚さの酸化膜11を形成する。さらに、後工程で前記ト
レンチ内部にフィールド酸化膜を形成する際に素子分離
領域に酸化膜が形成される(LOCOS技術で問題とな
るバーズビークに相当するもの)のを防止するために、
前記トレンチ10の内壁に酸化阻止用物質、例えば窒素
12を1×1016イオン/cm2以上のドーズ(do
se)量で45°傾斜イオン注入する。この時、傾斜イ
オン注入の打込み角度はトレンチ10の大きさに応じて
10°〜60°の範囲内で可変とする。
程を示したもので、図2Bの工程後、前記レジストパタ
ーンを除去し、フィールド反転防止のための第1伝導型
の不純物、例えばホウ素を1×1013イオン/cm2
のドーズ(dose)量で30keVのエネルギーでイ
オン注入してチャネルストップ層13を形成する。
を示したもので、図2Cの工程後、前記トレンチ10の
内部の半導体基板を熱酸化して4500オングストロー
ムの厚さのフィールド酸化膜14を形成する。この時、
窒素イオン12が注入された部分は酸化膜の成長を阻止
するので、前記フィールド酸化膜14はその注入部分で
図示のように窪んだ形状になる。
前記第1窒化膜N1および第1酸化膜OX1 を通常の
ウェットエッチングにより順次除去することによって素
子分離工程が完成する。
導体基板を用いたが、N型の半導体基板を用いてもよい
ことはもちろんである。
来の素子分離領域で素子形成領域にフィールド酸化膜が
形成されるのを防止するための窒化膜および酸化膜のス
ペーサの役割を果たすものであって、素子分離領域に形
成したトレンチの内壁に酸化阻止用の窒素イオンを直接
に傾斜イオン注入することにより、従来のスペーサ形成
工程の複雑さに比べて工程を簡易化することができる。
ド酸化膜の形状を比較してみると、従来の方法ではスペ
ーサを利用するためフィールド酸化膜の表面に激しい凹
凸が生じてしまうのに対し、本発明の方法ではスペーサ
が形成されないためフィールド酸化膜の表面に全く凹凸
が生じないという利点がある。
大きさの素子分離領域でも従来の方法に比べて電気的に
有効な分離距離が長くなるという利点がある。
形成工程を示す工程順序図である。
示す工程順序図である。
Claims (6)
- 【請求項1】半導体基板上の素子分離領域にトレンチを
形成した後、前記トレンチの内壁に酸化阻止用物質を注
入し、前記トレンチの内部にフィールド酸化膜を形成す
ることを特徴とする半導体装置の素子分離方法。 - 【請求項2】第1伝導型の半導体基板上に第1酸化膜お
よび第1窒化膜を順次形成する工程と、前記第1窒化膜
上にレジストパターンを形成して素子分離領域および素
子形成領域を限定した後、前記素子分離領域に対応する
部分の前記第1窒化膜および前記第1酸化膜を順次エッ
チングして前記半導体基板を露出させる工程と、前記露
出された部分の半導体基板を一定の深さエッチングして
トレンチを形成する工程と、前記トレンチの内壁に酸化
阻止用物質を傾斜イオン注入する工程と、前記トレンチ
の底部に第1伝導型の不純物を注入してチャネルストッ
プ層を形成する工程と、前記トレンチの内部にフィール
ド酸化膜を形成する工程と、を有することを特徴とする
半導体装置の素子分離方法。 - 【請求項3】前記トレンチを形成する工程の後に、前記
トレンチの内面に酸化膜を形成する工程を有することを
特徴とする請求項2記載の半導体装置の素子分離方法。 - 【請求項4】前記酸化阻止用物質は窒素であることを特
徴とする請求項2記載の半導体装置の素子分離方法。 - 【請求項5】前記窒素のイオン注入量は1×1016イ
オン/cm2以上であることを特徴とする請求項4記載
の半導体装置の素子分離方法。 - 【請求項6】前記傾斜イオン注入の打込み角度は前記ト
レンチの大きさを考慮して10°〜60°の範囲内で可
変であることを特徴とする請求項2記載の半導体装置の
素子分離方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6441444B1 (en) | 1998-10-22 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a nitride barrier for preventing formation of structural defects |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5416348A (en) * | 1993-07-15 | 1995-05-16 | Micron Semiconductor, Inc. | Current leakage reduction at the storage node diffusion region of a stacked-trench DRAM cell by selectively oxidizing the floor of the trench |
US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
US5811347A (en) * | 1996-04-29 | 1998-09-22 | Advanced Micro Devices, Inc. | Nitrogenated trench liner for improved shallow trench isolation |
US5899727A (en) | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
US5854121A (en) * | 1997-09-04 | 1998-12-29 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure |
US6002160A (en) * | 1997-12-12 | 1999-12-14 | Advanced Micro Devices, Inc. | Semiconductor isolation process to minimize weak oxide problems |
KR100253078B1 (ko) | 1997-12-23 | 2000-04-15 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
US6727569B1 (en) | 1998-04-21 | 2004-04-27 | Advanced Micro Devices, Inc. | Method of making enhanced trench oxide with low temperature nitrogen integration |
KR100286736B1 (ko) | 1998-06-16 | 2001-04-16 | 윤종용 | 트렌치 격리 형성 방법 |
US6218720B1 (en) | 1998-10-21 | 2001-04-17 | Advanced Micro Devices, Inc. | Semiconductor topography employing a nitrogenated shallow trench isolation structure |
US6245639B1 (en) | 1999-02-08 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | Method to reduce a reverse narrow channel effect for MOSFET devices |
US6413826B2 (en) * | 1999-04-07 | 2002-07-02 | Vantis Corporation | Gate insulator process for nanometer MOSFETS |
TW425656B (en) * | 1999-08-12 | 2001-03-11 | Taiwan Semiconductor Mfg | Manufacturing method of device isolation structure |
US6472301B1 (en) * | 1999-10-19 | 2002-10-29 | Infineon Technologies Ag | Method and structure for shallow trench isolation |
US6709930B2 (en) | 2002-06-21 | 2004-03-23 | Siliconix Incorporated | Thicker oxide formation at the trench bottom by selective oxide deposition |
KR20030056213A (ko) * | 2001-12-27 | 2003-07-04 | 동부전자 주식회사 | 반도체 섭스트레이트의 소자 분리 방법 |
US6780730B2 (en) | 2002-01-31 | 2004-08-24 | Infineon Technologies Ag | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation |
US7012005B2 (en) * | 2002-06-25 | 2006-03-14 | Siliconix Incorporated | Self-aligned differential oxidation in trenches by ion implantation |
TW200847337A (en) * | 2007-05-16 | 2008-12-01 | Promos Technologies Inc | Method for preparing a shallow trench isolation |
KR101057652B1 (ko) * | 2008-11-07 | 2011-08-18 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
US10163679B1 (en) | 2017-05-31 | 2018-12-25 | Globalfoundries Inc. | Shallow trench isolation formation without planarization |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61202426A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS62142318A (ja) * | 1985-12-17 | 1987-06-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US4740481A (en) * | 1986-01-21 | 1988-04-26 | Motorola Inc. | Method of preventing hillock formation in polysilicon layer by oxygen implanation |
JPS6372114A (ja) * | 1986-09-16 | 1988-04-01 | Matsushita Electronics Corp | メモリ−セルの製造方法 |
JPS63300518A (ja) * | 1987-05-29 | 1988-12-07 | Fujitsu Ltd | 誘電体膜の形成方法 |
US4923563A (en) * | 1987-06-15 | 1990-05-08 | Ncr Corporation | Semiconductor field oxide formation process using a sealing sidewall of consumable nitride |
JPH01245519A (ja) * | 1988-03-28 | 1989-09-29 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH02267952A (ja) * | 1989-04-08 | 1990-11-01 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH0340431A (ja) * | 1989-07-07 | 1991-02-21 | Fuji Electric Co Ltd | シリコン半導体装置の酸化膜形成方法 |
FR2672731A1 (fr) * | 1991-02-07 | 1992-08-14 | France Telecom | Procede d'oxydation localisee enterree d'un substrat de silicium et circuit integre correspondant. |
-
1991
- 1991-05-18 KR KR1019910008121A patent/KR920022380A/ko not_active Application Discontinuation
- 1991-11-20 JP JP3303651A patent/JPH088297B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-04 US US07/845,705 patent/US5372950A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6441444B1 (en) | 1998-10-22 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a nitride barrier for preventing formation of structural defects |
Also Published As
Publication number | Publication date |
---|---|
US5372950A (en) | 1994-12-13 |
JPH088297B2 (ja) | 1996-01-29 |
KR920022380A (ko) | 1992-12-19 |
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