KR930011500B1 - 반도체장치의 소자분리방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도는 내지 1f도는 종래의 FMPBL 방법을 이용한 소자분리 영역의 형성공정을 도시한 공정 순서도.
제2a도 내지 제2e도는 본 발명에 따른 소자분리 영역의 형성공정을 도시한 일실시예의 공정 순서도.
제3a도 내지 제3e도는 본 발명에 따른 소자분리 영역의 형성공정을 도시한 다른 실시예의 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 패드 산화막
13 : 폴리 실리콘막 14 : 제1실리콘 질화막
15 : 제2실리콘 질화막 15a : 질화막 스페이서
16 : 산화막 16a : 산화막 스페이서
17 : 채널스톱영역 18 : 필드 산화막
본 발명은 반도체 장치의 소자분리 방법에 관한 것으로, 특히 버즈비크 영역을 최소화할 수 있는 반도체 장치의 소자분리 방법에 관한 것이다.
최근 반도체 장치가 고집적화되면서 소자분리 면적을 최소로 줄여야 할 필요성이 증대되고 있다. 또한 소자설계 치수가 서브마이크론으로 줄어들게 되므로써 더욱 개선된 소자분리 기술을 필요로 하게 되었다.
소자분리 기술로서 일반적으로 사용되어온 LOCOS 방법에서의 버즈비크와 같은 문제점을 해결하기 위하여 SILO(Sealed Interface Local Oxidation)와 PBL(Poly Buffered LOCOS)와 같은 개선된 LOCOS 방법이 제안되어 왔다. 그러나 상기의 방법들은 소자의 항복전압을 저하시키는 단점을 가지고 있기 때문에 채널스톱층의 불순물 농도를 고농도로 할 수 없어 펀치스루우등의 문제점이 제기되었다. 이에 채널스톱층의 불순물 농도도를 고농도로 할 수 있는 여러가지 방법들이 제안되고 있는 바 종래의 개선된 소자분리 방법으로서 FMPBL(Framed Mask Poly-Buffered LOCOS)법을 제1a도 내지 제1f도에 도시하였다.
제1a도를 참조하면, 반도체 기판(1)상에 150Å 정도의 패드산화막(2)를 성장시킨 다음 그 위에 500Å 정도의 폴리산화막(3)과 제1실리콘 질화막(4)을 침적하고 액티브 영역을 한정하기 위하여 사진식각방법에 의해 상기 제1실리콘 질화막(40을 패터닝한다. 다음에 제2실리콘 질화막(5)을 전표면에 1000Å 두께로 침적한다(제1b도 도시). 이어서 상기 제2실리콘 질화막(5)을 이방성 식각하여 스페이서(5a)를 형성한 다음 상기 스페이서(5a)를 마스크로 사용하여 불순물을 이온주입하여 채널 스톱영역(6)을 형성한다(제1c도 도시). 그 다음 1000℃의 습식분위기에서 약 6500Å 정도의 필드산화막(7)을 성장시킨다(제1d도 도시). 다음에 액티브 영역상의 상기 제1실리콘 질화막(4) 및 폴리실리콘막(3)을 순차적으로 제거하고(제1e도 도시)에치백 공정을 통하여 소자분리 공정을 완성한다(제1f도 도시).
그러나 상술한 종래 방법을 이용한 소자분리 방법에 있어서 접합 파괴 전압의 저하방지 및 펀치스루우 방지 효과를 높이기 위한 스페이서의 형성시 스페이서의 간격을 크게 하기 위해서는 제2실리콘 질화막의 두께가 두꺼워야 하는데 이 두꺼운 제2실리콘 질화막으로 인해 이방성 식각시 과도식각되는 제1실리콘 질화막의 양이 많아지게 된다. 따라서 불순물 이온 주입시 부분적으로 불순물이 액티브 영역으로 주입되어 소자에 나쁜 영향을 줄 수 있다. 또한 후속공정의 필드산화막 성장시 두꺼운 스페이서용 제2실리콘질화막과 인접하는 부분에 스트레스가 많이 가해지며 필드산화막의 에치백공정에서 스트레스를 많이 받은 상기 부분이 식각이 많이 되어 오목하게 들어가게 되어 추후 사진 공정에서 노칭(notching)이 생기는 단점이 있다.
본 발명의 목적은 버즈비크의 영역을 최소화할 수 있는 반도체 장치의 소자분리 방법을 제공하는데 있다.
또한 본 발명의 다른 목적은 유효소자분리의 거리를 길게 할 수 있는 반도체 장치의 소자분리 방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명의 방법은 기판상에 패드 산화막을 성장시키고 이 패드 산화막위에 폴리 실리콘막 및 제1실리콘 질화막을 침적시키는 공정, 상기 침적공정이후 소자형성영역과 필드영역을 한정하기 위해 상기 제1실리콘 질화막을 제거하여 패터닝하는 공정, 상기 패터닝공정이후, 전표면에 얇은 제2실리콘 질화막 및 두꺼운 산화막을 침적하는 공정, 상기 침적공정이후, 산화막 및 질화막 스페이서를 제거한 다음 필드 산화막을 성장시키는 공정 및 상기 필드 산화막의 성정공정이후, 상기 제1실리콘 질화막, 질화막 스페이서, 폴리 실리콘막 및 패드 산화막을 순차적으로 제거하는 공정을 구비하여서 된 것을 특징으로 한다.
또한 본 발명은 상술한 상기 제1실리콘 질화막을 제거하여 패터닝하는 공정에 있어서 제1실리콘 질화막 및 폴리 실리콘막의 일부까지 제거하여 실시할 수도 있다. 그러므로 소자분리막을 기판의 종심 깊이까지 형성할 수 있어 실질적으로 유효소자분리 거리를 길게 할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
도면 제2a도 내지 제2e도는 본 발명에 따른 소자분리 영역의 형성공정을 도시한 일 실시에의 공정 순서도이다.
제2a도를 참조하면, 반도체 기판(11)상에 200~500Å 정도의 패드 산화막(12)을 성정시킨 다음 그 위에 1000~2000Å 정도의 폴리 실리콘막(13) 및 1000~2000Å 정도의 제1실리콘 질화막(14)을 순차적으로 형성한다. 그리고 액티브 영역을 한정하기 위하여 통상적인 사진식각법에 의해 상기 제1실리콘 질화막(14)을 제거하여 패터닝한다.
다음에 제2b도에 도시한 바와 같이 전 표면에 300~500Å 정도의 제2실리콘 질화막(15) 및 1000~3000Å 정도의 산화막(16)을 형성한다.
제2c도를 참조하면, 상기 산화막(16) 및 제2실리콘 질화막(15)을 이방성 식각하여 산화막 스페이스(16a) 및 질화막 스페이서(15a)를 형성한 다음 상기 스페이서(16a,15a)를 마스크로 사용하여 불순물을 이온주입하여 채널 스톱영역(17)을 형성한다.
이때 상기 산화막 스페이서(16a)에 의하여 채널저지 이온 주입시 가장자리가 마스킹되는 장점이 있다.
제2d도를 참조하면 상기 산화막 스페이서(16a)를 습식식각법으로 제거한 다음 습식 산화에 의해 필드산화막(18)을 성장시킨다.
이때 L자형의 질화막 스페이서(15a)가 필드 산화막 성장시 산소원소의 측면 확산을 막아주기 때문에 버즈비크의 성장이 억제되며 상기 질화막 스페이서(15a)의 두께가 얇아 성장되는 필드 산화막의 경계면에 스트레스가 가해지지 않게 된다.
이어서 상기 제1실리콘 질화막(14), 질화막 스페이서(15a), 폴리실리콘막(13) 및 패드 산화막(12)을 순차적으로 제거하여 제2e도에 도시한 바와 같이 소자분리 공정을 완성한다.
이때 종래의 방법에 의한 경우 스페이서용 실리콘 질화막의 두께가 두껍기 때문에 스페이서와 인접하는 부분의 필드 산화막에 스트레스가 많이 가해지게 되어 후속 에치백 공정에서 스트레스를 받은 부분이 많이 식각되어 오목하게 들어가게 되는 단점이 있었으나 본 발명에서는 스페이서용 제2실리콘 질화막의 두께가 얇기 때문에 필드 산화막에 가해지는 스트레스가 없으며 따라서 후속 에치백 공정에서 오목하게 들어가는 부분이 형성되지 않는 장점이 있다.
도면 제3a도 내지 제3e도는 본 발명에 따른 소자분리 영역의 형성공정을 도시한 다른 실시예의 공정 순서도이다.
제3a도를 참조하면, 반도체 기판(11)상에 200~500Å 정도의 패드 산화막(12)을 성장시킨 다음 그 위에 1000~2000Å 정도의 폴리 실리콘막(13) 및 1000~2000Å 정도의 제1실리콘 질화막(14)을 순차적으로 형성한다. 그리고 액티브 영역을 한정하기 위해 통상적인 사진식각법에 의해 상기 제1실리콘 질화막(14) 및 폴리 실리콘막(13)의 일부까지 제거하여 패터닝한다.
이하의 제3b도 내지 제3e도 공정은 상기 제2b도 내지 제2e도 공정과 동일하다.
이하 같이 폴리 실리콘막(13)의 일부까지 식각하여 줌으로써 필드 산화막을 깊이 매몰시켜 유효소자 분리거리를 증가시킬 수 있다.
또한 상기의 실시예에서 산화막 스페이서(16a)를 제거한 다음 필드 산화막(18)을 성장시키는 공정에 있어서, 상기 산화막 스페이서(16a)를 제4거하지 않고 필드 산화막(18)을 성장시킨 다음 제1실리콘 질화막(14), 산화막 스페이서(16a), 질화막 스페이서(15a), 폴리 실리콘막(13) 및 패드 산화막(12)을 순차적으로 제거하여도 같은 효과를 얻을 수 있다.
이와 같이 본 발명에서도 필드 산화막의 성장시 필드 영역에 형성되어 있는 제2실리콘 질화막이 산화막의 측면확산을 막아주어 소자분리 영역에서 소자형성 영역으로 형성되는 버즈비크의 크기를 줄일 수 있는 이점이 있다. 따라서 64M DRAM 이상의 고집적 반도체 메모리 장치의 소자분리에 유용하다.
Claims (11)
- 반도체 기판상에 패드 산화막을 성장시키고, 이 패드 산화막위에 폴리 실리콘막 및 제1실리콘 질화막을 침적시키는 공정; 상기 침적공정이후 소자형성영역과 필드영역을 한정하기 위해 상기 제1실리콘 질화막을 제거하여 패텅하는 공정; 상기 패터닝공정이후, 전표면에 얇은 제2실리콘 질화막 및 두꺼운 산화막을 침적하는 공정; 상기 침적공정이후, 산화막 및 질화막 스페이서를 형성한 다음 불순물을 이온주입하는 공정; 상기 불순물의 이온주입공정이후, 상기 산화막 스페이서를 제거한 다음 필드 산화막을 성장시키는 공정; 및 상기 필드산화막의 성장공정이후, 상기 제1실리콘 질화막, 질화막 스페이서, 폴리 실리콘막 및 패드 산화막을 순차적으로 제거하는 공정을 구비하여서 된 것을 특징으로하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제2실리콘 질화막은 300~500Å 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 산화막은 1000~3000Å 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 스페이서의 형성은 상기 산화막 및 제1실리콘 질화막을 이방성 식각하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 산화막 스페이서의 제거는 습식식각법으로 제거하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 반도체기판상에 패드 산화막을 성장시키고 이 패드 산화막위에 폴리실리콘막 및 제1실리콘 질화막을 침적시키는 공정; 상기 침적공정이후, 소자형성영역과 필드영역을 한정하기 위해 상기 제1실리콘 질화막 및 폴리 실리콘막의 일부를 제거하여 패터닝하는 공정; 상기 패터닝공정이후, 전표면에 얇은 제2실리콘질화막 및 두꺼운 산화막을 침적하는 공정; 상기 침적공정이후, 산화막 및 질화막 스페이서를 형성한 다음 불순물을 이온주입하는 공정; 상기 불순물의 이온주입공정이후, 상기 산화막 스페이서를 제거한 다음 필드 산화막을 성장시키는 공정; 및 상기 필드 산화막의 성장공정이후, 상기 제1실리콘 질화막, 질화막 스페이서, 폴리 실로콘막 및 패드 산화막을 순차적으로 제거하는 공정은 구비하여서 된 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 제2실리콘 질화막은 300~500Å 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 산화막은 1000~3000Å 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 스페이서의 형성은 상기 산화막 및 제2실리콘 질화막을 이방성 식각하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 산화막 스페이서의 제거는 습식식각법으로 제거하는 것을 특징으로하는 반도체장치의 소자분리방법.
- 반도체 기판상에 패드 산화막을 성장시키고 이 패드 산화막위에 폴리 실리콘막 및 제1실리콘 질화막을 침적시키는 공정; 상기 침적공적이후 소자형성영역과 필드영역을 한정하기 위해 상기 제1실리콘 질화막을 제거하여 패터닝하는 공정; 상기 패터닝공정이후, 전표면에 얇은 제2실리콘 질화막 및 두꺼운 산화막르 침적하는 공정; 상기 침적공정이후, 산화막 및 질화막 스페이서를 형서한 다음 불순물을 이온주입하는 공정; 상기 불순물의 이온주입공정이후, 필드 산화막을 성장시키는 공정; 및 상기 필드산화막의 성장공정이후, 상기 제1실리콘 질화막, 산화막 스페이서, 질화막 스페이서, 폴리 실리콘막 및 패드 산화막을 순차적으로 제거하는 공정을 구비하여서 된 것을 특징으로 하는 반도체 장치의 소자분리방법.
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