JPS63204746A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63204746A JPS63204746A JP3818487A JP3818487A JPS63204746A JP S63204746 A JPS63204746 A JP S63204746A JP 3818487 A JP3818487 A JP 3818487A JP 3818487 A JP3818487 A JP 3818487A JP S63204746 A JPS63204746 A JP S63204746A
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に素子分離用
フィールド絶縁膜を有する半導体装置の製造方法に関す
る。
フィールド絶縁膜を有する半導体装置の製造方法に関す
る。
半導体基板上に素子分離用のフィールド絶縁膜を形成す
る技術としてＬ ＯＣＯ５（ｌｏｃａｌ ｏｘｆｄａ−
ｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）技術が広く使われて
いる。
る技術としてＬ ＯＣＯ５（ｌｏｃａｌ ｏｘｆｄａ−
ｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）技術が広く使われて
いる。
第２図（ａ）〜（ｄ）は、従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
第２図（ａ）に示すように、シリコン基板１の上に酸化
シリコン膜２および窒化シリコン膜゛４を順次積層して
形成し、窒化シリコン膜４の上にホトレジスト膜６を選
択的に設ける。
シリコン膜２および窒化シリコン膜゛４を順次積層して
形成し、窒化シリコン膜４の上にホトレジスト膜６を選
択的に設ける。
次に、第２図（ｂ）に示すように、ホトレジスト膜６を
用いて窒化シリコン膜４および酸化シリコン膜２を順次
エツチングしてマスクを形成する。
用いて窒化シリコン膜４および酸化シリコン膜２を順次
エツチングしてマスクを形成する。
次に、第２図（ｃ）に示すように、酸化性雰囲気中で熱
処理を行い窒化シリコン膜４で被覆されていない半導体
基板１の表面にフィールド絶縁膜７を形成する。
処理を行い窒化シリコン膜４で被覆されていない半導体
基板１の表面にフィールド絶縁膜７を形成する。
次に、第２図（ｄ）に示すように、窒化シリコン膜４を
エツチングで除去し素子形成領域を設ける。
エツチングで除去し素子形成領域を設ける。
上述した従来の半導体装置の製造方法は、窒化シリコン
膜をマスクにして酸化性雰囲気中で熱処理しフィールド
絶縁膜を形成する工程で、窒化シリコン膜端部内側のシ
リコン基板表面も酸化される結果バーズビークを生ずる
。素子形成領域内にバーズビークが長く形成されると例
えば素子形成領域内に形成する記憶セルの電荷蓄積容量
が小さくなり記憶セルの微細化を妨げるという問題点が
ある。
膜をマスクにして酸化性雰囲気中で熱処理しフィールド
絶縁膜を形成する工程で、窒化シリコン膜端部内側のシ
リコン基板表面も酸化される結果バーズビークを生ずる
。素子形成領域内にバーズビークが長く形成されると例
えば素子形成領域内に形成する記憶セルの電荷蓄積容量
が小さくなり記憶セルの微細化を妨げるという問題点が
ある。
また、窒化シリコン膜端部で形成されるフィールド絶縁
膜に応力がかかり膜の均質性が劣化し、耐圧の低下を招
く恐れを生ずるという問題点かある。
膜に応力がかかり膜の均質性が劣化し、耐圧の低下を招
く恐れを生ずるという問題点かある。
本発明の目的は、バーズビークの発生を押え、かつ、均
質性にすぐれたフィールド絶縁膜を有する半導体装置の
製造方法を提供することにある。
質性にすぐれたフィールド絶縁膜を有する半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板の一主面
に絶縁膜と多結晶シリコン膜と耐酸化膜を順次積層して
形成する工程と、前記耐酸化膜をパターニングしてマス
クを形成する工程と、前記マスクを用いて前記多結晶シ
リコン膜を膜厚の１０乃至５０％エツチングし段差部を
設ける工程と、全面に耐酸化膜を堆積する工程と、異方
性エツチング法により前記マスクと前記段差部側壁のみ
に耐酸化膜を残す工程と、酸化性雰囲気中で熱処理を行
い前記耐酸化膜で被覆された部分以外の前記多結晶シリ
コン膜および半導体基板表面を酸化させてフィールド絶
縁膜を形成する工程と、前記耐酸化膜と前記多結晶シリ
コン膜をエツチングして素子形成領域を設ける工程とを
含んで構成される。
に絶縁膜と多結晶シリコン膜と耐酸化膜を順次積層して
形成する工程と、前記耐酸化膜をパターニングしてマス
クを形成する工程と、前記マスクを用いて前記多結晶シ
リコン膜を膜厚の１０乃至５０％エツチングし段差部を
設ける工程と、全面に耐酸化膜を堆積する工程と、異方
性エツチング法により前記マスクと前記段差部側壁のみ
に耐酸化膜を残す工程と、酸化性雰囲気中で熱処理を行
い前記耐酸化膜で被覆された部分以外の前記多結晶シリ
コン膜および半導体基板表面を酸化させてフィールド絶
縁膜を形成する工程と、前記耐酸化膜と前記多結晶シリ
コン膜をエツチングして素子形成領域を設ける工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の上
に酸化シリコン膜２と多結晶シリコン膜３と窒化シリコ
ン膜４とを順次積層して形成する。
に酸化シリコン膜２と多結晶シリコン膜３と窒化シリコ
ン膜４とを順次積層して形成する。
次に、第１図（ｂ）に示すように、窒化シリコン膜４の
上にホトレジスト膜６を選択的に設ける。
上にホトレジスト膜６を選択的に設ける。
次に、第１図（Ｃ）に示すように、ホトレジスト膜６を
用いてエツチング法により窒化シリコン膜４をパターニ
ングする。次に、ホトレジスト膜６と窒化シリコン膜４
の積層又はホトレジスト膜６を除去して残した窒化シリ
コン膜４をマスクとして多結晶シリコン膜３を膜厚の１
０乃至５０％エツチングし段差部を設ける。ホトレジス
ト膜６と窒化シリコン膜４の積層を用いた場合は、段着
部形成後ホトレジスト膜６を除去する。
用いてエツチング法により窒化シリコン膜４をパターニ
ングする。次に、ホトレジスト膜６と窒化シリコン膜４
の積層又はホトレジスト膜６を除去して残した窒化シリ
コン膜４をマスクとして多結晶シリコン膜３を膜厚の１
０乃至５０％エツチングし段差部を設ける。ホトレジス
ト膜６と窒化シリコン膜４の積層を用いた場合は、段着
部形成後ホトレジスト膜６を除去する。
次に、第１図（ｄ）に示すように、全面に窒化シリコン
膜５を堆積する６ 次に、第１図（ｅ）に示すように、異方性エツチング法
により窒化シリコン膜４と前記段差部側壁のみに窒化シ
リコン膜５を残し他の部分の窒化シリコン膜５を除去す
る。
膜５を堆積する６ 次に、第１図（ｅ）に示すように、異方性エツチング法
により窒化シリコン膜４と前記段差部側壁のみに窒化シ
リコン膜５を残し他の部分の窒化シリコン膜５を除去す
る。
次に、第１図（ｆ）に示すように、酸化性雰囲気中で熱
処理を行い窒化シリコン膜４，５で被覆されていない部
分の多結晶シリコン膜３およびシリコン基板１を酸化さ
せフィールド絶縁膜７を形成する。
処理を行い窒化シリコン膜４，５で被覆されていない部
分の多結晶シリコン膜３およびシリコン基板１を酸化さ
せフィールド絶縁膜７を形成する。
次に第１図（ｇ）に示すように、窒化シリコン膜４，５
および多結晶シリコン膜３をエツチング法で除去し素子
形成領域を形成する。上述のように、段差部を設け、こ
の段差部の上面および側壁に耐酸化膜のマスクを設ける
と、次工程の熱酸化において、窒化シリコン膜端部内側
のシリコン基板表面が酸化され難くなり素子形成領域内
にバーズビークが発生し難しくなる。
および多結晶シリコン膜３をエツチング法で除去し素子
形成領域を形成する。上述のように、段差部を設け、こ
の段差部の上面および側壁に耐酸化膜のマスクを設ける
と、次工程の熱酸化において、窒化シリコン膜端部内側
のシリコン基板表面が酸化され難くなり素子形成領域内
にバーズビークが発生し難しくなる。
以上説明したように本発明は多結晶シリコン膜の選択エ
ツチングにより形成した段差部の最上面と段差部側壁に
設けた耐酸化膜をマスクとして半導体基板を熱酸化して
フィールド絶縁膜を形成することにより、バーズビーク
の発生を押えたフィールド絶縁膜を得ることができる効
果がある。
ツチングにより形成した段差部の最上面と段差部側壁に
設けた耐酸化膜をマスクとして半導体基板を熱酸化して
フィールド絶縁膜を形成することにより、バーズビーク
の発生を押えたフィールド絶縁膜を得ることができる効
果がある。
また、多結晶シリコン膜の使用によりフィールド絶縁膜
の形成時にマスクの端部で発生する応力を低く押えられ
るため、膜の均質性を低下させることがなく耐圧低下を
防止する効果がある。
の形成時にマスクの端部で発生する応力を低く押えられ
るため、膜の均質性を低下させることがなく耐圧低下を
防止する効果がある。
第１図（ａ）〜（ｇ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である、 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・多結晶シリコン膜、４，５・・・窒化シリコン膜、
６・・・ホトレジスト膜、７・・・フィールド絶縁膜。 代理人 弁理士 内 原 晋ｌ埒で 、゛、・ Ｘ、ゝ・
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である、 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・多結晶シリコン膜、４，５・・・窒化シリコン膜、
６・・・ホトレジスト膜、７・・・フィールド絶縁膜。 代理人 弁理士 内 原 晋ｌ埒で 、゛、・ Ｘ、ゝ・
Claims (1)
- 半導体基板の一主面に絶縁膜と多結晶シリコン膜と耐
酸化膜を順次積層して形成する工程と、前記耐酸化膜を
パターニングしてマスクを形成する工程と、前記マスク
を用いて前記多結晶シリコン膜を膜厚の１０乃至５０％
エッチングし段差部を設ける工程と、全面に耐酸化膜を
堆積する工程と、異方性エッチング法により前記マスク
と前記段差部側壁のみに耐酸化膜を残す工程と、酸化性
雰囲気中で熱処理を行い前記耐酸化膜で被覆された部分
以外の前記多結晶シリコン膜および半導体基板表面を酸
化させてフィールド絶縁膜を形成する工程と、前記耐酸
化膜と前記多結晶シリコン膜をエッチングして素子形成
領域を設ける工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3818487A JPS63204746A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3818487A JPS63204746A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204746A true JPS63204746A (ja) | 1988-08-24 |
Family
ID=12518292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3818487A Pending JPS63204746A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204746A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0412528A (ja) * | 1990-05-02 | 1992-01-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04278534A (ja) * | 1991-03-04 | 1992-10-05 | Samsung Electron Co Ltd | 半導体装置の素子分離方法 |
| US5338750A (en) * | 1992-11-27 | 1994-08-16 | Industrial Technology Research Institute | Fabrication method to produce pit-free polysilicon buffer local oxidation isolation |
| US5358893A (en) * | 1993-06-10 | 1994-10-25 | Samsung Electronics Co., Ltd. | Isolation method for semiconductor device |
| US5599730A (en) * | 1994-12-08 | 1997-02-04 | Lucent Technologies Inc. | Poly-buffered LOCOS |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121850A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6174350A (ja) * | 1984-09-19 | 1986-04-16 | Sony Corp | 半導体装置の製造方法 |
| JPS62181451A (ja) * | 1986-02-05 | 1987-08-08 | Toshiba Corp | フイ−ルド絶縁膜の形成方法 |
-
1987
- 1987-02-20 JP JP3818487A patent/JPS63204746A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JPS59121850A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
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| EP0716442B1 (en) * | 1994-12-08 | 2001-10-17 | AT&T Corp. | Integrated circuit fabrication utilizing LOCOS process |
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