JPS60101947A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60101947A JPS60101947A JP20875183A JP20875183A JPS60101947A JP S60101947 A JPS60101947 A JP S60101947A JP 20875183 A JP20875183 A JP 20875183A JP 20875183 A JP20875183 A JP 20875183A JP S60101947 A JPS60101947 A JP S60101947A
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- JP
- Japan
- Prior art keywords
- film
- oxide film
- layer
- stacked
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に選択酸化膜
形成工程の改良に関する。
形成工程の改良に関する。
従来、半導体素子の素子分離技術として、選択酸化法が
広く行なわれてきているが、LSIの高集積化が進むに
つれ、素子分離領域の面積が大きな比重を占めるように
なってきている。特に選択酸化法に特有のバーズビーク
のために、実際の素子領域が狭められ、高集積化におけ
る大きな問題となっている。
広く行なわれてきているが、LSIの高集積化が進むに
つれ、素子分離領域の面積が大きな比重を占めるように
なってきている。特に選択酸化法に特有のバーズビーク
のために、実際の素子領域が狭められ、高集積化におけ
る大きな問題となっている。
本発明の目的は上記問題点を解決し、バーズビークの少
ない選択酸化法を提供する事にある。
ない選択酸化法を提供する事にある。
以下、本発明を実施例を用いて詳細に説明する。第1図
は従来の選択酸化法を示し、第2図は本発明の実施例を
示す。これら図はそれぞれ選択酸化膜形成までの断面図
を示す。
は従来の選択酸化法を示し、第2図は本発明の実施例を
示す。これら図はそれぞれ選択酸化膜形成までの断面図
を示す。
まず従来の方法について第1図を用いて説明する。(α
)図に示すように半導体基板1上に酸化膜2を形成し、
続いて窒化膜3を形成する。次に(A)図に示すように
レジストを塗布し一般的に行なわれているフォトリソグ
ラフィ技術によりレジストにバターニングを行ないレジ
ストパターン4を形成しその後窒化膜のエツチングを行
なう。
)図に示すように半導体基板1上に酸化膜2を形成し、
続いて窒化膜3を形成する。次に(A)図に示すように
レジストを塗布し一般的に行なわれているフォトリソグ
ラフィ技術によりレジストにバターニングを行ないレジ
ストパターン4を形成しその後窒化膜のエツチングを行
なう。
次にレジストを除去し熱酸化工程により、選択的に酸化
膜の形成を行ない、(C)図のようになる。この熱酸化
時に窒化膜端部において横方向よりの酸素の拡散により
全化膜端部近傍に酸化膜が形成されバーズビーク5とな
る。このバーズピーク5のために素子分離領域が拡がり
、逆に素子領域が狭められる。たとえば素子領域が4μ
m9分離領域が1μ情のピッチで窒化j摸のパターニン
グを行なっても選択酸化によりバーズビークの長さが0
.8μ鵠になり、この結果出来た素子領域は2.4It
mと大幅に減少し、分離領域が2,6μ情と増え、高
集積化を図る上で大きな問題となっている。
膜の形成を行ない、(C)図のようになる。この熱酸化
時に窒化膜端部において横方向よりの酸素の拡散により
全化膜端部近傍に酸化膜が形成されバーズビーク5とな
る。このバーズピーク5のために素子分離領域が拡がり
、逆に素子領域が狭められる。たとえば素子領域が4μ
m9分離領域が1μ情のピッチで窒化j摸のパターニン
グを行なっても選択酸化によりバーズビークの長さが0
.8μ鵠になり、この結果出来た素子領域は2.4It
mと大幅に減少し、分離領域が2,6μ情と増え、高
集積化を図る上で大きな問題となっている。
これを回避した本発明による選択酸化膜を形成する製造
方法の実施例を第2図において説明する。(α)図は第
1図の(α)図と同様に、半導体基板1上に酸化膜2を
形成し、続いて窒化膜3を形成した所である。Cb)図
も第1図のCb)図と同様に、レジストを塗布し一般的
に行なわれているフォトリソグラフィ技術によりレジス
トにバターニングを行ないレジストパターン4を形成し
その後窒化膜のエツチングを行なった所である。
方法の実施例を第2図において説明する。(α)図は第
1図の(α)図と同様に、半導体基板1上に酸化膜2を
形成し、続いて窒化膜3を形成した所である。Cb)図
も第1図のCb)図と同様に、レジストを塗布し一般的
に行なわれているフォトリソグラフィ技術によりレジス
トにバターニングを行ないレジストパターン4を形成し
その後窒化膜のエツチングを行なった所である。
次に(C)図に示すように不純物イオンの注入6、例え
ばArイオンを加速電圧30KeVで1×10 ”/c
tl 行ない、熱酸化膜と該熱酸化膜下の半導体基板に
ダメージ層7の形成を行なう。続いてレジストを除去し
熱酸化工程により、選択的に酸化膜の形成を行ない(d
)図のようになる。(d−)図より明らかなように、バ
ーズビーク5の発生が第1図(C)図と比較して少なく
なっている。
ばArイオンを加速電圧30KeVで1×10 ”/c
tl 行ない、熱酸化膜と該熱酸化膜下の半導体基板に
ダメージ層7の形成を行なう。続いてレジストを除去し
熱酸化工程により、選択的に酸化膜の形成を行ない(d
)図のようになる。(d−)図より明らかなように、バ
ーズビーク5の発生が第1図(C)図と比較して少なく
なっている。
これは半導体基板上に形成されたダメージ層7が選択酸
化時に増速酸化され、窒化膜端部においてバーズビーク
発生の主因となる横方向への酸化の比率が相対的に小と
なるためである。これによりバーズビークの長さが0.
8μ惧から04μ鵠と半分になり窒化膜パターニング時
点での分離領域のIIIに対して選択酸化により増加す
る分離領域が、従来の方法と比べると半分になり、高集
積化を図る上での効果が大である。
化時に増速酸化され、窒化膜端部においてバーズビーク
発生の主因となる横方向への酸化の比率が相対的に小と
なるためである。これによりバーズビークの長さが0.
8μ惧から04μ鵠と半分になり窒化膜パターニング時
点での分離領域のIIIに対して選択酸化により増加す
る分離領域が、従来の方法と比べると半分になり、高集
積化を図る上での効果が大である。
以上説明したごとく本発明の半導体装置の製造方法によ
れば、選択酸化時に発生するノく−ズビークの社を従来
の方法と比較して半分にする事が可能になり、L8工の
高集積化、高密度化を図る上で効果は大きい。
れば、選択酸化時に発生するノく−ズビークの社を従来
の方法と比較して半分にする事が可能になり、L8工の
高集積化、高密度化を図る上で効果は大きい。
第1図(αン、(bン、(C)、および第2図(α)、
Cb)、CC)はそれぞれ従来技術および本発明の実施
例の主な製造工程を示す断面図である。 図において、 1・・・・・・半導体基板 2・・・・・・酸化膜 3・・・・・・窒化膜 4・・・・・・レジストパターン 5・・・・・・・バーズビーク 6・・・・・・不純物イオン 7・・・・・・ダメージ層 以 上 出願人 株式会社蛛訪精工舎 代理人 弁理士 最上 務 (α) (b) 第1図 (Q) (c() 第2図 ト 続 補 il−’+!) (方式)%式% 1、事件の表示 昭和58年 特許願 第208751、発明の名称 半導体装置の製造方法 3、補正をする者 号 コ ) 5 補正命令の日刊 昭和59年2 月280 ′−−−、 手I売補正、IJ:(方式) %式% 2図(a)、(b)、(c)はそれぞれ従来技術訃よび
本発明の′、rt、癩例の主な製造工程を示す断面図で
あるっ」とあるを [第1図(a + 、 (1) ) 、 (c ) 、
および412図(a)、(b)、(c)、(d)、はそ
れぞれ従来技侑忰よび本発明の実施列の王な創造エビを
示す断面で・らる。」 以上
Cb)、CC)はそれぞれ従来技術および本発明の実施
例の主な製造工程を示す断面図である。 図において、 1・・・・・・半導体基板 2・・・・・・酸化膜 3・・・・・・窒化膜 4・・・・・・レジストパターン 5・・・・・・・バーズビーク 6・・・・・・不純物イオン 7・・・・・・ダメージ層 以 上 出願人 株式会社蛛訪精工舎 代理人 弁理士 最上 務 (α) (b) 第1図 (Q) (c() 第2図 ト 続 補 il−’+!) (方式)%式% 1、事件の表示 昭和58年 特許願 第208751、発明の名称 半導体装置の製造方法 3、補正をする者 号 コ ) 5 補正命令の日刊 昭和59年2 月280 ′−−−、 手I売補正、IJ:(方式) %式% 2図(a)、(b)、(c)はそれぞれ従来技術訃よび
本発明の′、rt、癩例の主な製造工程を示す断面図で
あるっ」とあるを [第1図(a + 、 (1) ) 、 (c ) 、
および412図(a)、(b)、(c)、(d)、はそ
れぞれ従来技侑忰よび本発明の実施列の王な創造エビを
示す断面で・らる。」 以上
Claims (1)
- 半導体基板上に熱酸化により選択酸化膜を形成する製造
方法において、窒化膜をノぐターニングした後不純物イ
オン注入を行ない、熱酸化j換向と、該熱酸化膜下の半
導体基板にダメージ層を形成する事を特徴とする半導体
装置のrJA造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20875183A JPS60101947A (ja) | 1983-11-07 | 1983-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20875183A JPS60101947A (ja) | 1983-11-07 | 1983-11-07 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60101947A true JPS60101947A (ja) | 1985-06-06 |
Family
ID=16561473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20875183A Pending JPS60101947A (ja) | 1983-11-07 | 1983-11-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60101947A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5707888A (en) * | 1995-05-04 | 1998-01-13 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
US5869385A (en) * | 1995-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Selectively oxidized field oxide region |
-
1983
- 1983-11-07 JP JP20875183A patent/JPS60101947A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5707888A (en) * | 1995-05-04 | 1998-01-13 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
US5739580A (en) * | 1995-05-04 | 1998-04-14 | Lsi Logic Corporation | Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation |
US5869385A (en) * | 1995-12-08 | 1999-02-09 | Advanced Micro Devices, Inc. | Selectively oxidized field oxide region |
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