JPS5996745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5996745A JPS5996745A JP20705882A JP20705882A JPS5996745A JP S5996745 A JPS5996745 A JP S5996745A JP 20705882 A JP20705882 A JP 20705882A JP 20705882 A JP20705882 A JP 20705882A JP S5996745 A JPS5996745 A JP S5996745A
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- film
- oxide film
- silicon
- nitride film
- semiconductor substrate
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特に各単導体
素子間の分離酸化膜の形成方法に関するものである。
素子間の分離酸化膜の形成方法に関するものである。
第１図（ａ）〜（ｄ）は素子間分離酸化膜の従来の形成
方法を説明するためのその主要段階における状態を示す
断面図である。この従来方法では、了す、シリコンなど
の半導体基板（１）の上に酸化シリコン膜（２）と窒化
シリコン膜（３）とを順次形成する〔第１図（ａ）〕。
方法を説明するためのその主要段階における状態を示す
断面図である。この従来方法では、了す、シリコンなど
の半導体基板（１）の上に酸化シリコン膜（２）と窒化
シリコン膜（３）とを順次形成する〔第１図（ａ）〕。
次に、蓋化シリコン膜（３）の上にホトレジスト膜（４
）を周知の写真製版技術で、素子間分離領域（５ンを除
く素子を形成すべき活性化領域（６）に形成する〔第１
図（ｂ）〕。次に、このホトレジスト膜（４）をマスク
として雪化シリコン膜（３）に選択エンチングを施して
素子間分離領域（５）の窒化シリコン膜（３）を選択除
去する〔第１図（Ｃ）〕。次に、ホトレジスト膜（４）
を除去した後、窒化シリコン膜（３）をマ、スクとして
選択酸化を施して分離酸化膜（７ンを形成する〔第１図
（ｄ）〕。
）を周知の写真製版技術で、素子間分離領域（５ンを除
く素子を形成すべき活性化領域（６）に形成する〔第１
図（ｂ）〕。次に、このホトレジスト膜（４）をマスク
として雪化シリコン膜（３）に選択エンチングを施して
素子間分離領域（５）の窒化シリコン膜（３）を選択除
去する〔第１図（Ｃ）〕。次に、ホトレジスト膜（４）
を除去した後、窒化シリコン膜（３）をマ、スクとして
選択酸化を施して分離酸化膜（７ンを形成する〔第１図
（ｄ）〕。
以上のように、通常はシリコン基板（１）と窒化シリコ
ン膜（３）との熱膨張係数の差異によって生じるストレ
スを緩和するために窒化シリコン膜（３）の下に酸化シ
リコン膜（２）が形成きれる。このようにして素子間分
離領域（５）は厚い酸化シリコン層（７）で形成される
が、この分離酸化膜（７）は高温の酸素雰囲気中で長時
間熱酸化を施して形成され、窒化膜（３）で覆われてい
ない素子分離領域（５）では上述の分離酸化膜（７）が
基板（１）の表面から当該分離酸化膜（７）の膜厚のＡ
程度盛上った形で形成され、更に、マスクとして用いた
窒化膜（３）の端部には、図に一点鎖線の円で囲んで示
したように、分離酸化膜（７）がくい込んで、いわゆる
バード・ピーク（８）が形成される０ このようなバード・ピークの生成によって、例えば１μ
ｍの膜厚の分離酸化膜（７）を形成した場合、約０．５
μｍのくい込みが活性領域（６）の両側に生じる。
ン膜（３）との熱膨張係数の差異によって生じるストレ
スを緩和するために窒化シリコン膜（３）の下に酸化シ
リコン膜（２）が形成きれる。このようにして素子間分
離領域（５）は厚い酸化シリコン層（７）で形成される
が、この分離酸化膜（７）は高温の酸素雰囲気中で長時
間熱酸化を施して形成され、窒化膜（３）で覆われてい
ない素子分離領域（５）では上述の分離酸化膜（７）が
基板（１）の表面から当該分離酸化膜（７）の膜厚のＡ
程度盛上った形で形成され、更に、マスクとして用いた
窒化膜（３）の端部には、図に一点鎖線の円で囲んで示
したように、分離酸化膜（７）がくい込んで、いわゆる
バード・ピーク（８）が形成される０ このようなバード・ピークの生成によって、例えば１μ
ｍの膜厚の分離酸化膜（７）を形成した場合、約０．５
μｍのくい込みが活性領域（６）の両側に生じる。
従って、超高密度集積回路（超ＬＳＩ）などにおける半
導体素子の微細化の大きな障害となり、これによって、
２５６−ＰロビットまたＬ／ｉ１メガビットの半導体メ
モ９素子などの製造が困難であった。
導体素子の微細化の大きな障害となり、これによって、
２５６−ＰロビットまたＬ／ｉ１メガビットの半導体メ
モ９素子などの製造が困難であった。
との発明は以上のような欠点を除去されるためになされ
たもので、分離領域の窒化膜を全面除去・することなく
、窒化膜から半導体基体に所要深さ゛に達するように、
微細なストライプまたはメツシュ状の切シ込みを形成し
た上で、酸化を施すことによって、活性領域にくい込ん
たバードビークの生成のない分離酸化膜の形成方法を提
供するものである。
たもので、分離領域の窒化膜を全面除去・することなく
、窒化膜から半導体基体に所要深さ゛に達するように、
微細なストライプまたはメツシュ状の切シ込みを形成し
た上で、酸化を施すことによって、活性領域にくい込ん
たバードビークの生成のない分離酸化膜の形成方法を提
供するものである。
第２図（ａ）〜（ｆ）はこの発明の一夫施例を説明する
ためのその主要段階における断面図で、まず、従来方法
におけると同様に、シリコン基板（１）の上に酸化シリ
コン膜（２）と窒化シリコン膜（３）とを順次形成する
〔第２図（ａ）〕。次に、ホトレジスト膜（４）を形成
し、これに周知の方法で、活性領域（６）はそのままに
して、分離領域（９）に所要のパターニングを施す〔第
２図（ｂ）〕。この分離領域（９）におけるホトレジス
ト膜（４）のパターニングとしては、例えば０．２〜０
．５μｍ程度の幅のストライプまたはメツシュ状とする
。このレジスト膜（４）をマスクとして窒化シリコン膜
（３）、酸化シリコン膜（２）を順次エツチングし〔第
２図（ｃ）〕、更に、シリコン基板（１）も所要深さに
エンチングする〔第２図（ｄ）〕。このエエラチンには
微細パターンが得られるように、リアクティブ・イオン
・エツチング（ＲＩＥ）などの異方性エツチングを用い
る。次に、ドライまたはウェットの酸素雰囲気中で常圧
または高圧下で酸化する〔第２図（ｅ）〕。そして更に
、酸化を進行させて第２図（ｆ）に示すように分離酸化
脱明を完成する。酸化時間は分離領域（９）に形成され
たストライプまたはメツシュの間隔によっても異るが、
従来法の場合に比してかなり短縮できる。ストライプま
たはメツシュの間隔は、形成したその間隔の両側の酸化
膜が互いに接する程度またはそれ以下にする必要がある
。例えば、０．２μｍのストライプで分離領域を形成す
れば分離酸化膜は片側０．１μｍを酸化すればよい。常
圧で１１００℃のウェット酸素雰囲気中では約５分間で
分離領域形成が可能となる。
ためのその主要段階における断面図で、まず、従来方法
におけると同様に、シリコン基板（１）の上に酸化シリ
コン膜（２）と窒化シリコン膜（３）とを順次形成する
〔第２図（ａ）〕。次に、ホトレジスト膜（４）を形成
し、これに周知の方法で、活性領域（６）はそのままに
して、分離領域（９）に所要のパターニングを施す〔第
２図（ｂ）〕。この分離領域（９）におけるホトレジス
ト膜（４）のパターニングとしては、例えば０．２〜０
．５μｍ程度の幅のストライプまたはメツシュ状とする
。このレジスト膜（４）をマスクとして窒化シリコン膜
（３）、酸化シリコン膜（２）を順次エツチングし〔第
２図（ｃ）〕、更に、シリコン基板（１）も所要深さに
エンチングする〔第２図（ｄ）〕。このエエラチンには
微細パターンが得られるように、リアクティブ・イオン
・エツチング（ＲＩＥ）などの異方性エツチングを用い
る。次に、ドライまたはウェットの酸素雰囲気中で常圧
または高圧下で酸化する〔第２図（ｅ）〕。そして更に
、酸化を進行させて第２図（ｆ）に示すように分離酸化
脱明を完成する。酸化時間は分離領域（９）に形成され
たストライプまたはメツシュの間隔によっても異るが、
従来法の場合に比してかなり短縮できる。ストライプま
たはメツシュの間隔は、形成したその間隔の両側の酸化
膜が互いに接する程度またはそれ以下にする必要がある
。例えば、０．２μｍのストライプで分離領域を形成す
れば分離酸化膜は片側０．１μｍを酸化すればよい。常
圧で１１００℃のウェット酸素雰囲気中では約５分間で
分離領域形成が可能となる。
上述のように分離領域（９）のストライプまたはメツシ
ュは出来るだけ間隔が小さい方がよく、近年、半導体集
積回路の集積度の向上のためのパターンの微細化技術が
開発されているので、この技術が利用できる。例えば、
電子ビーム露光、Ｘ線またはイオンビームを用いる方法
で０．１μｍ程度の微細パターンも可能になっており、
ごのような技術を利用すれば、この発明の実施は容易で
ある。例えば、０．２μｍのストライプパターンを分離
領域（９）に形成すれば、０．１μｍの幅の酸化膜を形
成すれば、ストライプ間の酸化膜は互いに接触する。実
際にはそれ以上に酸化が進む条件で酸化する方がよい。
ュは出来るだけ間隔が小さい方がよく、近年、半導体集
積回路の集積度の向上のためのパターンの微細化技術が
開発されているので、この技術が利用できる。例えば、
電子ビーム露光、Ｘ線またはイオンビームを用いる方法
で０．１μｍ程度の微細パターンも可能になっており、
ごのような技術を利用すれば、この発明の実施は容易で
ある。例えば、０．２μｍのストライプパターンを分離
領域（９）に形成すれば、０．１μｍの幅の酸化膜を形
成すれば、ストライプ間の酸化膜は互いに接触する。実
際にはそれ以上に酸化が進む条件で酸化する方がよい。
この条件では温度１１００℃のウェット酸素雰囲気中で
約５分間で分離酸化膜四が形成される。分離酸化膜（１
（ｅの厚さはストライプパターン形成時のエツチング深
さに対応しており、’ＲＩＥなどの異方性エツチングで
形成すればよいことは前述の通シである。ストライプ幅
を更に０．１μｍとすれば酸化時間は一層短くなり、温
度１１００℃のウェット酸素雰囲気中ではわずか１〜２
分で完了する。また、扁圧酸化法を用いれば、更に酸化
時間は短縮する。
約５分間で分離酸化膜四が形成される。分離酸化膜（１
（ｅの厚さはストライプパターン形成時のエツチング深
さに対応しており、’ＲＩＥなどの異方性エツチングで
形成すればよいことは前述の通シである。ストライプ幅
を更に０．１μｍとすれば酸化時間は一層短くなり、温
度１１００℃のウェット酸素雰囲気中ではわずか１〜２
分で完了する。また、扁圧酸化法を用いれば、更に酸化
時間は短縮する。
分離酸化膜が得られる。
第３図（ａ）〜（ｃ）はこの発明の他の実施例を説明す
るだめの主要段階における状態を示す断面図である。第
２図の実施例では窒化シリコン膜（３）の下層に薄い酸
化膜（２）を形成してシリコン基板（１）との間のスト
レスを緩和するようにしたが、活性領域（６）も小さく
て、窒化シリコン膜（３）とシリコン基板（１）との間
のストレスは小さいので、第３図の実施例のように酸化
シリコン膜を省略してもよい。この実施例の工程は酸化
シリコン膜−がないだけで、本質的には第２図の実施例
と同様であるので、改めて説明の要はないであろう。
るだめの主要段階における状態を示す断面図である。第
２図の実施例では窒化シリコン膜（３）の下層に薄い酸
化膜（２）を形成してシリコン基板（１）との間のスト
レスを緩和するようにしたが、活性領域（６）も小さく
て、窒化シリコン膜（３）とシリコン基板（１）との間
のストレスは小さいので、第３図の実施例のように酸化
シリコン膜を省略してもよい。この実施例の工程は酸化
シリコン膜−がないだけで、本質的には第２図の実施例
と同様であるので、改めて説明の要はないであろう。
以上説明したように、この発明では、分離領域上の窒化
膜を全面除去するのではなく、雪化膜上から半導体基体
にも所要深さに達するように微細なストライプまたはメ
ツシュ状の切り込みを形成した上で酸化を施して分離酸
化膜を形成するようにしたので、酸化時間は短縮し、バ
ードビークの少い素子間分離酸化膜が実現できる。
膜を全面除去するのではなく、雪化膜上から半導体基体
にも所要深さに達するように微細なストライプまたはメ
ツシュ状の切り込みを形成した上で酸化を施して分離酸
化膜を形成するようにしたので、酸化時間は短縮し、バ
ードビークの少い素子間分離酸化膜が実現できる。
第１図は素子間分離酸化膜の従来の形成方法を説明する
だめのその主要段階における状態を示す断面図、第２図
および第３図はそれぞれこの発明の一実施例および他の
実施例を説明するためにその主要段階における状態を示
す断面図である。 図において、（１）は半導体基体、（２）は酸化シリコ
ン膜、（３）は窒化シリコン膜、（９）は素子間分離領
域、αｑは分離酸化膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 第２図
だめのその主要段階における状態を示す断面図、第２図
および第３図はそれぞれこの発明の一実施例および他の
実施例を説明するためにその主要段階における状態を示
す断面図である。 図において、（１）は半導体基体、（２）は酸化シリコ
ン膜、（３）は窒化シリコン膜、（９）は素子間分離領
域、αｑは分離酸化膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 第２図
Claims (3)
- （１）半導体基板の上に酸化シリコン膜を介してまたは
酸化シリコン膜を介することなく窒化シリコン膜を形成
する工程、上記半導体基板の素子間分離領域とすべき部
位上に上記窒化シリコン膜表面から上記半導体基板表面
部に所要深さに達する切）込み部を微細なストライプ状
またはメツシュ状に形成する工程、及び上記各工程を経
た上記半導体基板を酸化させて上記素子間分離領域に分
離酸化膜を形成する工程を含むことを特徴とする半導体
装置の製造方法。 - （２）各切シ込み部の幅は半導体基板の酸化によって当
該切り込み部の両側の壁が酸化されて生じる酸化膜が互
いに相接する程度の寸法以下の寸法にすることを特徴と
する特許請求の範曲第１項記載の半導体装置の製造方法
。 - （３）切り込み部の形成に異方性エツチング法を用いる
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20705882A JPS5996745A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20705882A JPS5996745A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5996745A true JPS5996745A (ja) | 1984-06-04 |
Family
ID=16533503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20705882A Pending JPS5996745A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5996745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201969A (ja) * | 1993-12-22 | 1995-08-04 | Lg Semicon Co Ltd | 半導体素子の分離方法 |
| US5747377A (en) * | 1996-09-06 | 1998-05-05 | Powerchip Semiconductor Corp. | Process for forming shallow trench isolation |
-
1982
- 1982-11-24 JP JP20705882A patent/JPS5996745A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201969A (ja) * | 1993-12-22 | 1995-08-04 | Lg Semicon Co Ltd | 半導体素子の分離方法 |
| US5756389A (en) * | 1993-12-22 | 1998-05-26 | Goldstar Electron Company, Ltd. | Method for forming trench isolation for semiconductor device |
| DE4426604B4 (de) * | 1993-12-22 | 2005-02-10 | Lg Semicon Co. Ltd., Cheongju | Verfahren zum Bilden einer Bauelement-Grabenisolation in einem Siliziumsubstrat |
| US5747377A (en) * | 1996-09-06 | 1998-05-05 | Powerchip Semiconductor Corp. | Process for forming shallow trench isolation |
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