JPS59132142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59132142A JPS59132142A JP805183A JP805183A JPS59132142A JP S59132142 A JPS59132142 A JP S59132142A JP 805183 A JP805183 A JP 805183A JP 805183 A JP805183 A JP 805183A JP S59132142 A JPS59132142 A JP S59132142A
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- film
- semiconductor substrate
- isolation
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特に、各半導
体素子間の分離酸化膜の形成方法に関するものである。
体素子間の分離酸化膜の形成方法に関するものである。
第１図（ａ）〜（ｃｌ）は素子間分離酸化膜の従来の形
成方法を説明するためのその主要段階における状態を示
す断面図である。この従来方法では、まずシリコンなど
の半導体基板（１）の上に酸化シリコン膜（２）と窒化
シリコン膜（３）とを順次形成する〔第１図（ａ） ）
。次に、窒化シリコン膜（３）の上にホトレジスト膜（
４）を周知の写真製版技術で、素子間分離領域（５）を
除く素子を形成すべき活性化領域（６）に形成する〔第
１図（ｂ）〕。次に、このホトレジスト膜（４）をマス
クとして窒化シリコン膜（３）に選択エツチングを施し
て素子間分離領域（５）の窒化シリコン膜（３）を選択
除去する〔第１図（Ｃ）〕。次に、ホトレジスト膜（４
）を除去した後、窒化シリコン膜（３）をマスクとして
選択酸化を施して分離酸化膜（７）を形成する〔第１図
（ｄ）〕。
成方法を説明するためのその主要段階における状態を示
す断面図である。この従来方法では、まずシリコンなど
の半導体基板（１）の上に酸化シリコン膜（２）と窒化
シリコン膜（３）とを順次形成する〔第１図（ａ） ）
。次に、窒化シリコン膜（３）の上にホトレジスト膜（
４）を周知の写真製版技術で、素子間分離領域（５）を
除く素子を形成すべき活性化領域（６）に形成する〔第
１図（ｂ）〕。次に、このホトレジスト膜（４）をマス
クとして窒化シリコン膜（３）に選択エツチングを施し
て素子間分離領域（５）の窒化シリコン膜（３）を選択
除去する〔第１図（Ｃ）〕。次に、ホトレジスト膜（４
）を除去した後、窒化シリコン膜（３）をマスクとして
選択酸化を施して分離酸化膜（７）を形成する〔第１図
（ｄ）〕。
以上のように、通常はシリコン基板（１）と窒化シリコ
ン膜（３）、との熱膨張係数の差異によって生じるスト
レスを緩和するために窒化シリコン膜（３）の下に酸化
シリコン膜（２）が形成される。このようにして素子間
分離領域（５）は厚い酸化シリコン層（７）で形成され
るが、この分離酸化膜（７）は高温の酸素雰囲気中で長
時間熱酸化を施して形成され、窒化膜（３）で覆われて
いない素子分離領域（５）では上述の分離酸化膜（７）
が基板（１）の表面から当該分離酸化膜（７）の膜厚の
１／２程度盛上った形で形成され、更に、マスクとして
用いた窒化膜（３）の端部には、図に一点鎖線の円で囲
んで示したように、分離酸化膜（７）がくい込んで、い
わゆるバード・ピーク（８）が形成される。
ン膜（３）、との熱膨張係数の差異によって生じるスト
レスを緩和するために窒化シリコン膜（３）の下に酸化
シリコン膜（２）が形成される。このようにして素子間
分離領域（５）は厚い酸化シリコン層（７）で形成され
るが、この分離酸化膜（７）は高温の酸素雰囲気中で長
時間熱酸化を施して形成され、窒化膜（３）で覆われて
いない素子分離領域（５）では上述の分離酸化膜（７）
が基板（１）の表面から当該分離酸化膜（７）の膜厚の
１／２程度盛上った形で形成され、更に、マスクとして
用いた窒化膜（３）の端部には、図に一点鎖線の円で囲
んで示したように、分離酸化膜（７）がくい込んで、い
わゆるバード・ピーク（８）が形成される。
このようなバード・ピークの生成によって、例えば１μ
ｍの膜厚の分離酸化膜（７）を形成した場合、約０．５
／１ｍのくい込みが活性領域（６）の両側に生じる０従
って、超高密度集積回路（超ｈＳ工）などにおける半導
体素子の微細化の大きな障害となり、これによって、２
５６キロビツトまたは１メガビツトの半導体メモリ素子
などの製造が困難であった。
ｍの膜厚の分離酸化膜（７）を形成した場合、約０．５
／１ｍのくい込みが活性領域（６）の両側に生じる０従
って、超高密度集積回路（超ｈＳ工）などにおける半導
体素子の微細化の大きな障害となり、これによって、２
５６キロビツトまたは１メガビツトの半導体メモリ素子
などの製造が困難であった。
この発明は以上のような欠点を除去するためになされた
もので、半導体基板の表面上に直接レジスト膜を形成し
、素子間分離領域とすべき部位の上記レジスト膜に微細
なストライプまたはメツシュ状のパターンを形成し、こ
れを用いて半導体基板に上記パターンに応じた切シ込み
を形成した後に酸化を施すことによって活性領域へくい
込んだバード・ピークの生成のない分離酸化膜の形成方
法を提供するものである。
もので、半導体基板の表面上に直接レジスト膜を形成し
、素子間分離領域とすべき部位の上記レジスト膜に微細
なストライプまたはメツシュ状のパターンを形成し、こ
れを用いて半導体基板に上記パターンに応じた切シ込み
を形成した後に酸化を施すことによって活性領域へくい
込んだバード・ピークの生成のない分離酸化膜の形成方
法を提供するものである。
第２図（ａ）〜（ｅ）はこの発明の一実施例を説明する
ためのその主要段階における断面図で、まず、第２図（
ａ）に示すように半導体基板（１）の表面１にレジスト
膜（４）を形成する。次に第２図（ｂ）に示すように光
、Ｎ子線、Ｘ線等によって、このレジスト膜（４）に活
性領域（６）はそのままにして、分離領域（９）に所要
のバターニングを施す。この分離領域（９）におけるレ
ジスト膜（４）のパターニングとしては、例えば、０．
２〜０．５７１ｍ程度の幅のストライプまたはメツシュ
状にする。つづいて、このレジストパターン（４）ｆマ
スクとして、第２図（ｃ）に示すようにシリコン基板（
１）に所要深さのエツチングを施す。このエツチングの
深さけ上述のレジストパターン寸法の場合０．４〜１．
○ｐｍ程度とする。そして、このエツチングは微細パタ
ーンを精密に得られるように、リアクティブ・イオン・
エツチング（Ｒ工Ｅ）などの異方性エツチングを用する
。次に第２図（ｄ）に示すようにドライまたはウェット
の酸素雰囲気中で常圧または高圧下で酸化を施Ｌ７て、
活性領域（６）に酸化膜α０を、分離領域（９）に酸化
膜ａ１Ｊｆ形成する。酸化時間は分離領域（９）に形成
されたメツシュまたはストライプの幅に依存するが、従
来法の場合に比してかなり短縮できる。次に、第２図（
、）に示すように活性領域（６）に発生した熱酸化膜０
０の厚さだけ熱酸化膜をエツチング除去して、分離領域
（９）に分離酸化膜（１１ａ）を残す。
ためのその主要段階における断面図で、まず、第２図（
ａ）に示すように半導体基板（１）の表面１にレジスト
膜（４）を形成する。次に第２図（ｂ）に示すように光
、Ｎ子線、Ｘ線等によって、このレジスト膜（４）に活
性領域（６）はそのままにして、分離領域（９）に所要
のバターニングを施す。この分離領域（９）におけるレ
ジスト膜（４）のパターニングとしては、例えば、０．
２〜０．５７１ｍ程度の幅のストライプまたはメツシュ
状にする。つづいて、このレジストパターン（４）ｆマ
スクとして、第２図（ｃ）に示すようにシリコン基板（
１）に所要深さのエツチングを施す。このエツチングの
深さけ上述のレジストパターン寸法の場合０．４〜１．
○ｐｍ程度とする。そして、このエツチングは微細パタ
ーンを精密に得られるように、リアクティブ・イオン・
エツチング（Ｒ工Ｅ）などの異方性エツチングを用する
。次に第２図（ｄ）に示すようにドライまたはウェット
の酸素雰囲気中で常圧または高圧下で酸化を施Ｌ７て、
活性領域（６）に酸化膜α０を、分離領域（９）に酸化
膜ａ１Ｊｆ形成する。酸化時間は分離領域（９）に形成
されたメツシュまたはストライプの幅に依存するが、従
来法の場合に比してかなり短縮できる。次に、第２図（
、）に示すように活性領域（６）に発生した熱酸化膜０
０の厚さだけ熱酸化膜をエツチング除去して、分離領域
（９）に分離酸化膜（１１ａ）を残す。
このようにして、酸化時間は分離領域（９）に形成され
たメツシュまたはストライプの間隔によっても異るが、
従来法の場合に比してかなり短縮できる。このメツシュ
またはストライプの間隔は出来るだけ微細である方がよ
い。近年、半導体素子の大容量高密度集積化の技術の進
歩に伴って、微細パターンの形成技術が開発され、例え
ば、電子ビーム露光、Ｘ線またはイオンビームによる方
法などで０．１．ａｍ程度の微細パターンの形成も可能
となった。このような技術によってこの発明が可能とな
り、微細な素子間分離を容易に行なうことができる。例
えば、０．２）ｔｍのストライプパターンを分離領域（
テ） 肴に形成すれば、ストライプ間の酸化膜は互いに接触す
る０実際はそれ以上に酸化が進む条件で酸化する方がよ
い。この条件では温度１１００’Ｃのウェット酸素雰囲
気中で約５分間で分離酸化膜θηが形成される。分離酸
化膜（１］）の厚さけストライプパターン形成時のエツ
チング深さに対応しており、Ｒ工Ｅなどの異方性エツチ
ング深ングすればよいことは前述の通りである。ストラ
イプ幅を更に０．１．ｉ＋ｍとすれば酸化時間は一層短
くなり、温度１１００℃のウェット酸素雰囲気中ではわ
ずか１〜２分で完了する。
たメツシュまたはストライプの間隔によっても異るが、
従来法の場合に比してかなり短縮できる。このメツシュ
またはストライプの間隔は出来るだけ微細である方がよ
い。近年、半導体素子の大容量高密度集積化の技術の進
歩に伴って、微細パターンの形成技術が開発され、例え
ば、電子ビーム露光、Ｘ線またはイオンビームによる方
法などで０．１．ａｍ程度の微細パターンの形成も可能
となった。このような技術によってこの発明が可能とな
り、微細な素子間分離を容易に行なうことができる。例
えば、０．２）ｔｍのストライプパターンを分離領域（
テ） 肴に形成すれば、ストライプ間の酸化膜は互いに接触す
る０実際はそれ以上に酸化が進む条件で酸化する方がよ
い。この条件では温度１１００’Ｃのウェット酸素雰囲
気中で約５分間で分離酸化膜θηが形成される。分離酸
化膜（１］）の厚さけストライプパターン形成時のエツ
チング深さに対応しており、Ｒ工Ｅなどの異方性エツチ
ング深ングすればよいことは前述の通りである。ストラ
イプ幅を更に０．１．ｉ＋ｍとすれば酸化時間は一層短
くなり、温度１１００℃のウェット酸素雰囲気中ではわ
ずか１〜２分で完了する。
また、高圧酸化法を用いれば更に酸化時間は短縮する。
従って、酸化膜のくい込みによるバード・ピークが生じ
ないのは当然でありしかも、平坦な分離酸化膜が得られ
る。
ないのは当然でありしかも、平坦な分離酸化膜が得られ
る。
以上、実施例では半導体基板上に直接レジストパターン
を形成し、これを半導体基板のエツチング用マスクとし
て用いたが、レジストパターンの下に熱酸化膜または窒
化膜を形成しておき、これらの膜をレジストパターンを
マスクとしてエツチングし、その結果のこれらの膜をマ
スクとして半導体基板をエツチングするようにしてもよ
い。
を形成し、これを半導体基板のエツチング用マスクとし
て用いたが、レジストパターンの下に熱酸化膜または窒
化膜を形成しておき、これらの膜をレジストパターンを
マスクとしてエツチングし、その結果のこれらの膜をマ
スクとして半導体基板をエツチングするようにしてもよ
い。
以上説明したように、この発明では半導体基板の分離領
域部にメツシュまたはストライプ状の切り込みをエツチ
ングで形成した後、酸化を施して分離酸化膜を形成する
ようにしたので、酸化時間は短縮し、バード・ピークの
ない平坦な素子間分離酸化膜が実現できる。
域部にメツシュまたはストライプ状の切り込みをエツチ
ングで形成した後、酸化を施して分離酸化膜を形成する
ようにしたので、酸化時間は短縮し、バード・ピークの
ない平坦な素子間分離酸化膜が実現できる。
第１図は素子間分離膜の従来の形成方法を説明するため
のその主要段階における状態を示す断面図、第２図けこ
あ発明の一実施例を説明するためにその主要段階におけ
る状態を示す断面図である。 図において、（１）は半導体基板、（４）はレジスト膜
、（９）は素子間分離領域、（ｌｌａ）は分離酸化膜で
ある。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛野信 −（外１名） 第１図 第２図
のその主要段階における状態を示す断面図、第２図けこ
あ発明の一実施例を説明するためにその主要段階におけ
る状態を示す断面図である。 図において、（１）は半導体基板、（４）はレジスト膜
、（９）は素子間分離領域、（ｌｌａ）は分離酸化膜で
ある。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛野信 −（外１名） 第１図 第２図
Claims (3)
- （１）半導体基板の一生面上にレジスト膜を形〜成する
第１の工程、上記半導体基板の素子間分離領域とすべき
部位上の上記レジスト膜に微細なストライブ状またはメ
ツシュ状の除去部分を形成する第２の工程、この第２の
工程を経た上記レジスト膜をマスクとして上記半導体基
板の上記−主面部にエツチングを施して上記レジスト膜
のマスクパターンに応じた形状に所要深さの切り込みを
形成する第３の工程、上記レジスト膜を除去した後に上
記半導体基板の上記主面部の少なくとも上記素子間分離
領域とすべき部位を酸化させて上記素子間分離領域に分
離酸化膜を形成する第４の工程を備えたことを特徴とす
る半導体装置の製造方法。 - （２）各切り込み部の幅は半導体基板の酸化によって当
該切り込み部の両側の壁が、酸化されて生じる酸化膜が
互いに相接する程度の寸法以下の寸法にすることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）第３の工程のエツチングには異方性エツチングを
用いることを特徴とする特許請求の範囲第１項または第
２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP805183A JPS59132142A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP805183A JPS59132142A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132142A true JPS59132142A (ja) | 1984-07-30 |
Family
ID=11682529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP805183A Pending JPS59132142A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132142A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353230A (ja) * | 2001-05-25 | 2002-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2002543588A (ja) * | 1999-04-23 | 2002-12-17 | ギーゼッケ ウント デフリエント ゲーエムベーハー | 垂直集積が可能な回路およびそれを形成する方法 |
| JP2007516617A (ja) * | 2003-12-19 | 2007-06-21 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | エッチングで形成された溝を用いて厚い誘電体領域を形成する方法 |
| FR2909221A1 (fr) * | 2006-11-29 | 2008-05-30 | Commissariat Energie Atomique | Procede de realisation d'un substrat mixte. |
| JP2011159657A (ja) * | 2010-01-29 | 2011-08-18 | Toyota Motor Corp | Ｓｏｉウェハの製造方法 |
| CN103824803A (zh) * | 2014-03-06 | 2014-05-28 | 上海华虹宏力半导体制造有限公司 | 场氧化层的形成方法 |
-
1983
- 1983-01-18 JP JP805183A patent/JPS59132142A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543588A (ja) * | 1999-04-23 | 2002-12-17 | ギーゼッケ ウント デフリエント ゲーエムベーハー | 垂直集積が可能な回路およびそれを形成する方法 |
| JP2002353230A (ja) * | 2001-05-25 | 2002-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2007516617A (ja) * | 2003-12-19 | 2007-06-21 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | エッチングで形成された溝を用いて厚い誘電体領域を形成する方法 |
| FR2909221A1 (fr) * | 2006-11-29 | 2008-05-30 | Commissariat Energie Atomique | Procede de realisation d'un substrat mixte. |
| WO2008065143A1 (fr) * | 2006-11-29 | 2008-06-05 | Commissariat A L'energie Atomique | Procede de realisation d'un substrat mixte |
| JP2010511300A (ja) * | 2006-11-29 | 2010-04-08 | コミツサリア タ レネルジー アトミーク | ハイブリッド基板の製造方法 |
| JP2011159657A (ja) * | 2010-01-29 | 2011-08-18 | Toyota Motor Corp | Ｓｏｉウェハの製造方法 |
| CN103824803A (zh) * | 2014-03-06 | 2014-05-28 | 上海华虹宏力半导体制造有限公司 | 场氧化层的形成方法 |
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