JPS59175137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59175137A JPS59175137A JP4973383A JP4973383A JPS59175137A JP S59175137 A JPS59175137 A JP S59175137A JP 4973383 A JP4973383 A JP 4973383A JP 4973383 A JP4973383 A JP 4973383A JP S59175137 A JPS59175137 A JP S59175137A
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- insulating film
- element isolation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法に関し、特に電界効
果形トランジスタ等の半導体素子の素子間分離領域の形
成方法に係るもので、半導体素子の微細化、高密度化に
適した半導体装置の製造方法を提供するものである。
果形トランジスタ等の半導体素子の素子間分離領域の形
成方法に係るもので、半導体素子の微細化、高密度化に
適した半導体装置の製造方法を提供するものである。
従来、電界効果形トランジスタ等の半導体装置の素子間
分離領域の形成方法としては、第１図（４）〜（Ｄ）に
示すものがあった。こ４らの図において、１はシリコン
等の半導体基板、２は酸化シリコン膜、３は窒化シリコ
ン膜、４はレジスト、７は素子間分離領域、８は活性化
領域、９は分離酸化膜、１０は選択酸化後援できるバー
ズビークと呼ばれる形状の酸化膜の足状の領域である。
分離領域の形成方法としては、第１図（４）〜（Ｄ）に
示すものがあった。こ４らの図において、１はシリコン
等の半導体基板、２は酸化シリコン膜、３は窒化シリコ
ン膜、４はレジスト、７は素子間分離領域、８は活性化
領域、９は分離酸化膜、１０は選択酸化後援できるバー
ズビークと呼ばれる形状の酸化膜の足状の領域である。
次に第１図（ｐ、）〜（Ｄ）−の半導体素子の素子間分
離について説明する。従来使用さ４ている半導体素子の
素子間分離は、活性化領域８の窒化シリコン膜３を使っ
た選択酸化法により行わね、前述の第１図（Ａ）〜（Ｄ
）に示すような工程が行わ４る。
離について説明する。従来使用さ４ている半導体素子の
素子間分離は、活性化領域８の窒化シリコン膜３を使っ
た選択酸化法により行わね、前述の第１図（Ａ）〜（Ｄ
）に示すような工程が行わ４る。
すなわち半導体基板１上の窒化シリコン膜３の下に半導
体基板１と窒化シリコン膜３との熱膨張係数の差から生
じるストレスを緩和するために、一般的忙は酸化シリコ
ン膜２が使わ４る（第１図（４））。素子間分離は厚い
分離酸化膜９で形成さ４ているが（第１図（Ｄ））、こ
の分離酸化膜９を形成する際、例えば高温の酸素雰囲気
で長時間行わ４る。すなわち窒化シリコン膜３を形成後
、レジスト４に素子間分離パターンを形成し、こ４を現
像処理して素子間分離領域７を形成しく第１図（８））
、次いでレジスト４をマスクとして窒化シリコン膜３を
エツチングする（第１図（Ｃ））。窒化シリコン膜３が
形成さ４ている活性化領域８は酸素の拡散が少なく、は
とんど半導体基板１と反応はせず、窒化シリコン膜３の
ない素子間分離領域（フィールド領域）７は酸素と反応
して分離酸化膜９が形成される（第１図ＣＤ））。
体基板１と窒化シリコン膜３との熱膨張係数の差から生
じるストレスを緩和するために、一般的忙は酸化シリコ
ン膜２が使わ４る（第１図（４））。素子間分離は厚い
分離酸化膜９で形成さ４ているが（第１図（Ｄ））、こ
の分離酸化膜９を形成する際、例えば高温の酸素雰囲気
で長時間行わ４る。すなわち窒化シリコン膜３を形成後
、レジスト４に素子間分離パターンを形成し、こ４を現
像処理して素子間分離領域７を形成しく第１図（８））
、次いでレジスト４をマスクとして窒化シリコン膜３を
エツチングする（第１図（Ｃ））。窒化シリコン膜３が
形成さ４ている活性化領域８は酸素の拡散が少なく、は
とんど半導体基板１と反応はせず、窒化シリコン膜３の
ない素子間分離領域（フィールド領域）７は酸素と反応
して分離酸化膜９が形成される（第１図ＣＤ））。
この反応で素子間分離領域７に形成された分離酸化膜９
（酸化シリコン膜）は、その膜厚の約１／２程度盛り上
がる。同時に前記窒化シリコン膜３の端部は分離酸化膜
９がくい込んで、いわゆるバーズビークと呼ばれる酸化
膜の足状の領域１０が形成される。
（酸化シリコン膜）は、その膜厚の約１／２程度盛り上
がる。同時に前記窒化シリコン膜３の端部は分離酸化膜
９がくい込んで、いわゆるバーズビークと呼ばれる酸化
膜の足状の領域１０が形成される。
上記したような分離酸化膜９のくい込み（バーズビーク
）により、例えに６ｍの膜厚の分離酸化膜９を形成した
場合、約０．５μｍのくい込みが活性化領域８の両側か
ら生じる。このため超ＬＳＩ、例えば２５６にビットや
ＩＭビットＲＡＭ等の半導体素子の微細化、高密度化が
困難となる。
）により、例えに６ｍの膜厚の分離酸化膜９を形成した
場合、約０．５μｍのくい込みが活性化領域８の両側か
ら生じる。このため超ＬＳＩ、例えば２５６にビットや
ＩＭビットＲＡＭ等の半導体素子の微細化、高密度化が
困難となる。
この発明は、上記欠点を除去するためになさねたもので
、素子間分離領域をあらかじめシリコンとの界面を安定
化させるために、熱酸化忙より薄い酸化シリコン膜を形
成した後に、素子間分離領域に低温で絶縁膜を選択的忙
エツチングで残すことによりシリコン酸化膜のくい込み
の少ない、かつ従来に比べて平坦な分離用の絶縁膜が形
成できる半導体装置の製造方法を提供するものである。
、素子間分離領域をあらかじめシリコンとの界面を安定
化させるために、熱酸化忙より薄い酸化シリコン膜を形
成した後に、素子間分離領域に低温で絶縁膜を選択的忙
エツチングで残すことによりシリコン酸化膜のくい込み
の少ない、かつ従来に比べて平坦な分離用の絶縁膜が形
成できる半導体装置の製造方法を提供するものである。
以下この発明の一実施例を図面について説明する。
第２図（Ａ）〜（Ｈ）はこの発明の製造工程の一実施例
を示す断面図で、まず第２図（Ａ）のようＫ、シリコン
基板１′上に窒化シリコン膜３を形成し、その上にレジ
スト４を塗布した後、光または電子ビーム（ＥＢ）Ｋよ
りトランジスタ等の半導体素子の素子間分離パターンを
形成し、これを現像処理して素子間分離領域７を形成し
、その後異方性エツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ ＊ Ｒｅａｃｔ −１ｖｅ Ｉｏ
ｎ Ｂｅａｍ Ｅｔｃｈｉｎｇ等）により素子間分離領
域７の窒化シリコン膜３およびシリコン基板１′をエツ
チングする。なお、エツチングはフッ素系ガスを使用す
る場合が多く、例えば０．５μｍエツチングするために
はＣＦ４ ＋ Ｏｘガスを１３Ｐａ。
を示す断面図で、まず第２図（Ａ）のようＫ、シリコン
基板１′上に窒化シリコン膜３を形成し、その上にレジ
スト４を塗布した後、光または電子ビーム（ＥＢ）Ｋよ
りトランジスタ等の半導体素子の素子間分離パターンを
形成し、これを現像処理して素子間分離領域７を形成し
、その後異方性エツチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ ＊ Ｒｅａｃｔ −１ｖｅ Ｉｏ
ｎ Ｂｅａｍ Ｅｔｃｈｉｎｇ等）により素子間分離領
域７の窒化シリコン膜３およびシリコン基板１′をエツ
チングする。なお、エツチングはフッ素系ガスを使用す
る場合が多く、例えば０．５μｍエツチングするために
はＣＦ４ ＋ Ｏｘガスを１３Ｐａ。
０．５Ｗ／ａｍ”の条件で約５分行う必要がある。
次に第２図（Ｂ）のようにレジスト４を除去した後、熱
酸化により薄い酸化シリコン膜２を形成し、その後第２
図（Ｃ）のように、ＣＶＤ法またはスパッタまたはＥＢ
等によりシリコン酸化膜等の絶縁膜５を低温でデポジッ
トする。さらに第２図（Ｄ）のように、ＰＰＭＡ等のポ
ジ形レジスト６を塗布した後、このポジ形レジスト６の
全面にＥＢまたはイオンビーム（ＩＢ）を照射する。こ
の時ＥＢまたはＩＢは、素子間分離領域以外のポジ形レ
ジスト６は、第２図（Ｄ）からも明らかなように露光可
能な厚さ、゛つまり絶縁膜５まで到達する厚さに形成さ
れ、素子間分離領域のポジ形レジスト６′は露光不可能
な厚さ、つまりポジ形レジスト６には理後、第２図（Ｅ
）の素子間分離領域７上に残ったポジ形レジスト６’Ｙ
マスクとしてシリコン酸化膜等の絶縁膜５をプラズマま
たはウェットケミカル法によりエツチング除去する。な
お、プラズマエツチングを使用する場合は（ＣＦ、＋Ｈ
２）混合ガスな、ウェットエツチング法を使用する場合
はＨＦ等で行う。
酸化により薄い酸化シリコン膜２を形成し、その後第２
図（Ｃ）のように、ＣＶＤ法またはスパッタまたはＥＢ
等によりシリコン酸化膜等の絶縁膜５を低温でデポジッ
トする。さらに第２図（Ｄ）のように、ＰＰＭＡ等のポ
ジ形レジスト６を塗布した後、このポジ形レジスト６の
全面にＥＢまたはイオンビーム（ＩＢ）を照射する。こ
の時ＥＢまたはＩＢは、素子間分離領域以外のポジ形レ
ジスト６は、第２図（Ｄ）からも明らかなように露光可
能な厚さ、゛つまり絶縁膜５まで到達する厚さに形成さ
れ、素子間分離領域のポジ形レジスト６′は露光不可能
な厚さ、つまりポジ形レジスト６には理後、第２図（Ｅ
）の素子間分離領域７上に残ったポジ形レジスト６’Ｙ
マスクとしてシリコン酸化膜等の絶縁膜５をプラズマま
たはウェットケミカル法によりエツチング除去する。な
お、プラズマエツチングを使用する場合は（ＣＦ、＋Ｈ
２）混合ガスな、ウェットエツチング法を使用する場合
はＨＦ等で行う。
エツチングは第２図（Ｆ）、（Ｇ）に示すようにサイド
エツチングを行う。ウェットケミカル法の場合は、オー
バぎみにエツチングを行えば良く、これによりサイドエ
ツチングされ第２図（Ｇ）のようになる。同じくプラズ
マ法では真空度を０．５ Ｔｏｒｒ程度で行えばウェッ
トケミカル法と同じく等方性エツチングが容易に行える
。その後第２図（Ｈ）のよう虻、ポジ形ンジスト６′お
よび窒化シリコン膜３を除去することにより素子間分離
が行わｉる。
エツチングを行う。ウェットケミカル法の場合は、オー
バぎみにエツチングを行えば良く、これによりサイドエ
ツチングされ第２図（Ｇ）のようになる。同じくプラズ
マ法では真空度を０．５ Ｔｏｒｒ程度で行えばウェッ
トケミカル法と同じく等方性エツチングが容易に行える
。その後第２図（Ｈ）のよう虻、ポジ形ンジスト６′お
よび窒化シリコン膜３を除去することにより素子間分離
が行わｉる。
第３図（Ａ）〜（Ｇ）はこの発明の他の実施例の製造工
程を示す断面図で、第２図の実施例のサイドエツチング
工程（第２図（Ｆ））９同時に行うようにしたものであ
る。
程を示す断面図で、第２図の実施例のサイドエツチング
工程（第２図（Ｆ））９同時に行うようにしたものであ
る。
以上のような工程によるこの発明は、素子間分離領域を
高温で長時間酸化する工程がないため、シリフン酸化膜
のくい込み、すなわちバーズビークのないものが得られ
る。従来の分離酸化膜形成は１０００°Ｃ前後の高温処
理を行うのに比べて、この発明はシリコン酸化膜等の絶
縁膜５をＣＶＤ法では５００℃〜８００″Ｃ１蒸着法で
は１００℃柚後で行うため、従来法による問題は生じな
い。
高温で長時間酸化する工程がないため、シリフン酸化膜
のくい込み、すなわちバーズビークのないものが得られ
る。従来の分離酸化膜形成は１０００°Ｃ前後の高温処
理を行うのに比べて、この発明はシリコン酸化膜等の絶
縁膜５をＣＶＤ法では５００℃〜８００″Ｃ１蒸着法で
は１００℃柚後で行うため、従来法による問題は生じな
い。
シリコン酸化膜等の絶縁膜５の厚さは、エツチングで形
成した素子間分離領域７の深さと同程度であれば良い。
成した素子間分離領域７の深さと同程度であれば良い。
ＣＶＤ法または蒸着法によるシリコン酸化膜等の絶縁膜
５は低温で形成さ４るため密度が小さく、この発明によ
るサイドエツチングは、前記したよう忙プラズマ法でも
ウェットケミカル法でも容易に行うことができる。
５は低温で形成さ４るため密度が小さく、この発明によ
るサイドエツチングは、前記したよう忙プラズマ法でも
ウェットケミカル法でも容易に行うことができる。
また、素子間分離領域７は大きくくぼんでおり、この部
分のポジ形レジスト６′は他の部分のポジ形レジスト６
に比べて約１．５〜２倍程度厚くなっている。例えばＰ
ＰＭＡを１．５μｍ塗布す４げ、素子間分離領域７上の
ポジ形レジスト６は２．０〜２５μｍＫ、なる。ここで
、例えばＥＢを、ｌ０ＫＶで約５ Ｘ ｌ （１’ Ｃ
７ｃｍ２照射す４ば、ＥＢは約１５μｍの深さまで到達
するため、素子間分離領域７以外は全部、現像液に対し
て可溶となる。この素子間分離領域７上に残ったポジ形
レジスト６′をマスクとして前記したエツチングを行う
ことにより素子間分離領域７が形成される。
分のポジ形レジスト６′は他の部分のポジ形レジスト６
に比べて約１．５〜２倍程度厚くなっている。例えばＰ
ＰＭＡを１．５μｍ塗布す４げ、素子間分離領域７上の
ポジ形レジスト６は２．０〜２５μｍＫ、なる。ここで
、例えばＥＢを、ｌ０ＫＶで約５ Ｘ ｌ （１’ Ｃ
７ｃｍ２照射す４ば、ＥＢは約１５μｍの深さまで到達
するため、素子間分離領域７以外は全部、現像液に対し
て可溶となる。この素子間分離領域７上に残ったポジ形
レジスト６′をマスクとして前記したエツチングを行う
ことにより素子間分離領域７が形成される。
なお、水素イオンビームな使用することもできるが、こ
の場合には、例えば１００ＫＶで約１．０μｍ（レジス
ト中）の深さまで到達するため、レジストの厚さを１０
μｍ程度にすわば良い。この時の素子間分離領域７上の
レジストの厚さは１．５μｍ程度になる。
の場合には、例えば１００ＫＶで約１．０μｍ（レジス
ト中）の深さまで到達するため、レジストの厚さを１０
μｍ程度にすわば良い。この時の素子間分離領域７上の
レジストの厚さは１．５μｍ程度になる。
以上説明したよう匠、この発明によ４ば、薄い酸化シリ
コン膜の形成でシリコン界面の安定化をはかり、また、
低温での絶縁膜の形成と素子間分離領域のくぼみと、Ｅ
ＢとＩＢのポジ形レジスト中の到達距離を利用すること
で、従来法によるノ２−ズビークをなくすことが可能と
なり、超ＬＳＩ等半導体装置の高密度化が可能となる。
コン膜の形成でシリコン界面の安定化をはかり、また、
低温での絶縁膜の形成と素子間分離領域のくぼみと、Ｅ
ＢとＩＢのポジ形レジスト中の到達距離を利用すること
で、従来法によるノ２−ズビークをなくすことが可能と
なり、超ＬＳＩ等半導体装置の高密度化が可能となる。
また、ポジ形レジストを用いたため、ＥＢまたはＩＢの
一様照射によりレジストのパターンを形成でき、特にマ
スクで必要としない等の利点がある。
一様照射によりレジストのパターンを形成でき、特にマ
スクで必要としない等の利点がある。
第１図（Ａ）〜（Ｅ）は従来の半導体装置の製造工程を
示す断面図、第２図（Ａ）〜（Ｈ）、第３図（Ａ）〜（
Ｇ）はこの発明の各実施例を示す半導体装置の製造工程
を示す断面図である。 図中、１′はシリコン基板、２は酸化シリコン膜、３は
窒化シリコン膜、４はレジスト、５は絶縁膜、６．６′
はポジ形レジスト、７は素子間分離領域でる。なお、図
中の同−符号一同一または相当部分を示す。 代理人 葛 野信 −（外１名） 第１図 第２図 第２図 第３図 ２
示す断面図、第２図（Ａ）〜（Ｈ）、第３図（Ａ）〜（
Ｇ）はこの発明の各実施例を示す半導体装置の製造工程
を示す断面図である。 図中、１′はシリコン基板、２は酸化シリコン膜、３は
窒化シリコン膜、４はレジスト、５は絶縁膜、６．６′
はポジ形レジスト、７は素子間分離領域でる。なお、図
中の同−符号一同一または相当部分を示す。 代理人 葛 野信 −（外１名） 第１図 第２図 第２図 第３図 ２
Claims (4)
- （１） シリコン基板上忙窒化シリコン膜を形成する
工程、前記窒化シリコン膜上にレジストを用いて半導体
素子の素子間分離パターンを形成する工程、前記素子間
分離パターンが形成さ４たレジストなマスクとして素子
間分離領域の前記窒化シリコン膜およびシリコン基板を
エツチングする工程。 前記レジストを除去した後、前記エツチングした部分に
熱酸化により酸化シリコン膜を形成する工程、全面に低
温で絶縁膜を形成する工程、前記絶縁膜上にポジ形ンジ
ストを塗布した後、前記ポジ形しジスト匠電子ビームま
たはイオンビームな一様に照射した後現像処理して所要
のパターンを形成する工程、前記素子間分離領域上に残
ったポジ形レジストをマスクとして、前記絶縁膜をプラ
ズマまたは９エツトケミカル法により、前記絶縁膜をエ
ツチングして除去した後、前記ポジ形レジストおよび窒
化シリコン膜を除去する工程を含むことを特徴とする半
導体装置の製造方法。 - （２） ポジ形レジストは電子ビーム用のレジストで
あることを特徴とする特許請求の範囲第（１）項記載の
半導体装置の製造方法。 - （３）絶縁膜の厚さは素子間分離領域の深さと同程度に
することな特徴とする特許請求の範囲第（Ｘｉ項記載の
半導体装置の製造方法。 - （４） ポジ形レジストの厚さは素子間分離領域以外
は絶縁膜表面まで露光可能な厚さで、かつ素子間分離領
域は露光不可能な厚さであることを特徴とする特許請求
の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4973383A JPS59175137A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4973383A JPS59175137A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175137A true JPS59175137A (ja) | 1984-10-03 |
Family
ID=12839388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4973383A Pending JPS59175137A (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595341A (en) * | 1979-01-11 | 1980-07-19 | Sony Corp | Preparation of semiconductor device |
-
1983
- 1983-03-23 JP JP4973383A patent/JPS59175137A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595341A (en) * | 1979-01-11 | 1980-07-19 | Sony Corp | Preparation of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
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