JP3217280B2 - ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法 - Google Patents
ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法Info
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- JP3217280B2 JP3217280B2 JP28771996A JP28771996A JP3217280B2 JP 3217280 B2 JP3217280 B2 JP 3217280B2 JP 28771996 A JP28771996 A JP 28771996A JP 28771996 A JP28771996 A JP 28771996A JP 3217280 B2 JP3217280 B2 JP 3217280B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体シリコン基
板または多結晶シリコン膜の上に形成された段差部の側
面にサイドウォール膜を形成するために、ドライエッチ
ングを行った後に実施されるドライエッチング後処理方
法に関するものである。
板または多結晶シリコン膜の上に形成された段差部の側
面にサイドウォール膜を形成するために、ドライエッチ
ングを行った後に実施されるドライエッチング後処理方
法に関するものである。
【０００２】
【従来の技術】サイドウォール膜を用いる半導体装置の
代表的なものに、Lightly-Doped Drain （以下、ＬＤＤ
と称す）構造のＭＯＳ型トランジスタが良く知られてい
る。従来のＬＤＤ形成工程の一例を図１を用いて説明す
る。
代表的なものに、Lightly-Doped Drain （以下、ＬＤＤ
と称す）構造のＭＯＳ型トランジスタが良く知られてい
る。従来のＬＤＤ形成工程の一例を図１を用いて説明す
る。
【０００３】図１の（ａ）に示すように、半導体シリコ
ン基板１の上にゲート酸化膜２を介してゲート電極３を
公知のフォトリソグラフィー技術とドライエッチング技
術を用いて形成し、ゲート電極３をマスクとしてソース
およびドレインの一部となる低濃度の拡散層４，５をイ
オン注入法により自己整合的に形成する。
ン基板１の上にゲート酸化膜２を介してゲート電極３を
公知のフォトリソグラフィー技術とドライエッチング技
術を用いて形成し、ゲート電極３をマスクとしてソース
およびドレインの一部となる低濃度の拡散層４，５をイ
オン注入法により自己整合的に形成する。
【０００４】次に図１の（ｂ）に示すように、被加工基
板６の表面を覆うように酸化シリコン膜７を公知のＣＶ
Ｄ技術により成長させる。この後、図１の（ｃ）に示す
ように、炭素とフッ素を含む、例えば、ＣＦ4 とＣＨＦ
3 の混合ガスをエッチングガスとして使用し、ゲート電
極３の側面だけを残すように、酸化シリコン膜７の全面
に異方性ドライエッチングを行い、ゲート電極３の側面
にサイドウォール膜８を形成する。
板６の表面を覆うように酸化シリコン膜７を公知のＣＶ
Ｄ技術により成長させる。この後、図１の（ｃ）に示す
ように、炭素とフッ素を含む、例えば、ＣＦ4 とＣＨＦ
3 の混合ガスをエッチングガスとして使用し、ゲート電
極３の側面だけを残すように、酸化シリコン膜７の全面
に異方性ドライエッチングを行い、ゲート電極３の側面
にサイドウォール膜８を形成する。
【０００５】ゲート電極３の側面にサイドウォール膜８
を形成した後、図１の（ｅ）に示すようにゲート電極３
およびサイドウォール膜８をマスクとし、イオン注入よ
って前記ソースおよびドレインの他の部分となる高濃度
の拡散層９，１０を自己整合的に形成する。
を形成した後、図１の（ｅ）に示すようにゲート電極３
およびサイドウォール膜８をマスクとし、イオン注入よ
って前記ソースおよびドレインの他の部分となる高濃度
の拡散層９，１０を自己整合的に形成する。
【０００６】このようなＬＤＤ構造のＭＯＳトランジス
タ形成工程において、酸化シリコン膜７のドライエッチ
ング時に、図１の（ｃ）に示すように被加工基板６の表
面に炭素とフッ素を含む重合膜であるフロロカーボン膜
１１が堆積する。
タ形成工程において、酸化シリコン膜７のドライエッチ
ング時に、図１の（ｃ）に示すように被加工基板６の表
面に炭素とフッ素を含む重合膜であるフロロカーボン膜
１１が堆積する。
【０００７】このため、図１の（ｃ）に示す工程を終了
して図１の（ｅ）を実施する前に、フロロカーボン膜１
１を図１の（ｄ）に示すように除去する後処理工程が実
施されている。
して図１の（ｅ）を実施する前に、フロロカーボン膜１
１を図１の（ｄ）に示すように除去する後処理工程が実
施されている。
【０００８】具体的には、フロロカーボン膜１１は酸素
プラズマで剥離することができ、半導体シリコン基板１
は酸素プラズマでは剥離されないと云う従来の考えか
ら、通常のフォトレジストのアッシングに使用する酸素
プラズマ処理装置が使用されている。
プラズマで剥離することができ、半導体シリコン基板１
は酸素プラズマでは剥離されないと云う従来の考えか
ら、通常のフォトレジストのアッシングに使用する酸素
プラズマ処理装置が使用されている。
【０００９】この通常のフォトレジストのアッシングに
使用する酸素プラズマ処理装置は、被加工基板６の温度
を１５０℃〜２５０℃の高温に制御し、酸素プラズマ中
でフォトレジストを剥離除去するよう構成されている。
使用する酸素プラズマ処理装置は、被加工基板６の温度
を１５０℃〜２５０℃の高温に制御し、酸素プラズマ中
でフォトレジストを剥離除去するよう構成されている。
【００１０】以上、従来のＬＤＤ形成工程について述べ
たが、サイドウォール膜を用いる半導体装置として、他
に、素子分離絶縁膜にサイドウォール膜を利用したＭＯ
Ｓ型トランジスタがある。
たが、サイドウォール膜を用いる半導体装置として、他
に、素子分離絶縁膜にサイドウォール膜を利用したＭＯ
Ｓ型トランジスタがある。
【００１１】サイドウォール膜を利用した素子分離絶縁
膜の形成工程の従来例を図２に示す。図２の（ａ）に示
すように、半導体シリコン基板１の上にトランジスタ活
性領域１２を分離する絶縁膜の一部である絶縁膜１３を
公知のフォトリソグラフィー技術とドライエッチング技
術を用いて形成する。
膜の形成工程の従来例を図２に示す。図２の（ａ）に示
すように、半導体シリコン基板１の上にトランジスタ活
性領域１２を分離する絶縁膜の一部である絶縁膜１３を
公知のフォトリソグラフィー技術とドライエッチング技
術を用いて形成する。
【００１２】次に図２の（ｂ）に示すように、被加工基
板６の表面を覆うように酸化シリコン膜７を公知のＣＶ
Ｄ技術により成長させる。この後、図２の（ｃ）に示す
ように、炭素とフッ素を含む、例えばＣＦ4 とＣＨＦ3
の混合ガスをエッチングガスとして使用し、絶縁膜１３
の側面だけを残すように、酸化シリコン膜７の全面に異
方性ドライエッチングを行い、絶縁膜１３の側面にサイ
ドウォール膜８を形成する。
板６の表面を覆うように酸化シリコン膜７を公知のＣＶ
Ｄ技術により成長させる。この後、図２の（ｃ）に示す
ように、炭素とフッ素を含む、例えばＣＦ4 とＣＨＦ3
の混合ガスをエッチングガスとして使用し、絶縁膜１３
の側面だけを残すように、酸化シリコン膜７の全面に異
方性ドライエッチングを行い、絶縁膜１３の側面にサイ
ドウォール膜８を形成する。
【００１３】この後、図２の（ｅ）に示すようにトラン
ジスタ活性領域１２の上に、ゲート酸化膜２を介してゲ
ート電極３を公知のフォトリソグラフィー技術とドライ
エッチング技術を用いて形成し、ＭＯＳ型トランジスタ
を作製する。
ジスタ活性領域１２の上に、ゲート酸化膜２を介してゲ
ート電極３を公知のフォトリソグラフィー技術とドライ
エッチング技術を用いて形成し、ＭＯＳ型トランジスタ
を作製する。
【００１４】このような素子分離絶縁膜にサイドウォー
ル膜を利用したＭＯＳトランジスタ形成工程において、
酸化シリコン膜７のドライエッチング時に、図２の
（ｃ）に示すように被加工基板６の表面に炭素とフッ素
を含む重合膜であるフロロカーボン膜１１が堆積する。
ル膜を利用したＭＯＳトランジスタ形成工程において、
酸化シリコン膜７のドライエッチング時に、図２の
（ｃ）に示すように被加工基板６の表面に炭素とフッ素
を含む重合膜であるフロロカーボン膜１１が堆積する。
【００１５】このため、図２の（ｃ）に示す工程を終了
して図２の（ｅ）を実施する前に、フロロカーボン膜１
１を除去して図２の（ｄ）に示すような状態にするため
の後処理工程が必要となる。そのためＬＤＤ構造のＭＯ
Ｓトランジスタ形成工程におけるフロロカーボン膜１１
のアッシングの場合と同じように、通常のフォトレジス
トのアッシングに使用する酸素プラズマ処理装置を使用
し、被加工基板６の温度を１５０℃〜２５０℃の高温に
制御し、酸素プラズマ中で処理されている。
して図２の（ｅ）を実施する前に、フロロカーボン膜１
１を除去して図２の（ｄ）に示すような状態にするため
の後処理工程が必要となる。そのためＬＤＤ構造のＭＯ
Ｓトランジスタ形成工程におけるフロロカーボン膜１１
のアッシングの場合と同じように、通常のフォトレジス
トのアッシングに使用する酸素プラズマ処理装置を使用
し、被加工基板６の温度を１５０℃〜２５０℃の高温に
制御し、酸素プラズマ中で処理されている。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
ようなドライエッチング後処理方法でフロロカーボン膜
１１を剥離除去した場合、ＬＤＤ構造のＭＯＳトランジ
スタでは接合リークやコンタクト抵抗のばらつきが確認
され、素子分離絶縁膜にサイドウォール膜を利用したＭ
ＯＳ型トランジスタではゲート絶縁膜の劣化が確認され
た。
ようなドライエッチング後処理方法でフロロカーボン膜
１１を剥離除去した場合、ＬＤＤ構造のＭＯＳトランジ
スタでは接合リークやコンタクト抵抗のばらつきが確認
され、素子分離絶縁膜にサイドウォール膜を利用したＭ
ＯＳ型トランジスタではゲート絶縁膜の劣化が確認され
た。
【００１７】そこで本発明者は、ＬＤＤ構造のＭＯＳト
ランジスタの製造工程のフロロカーボン膜１１をアッシ
ングした後の図１の（ｄ）の状態の半導体シリコン基板
１の表面を観察した。その結果、図３の（ａ）に示すよ
うにアッシングの影響はないと思われていた半導体シリ
コン基板１の表面にエッチングされた跡２０を確認し
た。このエッチングされた跡２０は高さ約２０ｎｍの凹
凸が形成されていた。イオン注入よって高濃度の拡散層
９，１０を形成した状態を観察すると、実際には図３の
（ｂ）に示すように拡散層９，１０が形成されていた。
ランジスタの製造工程のフロロカーボン膜１１をアッシ
ングした後の図１の（ｄ）の状態の半導体シリコン基板
１の表面を観察した。その結果、図３の（ａ）に示すよ
うにアッシングの影響はないと思われていた半導体シリ
コン基板１の表面にエッチングされた跡２０を確認し
た。このエッチングされた跡２０は高さ約２０ｎｍの凹
凸が形成されていた。イオン注入よって高濃度の拡散層
９，１０を形成した状態を観察すると、実際には図３の
（ｂ）に示すように拡散層９，１０が形成されていた。
【００１８】さらに本発明者は、素子分離絶縁膜にサイ
ドウォール膜を利用したＭＯＳ型トランジスタの製造工
程のフロロカーボン膜１１をアッシングした後の図２の
（ｄ）の状態の半導体シリコン基板１の表面を観察し
た。その結果、図４の（ａ）に示すようにエッチングさ
れはいないと思われていた半導体シリコン基板１の表面
にエッチングされた跡３０を確認した。このエッチング
された跡３０は高さ約２０ｎｍの凹凸が形成されてい
た。トランジスタ活性領域１２の上に、ゲート酸化膜２
を介してゲート電極３を形成した状態を観察すると、実
際には図４の（ｂ）に示すようにゲート電極３が形成さ
れていた。
ドウォール膜を利用したＭＯＳ型トランジスタの製造工
程のフロロカーボン膜１１をアッシングした後の図２の
（ｄ）の状態の半導体シリコン基板１の表面を観察し
た。その結果、図４の（ａ）に示すようにエッチングさ
れはいないと思われていた半導体シリコン基板１の表面
にエッチングされた跡３０を確認した。このエッチング
された跡３０は高さ約２０ｎｍの凹凸が形成されてい
た。トランジスタ活性領域１２の上に、ゲート酸化膜２
を介してゲート電極３を形成した状態を観察すると、実
際には図４の（ｂ）に示すようにゲート電極３が形成さ
れていた。
【００１９】本発明はＬＤＤ構造のＭＯＳトランジスタ
の接合リークやコンタクト抵抗のばらつき、素子分離絶
縁膜にサイドウォール膜を利用したＭＯＳ型トランジス
タのゲート絶縁膜の劣化の原因が、フロロカーボン膜１
１をアッシングするためのドライエッチング後処理の際
に、半導体シリコン基板１の表面にエッチングが発生し
ていることが原因であると仮定し、ドライエッチング後
処理の際に半導体シリコン基板１の表面をエッチングし
ないドライエッチング後処理方法を提供することを目的
とする。
の接合リークやコンタクト抵抗のばらつき、素子分離絶
縁膜にサイドウォール膜を利用したＭＯＳ型トランジス
タのゲート絶縁膜の劣化の原因が、フロロカーボン膜１
１をアッシングするためのドライエッチング後処理の際
に、半導体シリコン基板１の表面にエッチングが発生し
ていることが原因であると仮定し、ドライエッチング後
処理の際に半導体シリコン基板１の表面をエッチングし
ないドライエッチング後処理方法を提供することを目的
とする。
【００２０】
【課題を解決するための手段】本発明のドライエッチン
グ後処理方法は、ＣＨＦ 3 を含むエッチングガスを使用
するドライエッチングによって半導体シリコン基板また
は多結晶シリコン膜の表面に堆積したフロロカーボン膜
を、被加工基板を設置するステージの温度を１００℃以
下室温以上に制御しながら、酸素ガスのみを用いた酸素
プラズマによって除去することを特徴とする。
グ後処理方法は、ＣＨＦ 3 を含むエッチングガスを使用
するドライエッチングによって半導体シリコン基板また
は多結晶シリコン膜の表面に堆積したフロロカーボン膜
を、被加工基板を設置するステージの温度を１００℃以
下室温以上に制御しながら、酸素ガスのみを用いた酸素
プラズマによって除去することを特徴とする。
【００２１】この本発明によると、半導体シリコン基板
の表面をエッチングすることなく不要なフロロカーボン
膜だけを除去できる。
の表面をエッチングすることなく不要なフロロカーボン
膜だけを除去できる。
【００２２】
【発明の実施の形態】本発明の他のドライエッチング後
処理方法は、半導体シリコン基板または多結晶シリコン
膜の上に形成された段差部の上面および側面に、連続し
た同一組成の絶縁膜を形成し、ＣＨＦ 3 を含むエッチン
グガスを使用する異方性ドライエッチングにより前記段
差部の側面のみに絶縁膜を残すようにドライエッチング
を行った後に、前記ドライエッチング時に表面に堆積し
たフロロカーボン膜を、被加工基板を設置するステージ
の温度を１００℃以下室温以上に制御しながら、酸素ガ
スのみを用いた酸素プラズマによって除去することを特
徴とする。
処理方法は、半導体シリコン基板または多結晶シリコン
膜の上に形成された段差部の上面および側面に、連続し
た同一組成の絶縁膜を形成し、ＣＨＦ 3 を含むエッチン
グガスを使用する異方性ドライエッチングにより前記段
差部の側面のみに絶縁膜を残すようにドライエッチング
を行った後に、前記ドライエッチング時に表面に堆積し
たフロロカーボン膜を、被加工基板を設置するステージ
の温度を１００℃以下室温以上に制御しながら、酸素ガ
スのみを用いた酸素プラズマによって除去することを特
徴とする。
【００２３】本発明のドライエッチング後処理方法は、
下記の２つの事実に基づいて、半導体シリコン基板の表
面のエッチングは、フロロカーボン膜から発生するフッ
素ラジカルが原因で発生していると仮定してなされてい
る。
下記の２つの事実に基づいて、半導体シリコン基板の表
面のエッチングは、フロロカーボン膜から発生するフッ
素ラジカルが原因で発生していると仮定してなされてい
る。
【００２４】第１の事実 … 半導体シリコン基板また
は多結晶シリコン膜を１５０℃〜２５０℃に制御して酸
素プラズマ処理しても半導体シリコン表面のエッチング
は見られない。
は多結晶シリコン膜を１５０℃〜２５０℃に制御して酸
素プラズマ処理しても半導体シリコン表面のエッチング
は見られない。
【００２５】第２の事実 … 半導体シリコン基板また
は多結晶シリコン膜にフロロカーボン膜を付けて１５０
℃〜２５０℃に制御して酸素プラズマ処理すると半導体
シリコン表面のエッチングが確認された。
は多結晶シリコン膜にフロロカーボン膜を付けて１５０
℃〜２５０℃に制御して酸素プラズマ処理すると半導体
シリコン表面のエッチングが確認された。
【００２６】そこで、本発明者の検討によれば、フロロ
カーボン膜が完全に除去されるまで、被加工基板の温度
を１００℃以下の低温に制御して酸素プラズマ処理を実
施すれば、フロロカーボン膜から発生するフッ素ラジカ
ルによる下地の半導体シリコン基板のエッチング速度を
非常に遅くすることができ、ドライエッチング後処理の
終了のタイミングを正確にコントロールせずに適当時間
以上のドライエッチング後処理期間を設けることによっ
て、フロロカーボン膜が完全に除され、しかも下地の半
導体シリコン基板の表面を平滑にできることを見い出し
た。
カーボン膜が完全に除去されるまで、被加工基板の温度
を１００℃以下の低温に制御して酸素プラズマ処理を実
施すれば、フロロカーボン膜から発生するフッ素ラジカ
ルによる下地の半導体シリコン基板のエッチング速度を
非常に遅くすることができ、ドライエッチング後処理の
終了のタイミングを正確にコントロールせずに適当時間
以上のドライエッチング後処理期間を設けることによっ
て、フロロカーボン膜が完全に除され、しかも下地の半
導体シリコン基板の表面を平滑にできることを見い出し
た。
【００２７】本発明のＭＯＳ型半導体装置の製造方法
は、半導体シリコン基板の上にゲート絶縁膜を介してゲ
ート電極を形成した後、前記ゲート電極をマスクとして
前記半導体シリコン基板に不純物を導入することにより
ソースおよびドレインの一部分を形成し、前記ゲート電
極の上面および側面に連続した同一組成の絶縁膜を形成
した後、ＣＨＦ 3 を含むエッチングガスを使用する異方
性ドライエッチングにより前記段差部の側面のみに絶縁
膜を残すようにドライエッチングを行った後に、前記ド
ライエッチング時に表面に堆積したフロロカーボン膜
を、被加工基板を設置するステージの温度を１００℃以
下室温以上に制御しながら、酸素ガスのみを用いた酸素
プラズマによって除去し、前記ゲート電極と前記ゲート
電極の側面に残した絶縁膜をマスクとして、前記半導体
シリコン基板表面に不純物を導入して前記ソースおよび
ドレインの他の部分を形成することを特徴とする。
は、半導体シリコン基板の上にゲート絶縁膜を介してゲ
ート電極を形成した後、前記ゲート電極をマスクとして
前記半導体シリコン基板に不純物を導入することにより
ソースおよびドレインの一部分を形成し、前記ゲート電
極の上面および側面に連続した同一組成の絶縁膜を形成
した後、ＣＨＦ 3 を含むエッチングガスを使用する異方
性ドライエッチングにより前記段差部の側面のみに絶縁
膜を残すようにドライエッチングを行った後に、前記ド
ライエッチング時に表面に堆積したフロロカーボン膜
を、被加工基板を設置するステージの温度を１００℃以
下室温以上に制御しながら、酸素ガスのみを用いた酸素
プラズマによって除去し、前記ゲート電極と前記ゲート
電極の側面に残した絶縁膜をマスクとして、前記半導体
シリコン基板表面に不純物を導入して前記ソースおよび
ドレインの他の部分を形成することを特徴とする。
【００２８】本発明の他のＭＯＳ型半導体装置の製造方
法は、半導体シリコン基板の上に素子分離絶縁膜の一部
とする第一の絶縁膜を形成した後、第一の絶縁膜の上面
および側面に連続した同一組成の第二の絶縁膜を形成し
た後、ＣＨＦ 3 を含むエッチングガスを使用する異方性
ドライエッチングにより第一の絶縁膜の側面に第二の絶
縁膜を残すようにドライエッチングを行ない素子分離絶
縁膜を形成し、前記ドライエッチング時に表面に堆積し
たフロロカーボン膜を、被加工基板を設置するステージ
の温度を１００℃以下室温以上に制御しながら、酸素ガ
スのみを用いた酸素プラズマによって除去し、素子分離
絶縁膜に分離された前記半導体シリコン基板の活性領域
上にゲート絶縁膜を介してゲート電極を形成することを
特徴とする。
法は、半導体シリコン基板の上に素子分離絶縁膜の一部
とする第一の絶縁膜を形成した後、第一の絶縁膜の上面
および側面に連続した同一組成の第二の絶縁膜を形成し
た後、ＣＨＦ 3 を含むエッチングガスを使用する異方性
ドライエッチングにより第一の絶縁膜の側面に第二の絶
縁膜を残すようにドライエッチングを行ない素子分離絶
縁膜を形成し、前記ドライエッチング時に表面に堆積し
たフロロカーボン膜を、被加工基板を設置するステージ
の温度を１００℃以下室温以上に制御しながら、酸素ガ
スのみを用いた酸素プラズマによって除去し、素子分離
絶縁膜に分離された前記半導体シリコン基板の活性領域
上にゲート絶縁膜を介してゲート電極を形成することを
特徴とする。
【００２９】以下、本発明の各実施の形態を図１と図２
に基づいて説明する。 （実施の形態１）本発明のドライエッチング後処理方法
を採用したＬＤＤ構造のＭＯＳ型トランジスタの形成工
程は次のように構成されている。
に基づいて説明する。 （実施の形態１）本発明のドライエッチング後処理方法
を採用したＬＤＤ構造のＭＯＳ型トランジスタの形成工
程は次のように構成されている。
【００３０】なお、従来のＬＤＤ構造のＭＯＳ型トラン
ジスタの形成工程は図１の（ａ）（ｂ）（ｃ）を経て図
３の（ａ）（ｂ）で構成されていたが、この（実施の形
態１）では本発明のドライエッチング後処理方法を採用
することによって、ドライエッチング後処理とそれ以降
の工程を図３の（ａ）（ｂ）とせずに図１の（ｄ）
（ｅ）にできることが確認できた。
ジスタの形成工程は図１の（ａ）（ｂ）（ｃ）を経て図
３の（ａ）（ｂ）で構成されていたが、この（実施の形
態１）では本発明のドライエッチング後処理方法を採用
することによって、ドライエッチング後処理とそれ以降
の工程を図３の（ａ）（ｂ）とせずに図１の（ｄ）
（ｅ）にできることが確認できた。
【００３１】具体的には、図１の（ａ）に示すように、
Ｐ型の半導体シリコン基板１の上に２０ｎｍのゲート酸
化膜２を介して、膜厚約３００ｎｍの多結晶シリコン膜
からなるゲート電極３を公知のフォトリソグラフィー技
術とドライエッチング技術を用いて形成する。次に、ソ
ースおよびドレインの一部となる不純物濃度の低いＮ型
拡散層４，５をゲート電極３をマスクとしてイオン注入
（この実施の形態では、Ｐ+ 、４０ｋｅＶ、５×１３個
ｃｍ-2を用いた）により自己整合的に形成する。
Ｐ型の半導体シリコン基板１の上に２０ｎｍのゲート酸
化膜２を介して、膜厚約３００ｎｍの多結晶シリコン膜
からなるゲート電極３を公知のフォトリソグラフィー技
術とドライエッチング技術を用いて形成する。次に、ソ
ースおよびドレインの一部となる不純物濃度の低いＮ型
拡散層４，５をゲート電極３をマスクとしてイオン注入
（この実施の形態では、Ｐ+ 、４０ｋｅＶ、５×１３個
ｃｍ-2を用いた）により自己整合的に形成する。
【００３２】次に、図１の（ｂ）に示すように、被加工
基板６の表面を覆うように酸化シリコン膜７をＣＶＤに
より約２５０ｎｍ成長させる。この後、図１の（ｃ）に
示すように、ＣＦ4 とＣＨＦ3 の混合ガスをエッチング
ガスとする異方性ドライエッチングによりゲート電極３
の側面だけを残すように酸化シリコン膜７を除去し、サ
イドウォール膜８を形成する。
基板６の表面を覆うように酸化シリコン膜７をＣＶＤに
より約２５０ｎｍ成長させる。この後、図１の（ｃ）に
示すように、ＣＦ4 とＣＨＦ3 の混合ガスをエッチング
ガスとする異方性ドライエッチングによりゲート電極３
の側面だけを残すように酸化シリコン膜７を除去し、サ
イドウォール膜８を形成する。
【００３３】この実施の形態では、ガス圧力１３３ｐ
ａ、ＲＦパワー１ｋＷの条件下で行った。このとき、図
１の（ｃ）に示すように被加工基板６の表面にフロロカ
ーボン膜１１が堆積する。
ａ、ＲＦパワー１ｋＷの条件下で行った。このとき、図
１の（ｃ）に示すように被加工基板６の表面にフロロカ
ーボン膜１１が堆積する。
【００３４】この後、被加工基板６の表面に堆積したフ
ロロカーボン膜１１を酸素プラズマ処理により除去す
る。酸素プラズマ処理には枚葉式装置を使用した。被加
工基板６を設置するステージの温度を１００℃以下に制
御する。本発明の効果は、１００℃以下で顕著になり、
この実施の形態では８０℃とした。
ロロカーボン膜１１を酸素プラズマ処理により除去す
る。酸素プラズマ処理には枚葉式装置を使用した。被加
工基板６を設置するステージの温度を１００℃以下に制
御する。本発明の効果は、１００℃以下で顕著になり、
この実施の形態では８０℃とした。
【００３５】被加工基板６を処理室に導入した後、酸素
ガスを導入し、プラズマを発生（具体的には、ガス圧力
１３３ｐａ、ＲＦパワー５００Ｗ）させ、被加工基板６
の表面に堆積したフロロカーボン膜１１の除去を実施し
た。
ガスを導入し、プラズマを発生（具体的には、ガス圧力
１３３ｐａ、ＲＦパワー５００Ｗ）させ、被加工基板６
の表面に堆積したフロロカーボン膜１１の除去を実施し
た。
【００３６】この際のフロロカーボン膜１１の膜厚は１
０〜２０ｎｍであった。１５秒のドライエッチング後処
理を実施すると、被加工基板６の表面に堆積したフロロ
カーボン膜１１だけを図１の（ｄ）に示すように完全に
除去することができた。
０〜２０ｎｍであった。１５秒のドライエッチング後処
理を実施すると、被加工基板６の表面に堆積したフロロ
カーボン膜１１だけを図１の（ｄ）に示すように完全に
除去することができた。
【００３７】１５秒を越えるドライエッチング後処理も
実施したが、フロロカーボン膜１１が完全に除去された
後の半導体シリコン基板１の表面のエッチングは認めら
れず、図１の（ｄ）に示すように半導体シリコン基板１
の表面は平滑であった。
実施したが、フロロカーボン膜１１が完全に除去された
後の半導体シリコン基板１の表面のエッチングは認めら
れず、図１の（ｄ）に示すように半導体シリコン基板１
の表面は平滑であった。
【００３８】このように、酸素プラズマ処理中の被加工
基板６の温度を１００℃以下の低温に制御するため、フ
ロロカーボン膜１１から発生するフッ素ラジカルのシリ
コンのエッチング速度が非常に遅くなり、図１の（ｄ）
に示すように下地の半導体シリコン基板１がほとんどエ
ッチングされなかったと推察できる。
基板６の温度を１００℃以下の低温に制御するため、フ
ロロカーボン膜１１から発生するフッ素ラジカルのシリ
コンのエッチング速度が非常に遅くなり、図１の（ｄ）
に示すように下地の半導体シリコン基板１がほとんどエ
ッチングされなかったと推察できる。
【００３９】その後、図１の（ｅ）に示すように、前記
ソースおよびドレインの他の部分となる高不純物濃度の
Ｎ型拡散層９，１０を、前記ゲート電極３とサイドウォ
ール膜８をマスクとして、イオン注入（具体的には、Ａ
ｓ+ 、２０ｋｅＶ、５×１５個ｃｍ-2を用いた）により
自己整合的に形成し、ＬＤＤ構造のＭＯＳ型トランジス
タを作製した。
ソースおよびドレインの他の部分となる高不純物濃度の
Ｎ型拡散層９，１０を、前記ゲート電極３とサイドウォ
ール膜８をマスクとして、イオン注入（具体的には、Ａ
ｓ+ 、２０ｋｅＶ、５×１５個ｃｍ-2を用いた）により
自己整合的に形成し、ＬＤＤ構造のＭＯＳ型トランジス
タを作製した。
【００４０】作成したＭＯＳ型トランジスタの特性を測
定すると、接合リークやコンタクト抵抗のばらつき等の
ない良好な特性が得られた。この（実施の形態１）では
８０℃で１５秒のドライエッチング後処理を実施した
が、被加工基板６の温度を室温（２４℃）にしてドライ
エッチング後処理を実施したが、フロロカーボン膜１１
を完全に除去するのに８０℃の場合よりも僅かに処理時
間が長くなるものの同様な結果が得られ、被加工基板６
の温度制御を簡単にするために、ドライエッチング後処
理の被加工基板６の温度は１００℃以下室温以上が好ま
しい。
定すると、接合リークやコンタクト抵抗のばらつき等の
ない良好な特性が得られた。この（実施の形態１）では
８０℃で１５秒のドライエッチング後処理を実施した
が、被加工基板６の温度を室温（２４℃）にしてドライ
エッチング後処理を実施したが、フロロカーボン膜１１
を完全に除去するのに８０℃の場合よりも僅かに処理時
間が長くなるものの同様な結果が得られ、被加工基板６
の温度制御を簡単にするために、ドライエッチング後処
理の被加工基板６の温度は１００℃以下室温以上が好ま
しい。
【００４１】（実施の形態２）（実施の形態１）ではＬ
ＤＤ形成工程の一例を示したが、この（実施の形態２）
はサイドウォール膜を利用した素子分離絶縁膜の形成工
程の一例を示す。
ＤＤ形成工程の一例を示したが、この（実施の形態２）
はサイドウォール膜を利用した素子分離絶縁膜の形成工
程の一例を示す。
【００４２】なお、従来のサイドウォール膜を利用した
素子分離絶縁膜の形成工程は図２の（ａ）（ｂ）（ｃ）
を経て図４の（ａ）（ｂ）で構成されていたが、この
（実施の形態２）では本発明のドライエッチング後処理
方法を採用することによって、ドライエッチング後処理
とそれ以降の工程を図４の（ａ）（ｂ）の状態とせずに
図２の（ｄ）（ｅ）の状態にできることが確認できた。
素子分離絶縁膜の形成工程は図２の（ａ）（ｂ）（ｃ）
を経て図４の（ａ）（ｂ）で構成されていたが、この
（実施の形態２）では本発明のドライエッチング後処理
方法を採用することによって、ドライエッチング後処理
とそれ以降の工程を図４の（ａ）（ｂ）の状態とせずに
図２の（ｄ）（ｅ）の状態にできることが確認できた。
【００４３】具体的には、図２の（ａ）に示すように、
Ｐ型の半導体シリコン基板１の上にトランジスタ活性領
域１２を分離する絶縁膜の一部となる絶縁膜１３を公知
のフォトリソグラフィー技術とドライエッチング技術を
用いて形成する。
Ｐ型の半導体シリコン基板１の上にトランジスタ活性領
域１２を分離する絶縁膜の一部となる絶縁膜１３を公知
のフォトリソグラフィー技術とドライエッチング技術を
用いて形成する。
【００４４】次に、図２の（ｂ）に示すように被加工基
板６の上に２００ｎｍの酸化シリコン膜７をＣＶＤ法に
より堆積させる。この後、図２の（ｃ）に示すようにＣ
Ｆ4 とＣＨＦ3 の混合ガスをエッチングガスとする異方
性ドライエッチングにより絶縁膜１３の側面だけを残す
ように酸化シリコン膜７を除去し、サイドウォール膜８
を形成する。
板６の上に２００ｎｍの酸化シリコン膜７をＣＶＤ法に
より堆積させる。この後、図２の（ｃ）に示すようにＣ
Ｆ4 とＣＨＦ3 の混合ガスをエッチングガスとする異方
性ドライエッチングにより絶縁膜１３の側面だけを残す
ように酸化シリコン膜７を除去し、サイドウォール膜８
を形成する。
【００４５】この実施の形態では、ガス圧力１３３ｐ
ａ、ＲＦパワー１ｋＷの条件下で行った。このとき、図
２の（ｃ）に示すように被加工基板６の表面にフロロカ
ーボン膜１１が堆積する。
ａ、ＲＦパワー１ｋＷの条件下で行った。このとき、図
２の（ｃ）に示すように被加工基板６の表面にフロロカ
ーボン膜１１が堆積する。
【００４６】この後、被加工基板６の表面に堆積したフ
ロロカーボン膜１１を酸素プラズマ処理により除去す
る。酸素プラズマ処理には枚葉式装置を使用した。被加
工基板６を設置するステージの温度を１００℃以下に制
御する。本発明の効果は、１００℃以下で顕著になり、
この実施の形態では、８０℃とした。
ロロカーボン膜１１を酸素プラズマ処理により除去す
る。酸素プラズマ処理には枚葉式装置を使用した。被加
工基板６を設置するステージの温度を１００℃以下に制
御する。本発明の効果は、１００℃以下で顕著になり、
この実施の形態では、８０℃とした。
【００４７】被加工基板６を処理室に導入した後、酸素
ガスを導入し、プラズマを発生（具体的には、ガス圧力
１３３ｐａ、ＲＦパワー５００Ｗ）させ、被加工基板６
の表面に堆積したフロロカーボン膜１１の除去を実施し
た。
ガスを導入し、プラズマを発生（具体的には、ガス圧力
１３３ｐａ、ＲＦパワー５００Ｗ）させ、被加工基板６
の表面に堆積したフロロカーボン膜１１の除去を実施し
た。
【００４８】この際のフロロカーボン膜１１の膜厚は１
０〜２０ｎｍであった。１５秒のドライエッチング後処
理を実施すると、被加工基板６の表面に堆積したフロロ
カーボン膜１１だけをを図２の（ｄ）に示すように完全
に除去することができた。
０〜２０ｎｍであった。１５秒のドライエッチング後処
理を実施すると、被加工基板６の表面に堆積したフロロ
カーボン膜１１だけをを図２の（ｄ）に示すように完全
に除去することができた。
【００４９】１５秒を越えるドライエッチング後処理も
実施したが、フロロカーボン膜１１が完全に除去された
後の半導体シリコン基板１の表面のエッチングは認めら
れず、図２の（ｄ）に示すように半導体シリコン基板１
の表面は平滑であった。
実施したが、フロロカーボン膜１１が完全に除去された
後の半導体シリコン基板１の表面のエッチングは認めら
れず、図２の（ｄ）に示すように半導体シリコン基板１
の表面は平滑であった。
【００５０】このように、酸素プラズマ処理中の被加工
基板６の温度を１００℃以下の低温に制御するため、フ
ロロカーボン膜１１から発生するフッ素ラジカルのシリ
コンのエッチング速度が非常に遅くなり、図２の（ｄ）
に示すように下地の半導体シリコン基板１がほとんどエ
ッチングされなかったと推察できる。
基板６の温度を１００℃以下の低温に制御するため、フ
ロロカーボン膜１１から発生するフッ素ラジカルのシリ
コンのエッチング速度が非常に遅くなり、図２の（ｄ）
に示すように下地の半導体シリコン基板１がほとんどエ
ッチングされなかったと推察できる。
【００５１】この後、トランジスタ活性領域１２の上
に、２０ｎｍのゲート酸化膜２を介して、膜厚約３００
ｎｍの多結晶シリコン膜からなるゲート電極３を公知の
フォトリソグラフィー技術とドライエッチング技術を用
いて形成し、ＭＯＳ型トランジスタを作製した。
に、２０ｎｍのゲート酸化膜２を介して、膜厚約３００
ｎｍの多結晶シリコン膜からなるゲート電極３を公知の
フォトリソグラフィー技術とドライエッチング技術を用
いて形成し、ＭＯＳ型トランジスタを作製した。
【００５２】作成したＭＯＳ型トランジスタの特性を測
定すると、ゲート絶縁膜の劣化のない良好な特性が得ら
れた。この（実施の形態２）では８０℃で１５秒のドラ
イエッチング後処理を実施したが、被加工基板６の温度
を室温（２４℃）にしてドライエッチング後処理を実施
したが、フロロカーボン膜１１を完全に除去するのに８
０℃の場合よりも僅かに処理時間が長くなるものの同様
な結果が得られ、被加工基板６の温度制御を簡単にする
ために、ドライエッチング後処理の被加工基板６の温度
は１００℃以下室温以上が好ましい。
定すると、ゲート絶縁膜の劣化のない良好な特性が得ら
れた。この（実施の形態２）では８０℃で１５秒のドラ
イエッチング後処理を実施したが、被加工基板６の温度
を室温（２４℃）にしてドライエッチング後処理を実施
したが、フロロカーボン膜１１を完全に除去するのに８
０℃の場合よりも僅かに処理時間が長くなるものの同様
な結果が得られ、被加工基板６の温度制御を簡単にする
ために、ドライエッチング後処理の被加工基板６の温度
は１００℃以下室温以上が好ましい。
【００５３】上記の各実施の形態では、酸素プラズマ処
理ガスに酸素ガスのみを用いた例を示した。
理ガスに酸素ガスのみを用いた例を示した。
【００５４】上記の各実施の形態では、絶縁膜のドライ
エッチングガスとして、ＣＦ4とＣＨＦ3の混合ガスを用
いた例を示した。
エッチングガスとして、ＣＦ4とＣＨＦ3の混合ガスを用
いた例を示した。
【００５５】上記の各実施の形態では、半導体シリコン
基板を用いた例を示したが、多結晶シリコン膜を用いた
場合でも同様な効果があることは言うまでもない。
基板を用いた例を示したが、多結晶シリコン膜を用いた
場合でも同様な効果があることは言うまでもない。
【００５６】
【発明の効果】以上のように本発明のドライエッチング
後処理方法によると、ＣＨＦ 3 を含むエッチングガスを
使用するドライエッチングによって半導体シリコン基板
または多結晶シリコン膜の表面に堆積したフロロカーボ
ン膜を、被加工基板を設置するステージの温度を１００
℃以下室温以上に制御しながら、酸素ガスのみを用いた
酸素プラズマによって除去するので、フロロカーボン膜
から発生するフッ素ラジカルによる下地のエッチング速
度を非常に遅くすることができ、ドライエッチング後処
理の終了のタイミングを正確にコントロールせずに適当
時間以上のドライエッチング後処理期間を設けるだけ
で、フロロカーボン膜が完全に除され、しかも下地の表
面を平滑にでき、例えばＬＤＤ構造のＭＯＳ型トランジ
スタにおける接合リークやコンタクト抵抗のばらつき等
の問題や、また、例えば素子分離絶縁膜にサイドウォー
ル膜を利用したＭＯＳ型トランジスタにおけるゲート絶
縁膜の劣化の問題がなくなり、サイドウォール膜を用い
た半導体装置の信頼性の大幅な改善が実現できる。
後処理方法によると、ＣＨＦ 3 を含むエッチングガスを
使用するドライエッチングによって半導体シリコン基板
または多結晶シリコン膜の表面に堆積したフロロカーボ
ン膜を、被加工基板を設置するステージの温度を１００
℃以下室温以上に制御しながら、酸素ガスのみを用いた
酸素プラズマによって除去するので、フロロカーボン膜
から発生するフッ素ラジカルによる下地のエッチング速
度を非常に遅くすることができ、ドライエッチング後処
理の終了のタイミングを正確にコントロールせずに適当
時間以上のドライエッチング後処理期間を設けるだけ
で、フロロカーボン膜が完全に除され、しかも下地の表
面を平滑にでき、例えばＬＤＤ構造のＭＯＳ型トランジ
スタにおける接合リークやコンタクト抵抗のばらつき等
の問題や、また、例えば素子分離絶縁膜にサイドウォー
ル膜を利用したＭＯＳ型トランジスタにおけるゲート絶
縁膜の劣化の問題がなくなり、サイドウォール膜を用い
た半導体装置の信頼性の大幅な改善が実現できる。
【図１】ＬＤＤ構造のＭＯＳ型トランジスタの理想的な
製造工程を示す断面図
製造工程を示す断面図
【図２】素子分離絶縁膜にサイドウォール膜を利用した
ＭＯＳ型トランジスタの理想的な製造工程を示す断面図
ＭＯＳ型トランジスタの理想的な製造工程を示す断面図
【図３】ＬＤＤ構造のＭＯＳ型トランジスタにおけるド
ライエッチング後処理工程後の実際の断面図
ライエッチング後処理工程後の実際の断面図
【図４】素子分離絶縁膜にサイドウォール膜を利用した
ＭＯＳ型トランジスタにおけるドライエッチング後処理
工程後の実際の断面図
ＭＯＳ型トランジスタにおけるドライエッチング後処理
工程後の実際の断面図
１ 半導体シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４，５ ソースおよびドレインの一部となる低濃度拡
散層 ６ 被加工基板 ７ 酸化シリコン膜 ８ サイドウォール膜 ９，１０ ソースおよびドレインの一部となる高濃度
拡散層 １１ フロロカーボン膜 １２ トランジスタ活性領域 １３ 絶縁膜 ２０，３０ 半導体シリコン基板１の表面のエッチン
グされた跡
散層 ６ 被加工基板 ７ 酸化シリコン膜 ８ サイドウォール膜 ９，１０ ソースおよびドレインの一部となる高濃度
拡散層 １１ フロロカーボン膜 １２ トランジスタ活性領域 １３ 絶縁膜 ２０，３０ 半導体シリコン基板１の表面のエッチン
グされた跡
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/336
Claims (4)
- 【請求項１】ＣＨＦ 3 を含むエッチングガスを使用する
ドライエッチングによって半導体シリコン基板または多
結晶シリコン膜の表面に堆積したフロロカーボン膜を、
被加工基板を設置するステージの温度を１００℃以下室
温以上に制御しながら、酸素ガスのみを用いた酸素プラ
ズマによって除去することを特徴とするドライエッチン
グ後処理方法。 - 【請求項２】半導体シリコン基板または多結晶シリコン
膜の上に形成された段差部の上面および側面に、連続し
た同一組成の絶縁膜を形成し、ＣＨＦ 3 を含むエッチン
グガスを使用する異方性ドライエッチングにより前記段
差部の側面のみに絶縁膜を残すようにドライエッチング
を行った後に、前記ドライエッチング時に表面に堆積し
たフロロカーボン膜を、被加工基板を設置するステージ
の温度を１００℃以下室温以上に制御しながら、酸素ガ
スのみを用いた酸素プラズマによって除去するドライエ
ッチング後処理方法。 - 【請求項３】半導体シリコン基板の上にゲート絶縁膜を
介してゲート電極を形成した後、前記ゲート電極をマス
クとして前記半導体シリコン基板に不純物を導入するこ
とによりソースおよびドレインの一部分を形成し、前記
ゲート電極の上面および側面に連続した同一組成の絶縁
膜を形成した後、ＣＨＦ 3 を含むエッチングガスを使用
する異方性ドライエッチングにより前記段差部の側面の
みに絶縁膜を残すようにドライエッチングを行った後
に、前記ドライエッチング時に表面に堆積したフロロカ
ーボン膜を、被加工基板を設置するステージの温度を１
００℃以下室温以上に制御しながら、酸素ガスのみを用
いた酸素プラズマによって除去し、前記ゲート電極と前
記ゲート電極の側面に残した絶縁膜をマスクとして、前
記半導体シリコン基板表面に不純物を導入して前記ソー
スおよびドレインの他の部分を形成するＭＯＳ型半導体
装置の製造方法。 - 【請求項４】半導体シリコン基板の上に素子分離絶縁膜
の一部とする第一の絶縁膜を形成した後、第一の絶縁膜
の上面および側面に連続した同一組成の第二の絶縁膜を
形成した後、ＣＨＦ 3 を含むエッチングガスを使用する
異方性ドライエッチングにより第一の絶縁膜の側面に第
二の絶縁膜を残すようにドライエッチングを行ない素子
分離絶縁膜を形成し、前記ドライエッチング時に表面に
堆積したフロロカーボン膜を、被加工基板を設置するス
テージの温度を１００℃以下室温以上に制御しながら、
酸素ガスのみを用いた酸素プラズマによって除去し、素
子分離絶縁膜に分離された前記半導体シリコン基板の活
性領域上にゲート絶縁膜を介してゲート電極を形成する
ＭＯＳ型半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28771996A JP3217280B2 (ja) | 1996-10-30 | 1996-10-30 | ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法 |
| US08/905,736 US5902134A (en) | 1996-08-07 | 1997-08-04 | Dry etching post-treatment method and method for manufacturing a semiconductor device |
| TW086111107A TW376551B (en) | 1996-08-07 | 1997-08-04 | Aftertreatment method of dry etching and process of manufacturing semiconductor device |
| KR1019970037622A KR100353590B1 (ko) | 1996-08-07 | 1997-08-06 | 드라이에칭후처리방법과반도체장치의제조방법 |
| EP97113592A EP0823725B1 (en) | 1996-08-07 | 1997-08-06 | Dry etching post-treatment method and method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28771996A JP3217280B2 (ja) | 1996-10-30 | 1996-10-30 | ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135189A JPH10135189A (ja) | 1998-05-22 |
| JP3217280B2 true JP3217280B2 (ja) | 2001-10-09 |
Family
ID=17720864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28771996A Expired - Fee Related JP3217280B2 (ja) | 1996-08-07 | 1996-10-30 | ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217280B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497196B2 (en) * | 2009-10-04 | 2013-07-30 | Tokyo Electron Limited | Semiconductor device, method for fabricating the same and apparatus for fabricating the same |
-
1996
- 1996-10-30 JP JP28771996A patent/JP3217280B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10135189A (ja) | 1998-05-22 |
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