JPH10135456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10135456A JPH10135456A JP28833096A JP28833096A JPH10135456A JP H10135456 A JPH10135456 A JP H10135456A JP 28833096 A JP28833096 A JP 28833096A JP 28833096 A JP28833096 A JP 28833096A JP H10135456 A JPH10135456 A JP H10135456A
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- silicide
- silicon
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】微細化したポリシリコンゲート電極上、および
隣接するソース・ドレイン領域上に均一でかつ高品質な
高融点金属シリサイド層を形成する。 【解決手段】ポリシリコンゲート電極の表面とこれに隣
接するソース・ドレイン領域のシリサイドを一体として
形成することによりシリサイド形成の熱処理を高温で行
い、均一なシリサイド膜を形成した後、選択的ドライエ
ッチング法を用いてポリシリコンゲート側壁のシリサイ
ドを除去することにより電極とソース・ドレイン電極と
を分離する。分離には基板バイアスしたプラズマＣＶＤ
法により、エッチングマスクとなる絶縁膜の堆積とエッ
チングを同時に進める方法が用いられる。従来微細なポ
リシリコンゲート上のシリサイド形成で問題となってい
た細線効果によるゲート抵抗の上昇や、不均一なシリサ
イド層の形成に基づくソース・ドレイン接合の配線金属
による突き抜け現象を防止することができる。
隣接するソース・ドレイン領域上に均一でかつ高品質な
高融点金属シリサイド層を形成する。 【解決手段】ポリシリコンゲート電極の表面とこれに隣
接するソース・ドレイン領域のシリサイドを一体として
形成することによりシリサイド形成の熱処理を高温で行
い、均一なシリサイド膜を形成した後、選択的ドライエ
ッチング法を用いてポリシリコンゲート側壁のシリサイ
ドを除去することにより電極とソース・ドレイン電極と
を分離する。分離には基板バイアスしたプラズマＣＶＤ
法により、エッチングマスクとなる絶縁膜の堆積とエッ
チングを同時に進める方法が用いられる。従来微細なポ
リシリコンゲート上のシリサイド形成で問題となってい
た細線効果によるゲート抵抗の上昇や、不均一なシリサ
イド層の形成に基づくソース・ドレイン接合の配線金属
による突き抜け現象を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にＳＡＬＩＣＩＤＥ (Self Alignedsilici
de)構造を有する微細化ＭＯＳＦＥＴの製造方法に関す
るものである。
法に係り、特にＳＡＬＩＣＩＤＥ (Self Alignedsilici
de)構造を有する微細化ＭＯＳＦＥＴの製造方法に関す
るものである。
【０００２】
【従来の技術】従来のＳＡＬＩＣＩＤＥ構造を有する微
細化ＭＯＳＦＥＴの製造方法においては、熱処理による
高融点金属膜のシリサイド形成反応に際して、多結晶シ
リコン（以下ポリシリコンと略称する）上の高融点金属
膜と、ソース・ドレイン領域上の高融点金属膜とをそれ
ぞれ別個に形成し、独立に高融点金属のシリサイド形成
反応を生じさせる方法がとられてきた。
細化ＭＯＳＦＥＴの製造方法においては、熱処理による
高融点金属膜のシリサイド形成反応に際して、多結晶シ
リコン（以下ポリシリコンと略称する）上の高融点金属
膜と、ソース・ドレイン領域上の高融点金属膜とをそれ
ぞれ別個に形成し、独立に高融点金属のシリサイド形成
反応を生じさせる方法がとられてきた。
【０００３】このようにシリサイド反応を独立に行うた
め、ゲート長が０．３μｍ以下と微細化されるに従が
い、ゲート電極上においてポリシリコンから低抵抗のシ
リサイドへの相転移が起り難くなりゲート抵抗の増加を
生じていた。
め、ゲート長が０．３μｍ以下と微細化されるに従が
い、ゲート電極上においてポリシリコンから低抵抗のシ
リサイドへの相転移が起り難くなりゲート抵抗の増加を
生じていた。
【０００４】また、高不純物濃度のポリシリコンゲート
電極及びソース・ドレイン領域上でシリサイド反応を独
立に行えば、シリサイド層の形成が不均一となり、特に
前記ソース・ドレイン領域において、アルミニウム配線
工程の際、アルミニウムのスパイクがソース・ドレイン
接合を突き抜く現象を生じ、リーク電流の原因になると
いう問題があった。
電極及びソース・ドレイン領域上でシリサイド反応を独
立に行えば、シリサイド層の形成が不均一となり、特に
前記ソース・ドレイン領域において、アルミニウム配線
工程の際、アルミニウムのスパイクがソース・ドレイン
接合を突き抜く現象を生じ、リーク電流の原因になると
いう問題があった。
【０００５】図５を用いて従来のシリサイド層形成上の
問題点を詳細に説明する。１はシリコン基板、１ａ、１
ｂは、ＣＭＯＳ工程においてシリコン基板に形成された
反対導電型のウエル拡散層である。２は素子分離用絶縁
膜、３はシリコン基板１の表面に形成したゲート絶縁
膜、４は前記ゲート絶縁膜３の上に形成したポリシリコ
ンゲート電極、５は高不純物濃度のソース・ドレイン領
域、１０及び１２はポリシリコンゲート電極４及びソー
ス・ドレイン領域５の上に、それぞれ別個に形成された
シリサイド層である。図５にはシリサイド層１０及び１
２が不均一に形成される状況が示されている。
問題点を詳細に説明する。１はシリコン基板、１ａ、１
ｂは、ＣＭＯＳ工程においてシリコン基板に形成された
反対導電型のウエル拡散層である。２は素子分離用絶縁
膜、３はシリコン基板１の表面に形成したゲート絶縁
膜、４は前記ゲート絶縁膜３の上に形成したポリシリコ
ンゲート電極、５は高不純物濃度のソース・ドレイン領
域、１０及び１２はポリシリコンゲート電極４及びソー
ス・ドレイン領域５の上に、それぞれ別個に形成された
シリサイド層である。図５にはシリサイド層１０及び１
２が不均一に形成される状況が示されている。
【０００６】ポリシリコンゲート４とソース・ドレイン
領域５との間に、浅いイオン注入を行うことにより、Ｍ
ＯＳＦＥＴのショートチャネル効果を抑制するためのエ
クステンション領域１７が形成される。ポリシリコンゲ
ート４の両側面には、ソース・ドレイン領域５を自己整
合的に形成するためのサイドウオール絶縁膜１７ａが設
けられる。
領域５との間に、浅いイオン注入を行うことにより、Ｍ
ＯＳＦＥＴのショートチャネル効果を抑制するためのエ
クステンション領域１７が形成される。ポリシリコンゲ
ート４の両側面には、ソース・ドレイン領域５を自己整
合的に形成するためのサイドウオール絶縁膜１７ａが設
けられる。
【０００７】図５に示すように、エクステンション領域
１７の表面間隔は例えば０．１μｍと極めて微小な値で
あるため、ポリシリコンゲート上のシリサイド１０とソ
ース・ドレイン領域上のシリサイド１２との間隔は、
０．３μｍ程度のポリシリコンゲート４の厚さと同程度
になる。
１７の表面間隔は例えば０．１μｍと極めて微小な値で
あるため、ポリシリコンゲート上のシリサイド１０とソ
ース・ドレイン領域上のシリサイド１２との間隔は、
０．３μｍ程度のポリシリコンゲート４の厚さと同程度
になる。
【０００８】従ってシリサイド形成の熱処理を高温で行
うことにより、シリサイド層１０及び１２を均一に形成
しようとすれば、１７ｂに示すように、約０．３μｍの
サイドウオール１７の表面を介して１０と１２が短絡す
るブリッジングと呼ばれる現象が発生する。
うことにより、シリサイド層１０及び１２を均一に形成
しようとすれば、１７ｂに示すように、約０．３μｍの
サイドウオール１７の表面を介して１０と１２が短絡す
るブリッジングと呼ばれる現象が発生する。
【０００９】この問題を回避するため、従来シリサイド
の形成は比較的低温短時間で行われてきたため、図５の
１０及び１２に示されるように、シリサイド層の十分な
均一性を確保することができなかった。すなわち低温短
時間の熱処理ではシリサイド反応が局所的に進み、凹凸
の激しい部分や島状のシリサイド形成がみられ、ゲート
抵抗を増加させたりソース・ドレイン領域の表面にシリ
サイドの存在しない部分を生じたりすることが多かっ
た。
の形成は比較的低温短時間で行われてきたため、図５の
１０及び１２に示されるように、シリサイド層の十分な
均一性を確保することができなかった。すなわち低温短
時間の熱処理ではシリサイド反応が局所的に進み、凹凸
の激しい部分や島状のシリサイド形成がみられ、ゲート
抵抗を増加させたりソース・ドレイン領域の表面にシリ
サイドの存在しない部分を生じたりすることが多かっ
た。
【００１０】引き続き絶縁膜１８を堆積した後、ソース
・ドレイン上に配線を接続するためのコンタクトホール
を設けてアルミニウム１９を堆積し、ＣＭＰ（Chemical
Mechanical Polishing ）を行って平坦化する。さらに
に層間絶縁膜２０を堆積して第１層のアルミニウム配線
２１の形成工程が進められる。
・ドレイン上に配線を接続するためのコンタクトホール
を設けてアルミニウム１９を堆積し、ＣＭＰ（Chemical
Mechanical Polishing ）を行って平坦化する。さらに
に層間絶縁膜２０を堆積して第１層のアルミニウム配線
２１の形成工程が進められる。
【００１１】前記配線工程におけるアルミニウム膜及び
絶縁膜形成のための加熱処理により、図５の２７に示す
ように、ソース・ドレイン電極部のアルミニウムとシリ
コン基板とが、シリサイドが存在しない部分を介して直
接反応し、ソース・ドレイン接合を突き抜けるアルミニ
ウムスパイクを多数発生して、ＭＯＳＦＥＴのリーク電
流を増大さていた。
絶縁膜形成のための加熱処理により、図５の２７に示す
ように、ソース・ドレイン電極部のアルミニウムとシリ
コン基板とが、シリサイドが存在しない部分を介して直
接反応し、ソース・ドレイン接合を突き抜けるアルミニ
ウムスパイクを多数発生して、ＭＯＳＦＥＴのリーク電
流を増大さていた。
【００１２】
【発明が解決しようとする課題】上記したように、ＳＡ
ＬＩＣＩＤＥ構造を有する従来の半導体装置の製造方法
において、ポリシリコンゲート電極及びソース・ドレイ
ン領域上のシリサイド形成をそれぞれ別個に行っていた
ため、ＭＯＳＦＥＴのゲート長が０．３μｍ以下と微細
化されれば、高融点金属からシリサイドへの相転移が進
み難くなりゲート抵抗の増加を生じていた。
ＬＩＣＩＤＥ構造を有する従来の半導体装置の製造方法
において、ポリシリコンゲート電極及びソース・ドレイ
ン領域上のシリサイド形成をそれぞれ別個に行っていた
ため、ＭＯＳＦＥＴのゲート長が０．３μｍ以下と微細
化されれば、高融点金属からシリサイドへの相転移が進
み難くなりゲート抵抗の増加を生じていた。
【００１３】またソース・ドレイン領域の表面上では、
シリサイドが不均一に形成されるため、アルミニウム配
線工程においてリーク電流の原因となる多数のアルミニ
ウムスパイクが発生し、半導体装置の信頼性が低下する
という問題があった。
シリサイドが不均一に形成されるため、アルミニウム配
線工程においてリーク電流の原因となる多数のアルミニ
ウムスパイクが発生し、半導体装置の信頼性が低下する
という問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たものであり、ポリシリコンゲート電極の表面とエクス
テンション領域とソース・ドレイン領域上のシリサイド
を一体のものとして形成することにより、シリサイド形
成の熱処理を高温で行うことを可能とし、均一でかつ高
品質のシリサイド膜を形成しようとするものである。
たものであり、ポリシリコンゲート電極の表面とエクス
テンション領域とソース・ドレイン領域上のシリサイド
を一体のものとして形成することにより、シリサイド形
成の熱処理を高温で行うことを可能とし、均一でかつ高
品質のシリサイド膜を形成しようとするものである。
【００１５】このように均一でかつ高品質のシリサイド
膜を形成した上で、ポリシリコンゲート電極とソース・
ドレイン電極間の分離を、別途選択的ドライエッチング
法を用いて行うことにより、ＳＡＬＩＣＩＤＥ構造の微
細化ＭＯＳＦＥＴから構成される、信頼性の高い半導体
装置の製造方法を提供しようとするものである。
膜を形成した上で、ポリシリコンゲート電極とソース・
ドレイン電極間の分離を、別途選択的ドライエッチング
法を用いて行うことにより、ＳＡＬＩＣＩＤＥ構造の微
細化ＭＯＳＦＥＴから構成される、信頼性の高い半導体
装置の製造方法を提供しようとするものである。
【００１６】
【課題を解決する手段】本発明の半導体装置の製造方法
は、シリコン基板上にゲート絶縁膜を形成し、ゲート絶
縁膜上にポリシリコン膜を堆積し、リソグラフィー技術
によりポリシリコン膜をゲート電極に加工する工程と、
ソース・ドレイン領域上のゲート絶縁膜を除去したの
ち、ゲート電極の上面とソース・ドレイン側の両側面及
びゲート絶縁膜が除去され表面が露出した前記ソース・
ドレイン領域の表面を含む前記シリコン基板表面上に一
体の金属膜を堆積する工程と、ポリシリコンからなるゲ
ート電極の上面とソース・ドレイン側の両側面、及びゲ
ート絶縁膜が除去され導電性のシリコン表面が露出した
ソース・ドレイン領域上の金属膜を熱処理することによ
り一体の金属膜シリサイドとする工程と、前記シリコン
基板上に堆積した金属膜のうち、シリサイドとならない
ゲート絶縁膜上の金属膜を選択的に除去する工程と、シ
リサイドのドライエッチングに対してマスクとなる絶縁
膜を、基板バイアス印加可能なプラズマＣＶＤ法を用い
て前記シリコン基板上に堆積する工程とからなり、かつ
前記絶縁膜をシリコン基板上に堆積する工程は、基板バ
イアスを印加することにより、シリコン基板表面から凸
型に形成された前記ゲート電極上部のソース・ドレイン
側の角部分において前記絶縁膜の堆積速度がゼロ又は負
の値を有し、その他の部分において前記絶縁膜の堆積速
度が正の値を有するものであり、かつドライエッチング
に対してマスクとなる前記絶縁膜の堆積速度が前記角部
分においてゼロ又は負であるため、前記絶縁膜の堆積が
角部分において停止するか又はエッチングが進行するこ
とにより、前記角部分に前記シリサイド層を露出せしめ
るものであり、前記シリサイド層が露出したゲート電極
の角部分より、前記ゲート電極のソース・ドレイン側の
両側面に形成されたシリサイド層のみを、異方性ドライ
エッチングにより選択的に除去することを特徴とする。
は、シリコン基板上にゲート絶縁膜を形成し、ゲート絶
縁膜上にポリシリコン膜を堆積し、リソグラフィー技術
によりポリシリコン膜をゲート電極に加工する工程と、
ソース・ドレイン領域上のゲート絶縁膜を除去したの
ち、ゲート電極の上面とソース・ドレイン側の両側面及
びゲート絶縁膜が除去され表面が露出した前記ソース・
ドレイン領域の表面を含む前記シリコン基板表面上に一
体の金属膜を堆積する工程と、ポリシリコンからなるゲ
ート電極の上面とソース・ドレイン側の両側面、及びゲ
ート絶縁膜が除去され導電性のシリコン表面が露出した
ソース・ドレイン領域上の金属膜を熱処理することによ
り一体の金属膜シリサイドとする工程と、前記シリコン
基板上に堆積した金属膜のうち、シリサイドとならない
ゲート絶縁膜上の金属膜を選択的に除去する工程と、シ
リサイドのドライエッチングに対してマスクとなる絶縁
膜を、基板バイアス印加可能なプラズマＣＶＤ法を用い
て前記シリコン基板上に堆積する工程とからなり、かつ
前記絶縁膜をシリコン基板上に堆積する工程は、基板バ
イアスを印加することにより、シリコン基板表面から凸
型に形成された前記ゲート電極上部のソース・ドレイン
側の角部分において前記絶縁膜の堆積速度がゼロ又は負
の値を有し、その他の部分において前記絶縁膜の堆積速
度が正の値を有するものであり、かつドライエッチング
に対してマスクとなる前記絶縁膜の堆積速度が前記角部
分においてゼロ又は負であるため、前記絶縁膜の堆積が
角部分において停止するか又はエッチングが進行するこ
とにより、前記角部分に前記シリサイド層を露出せしめ
るものであり、前記シリサイド層が露出したゲート電極
の角部分より、前記ゲート電極のソース・ドレイン側の
両側面に形成されたシリサイド層のみを、異方性ドライ
エッチングにより選択的に除去することを特徴とする。
【００１７】また好ましくは前記ゲート電極のソース・
ドレインとの間に形成された開孔部の少なくともドレイ
ン側にソース・ドレイン領域と同一導電型の低濃度の不
純物拡散層を選択的に形成することを特徴としている。
ドレインとの間に形成された開孔部の少なくともドレイ
ン側にソース・ドレイン領域と同一導電型の低濃度の不
純物拡散層を選択的に形成することを特徴としている。
【００１８】前記シリサイド層のドライエッチングに対
してマスクとなる絶縁膜を、基板バイアス印加が可能な
プラズマＣＶＤ法によりシリコン基板上に堆積する工程
が、シリコン基板上に厚さの均一な絶縁膜を堆積した後
に行われるものであることを特徴とする。
してマスクとなる絶縁膜を、基板バイアス印加が可能な
プラズマＣＶＤ法によりシリコン基板上に堆積する工程
が、シリコン基板上に厚さの均一な絶縁膜を堆積した後
に行われるものであることを特徴とする。
【００１９】また前記シリコン基板上に厚さの均一な絶
縁膜を堆積する工程が、前記基板バイアス印加が可能な
プラズマＣＶＤ法により前記マスクとなる絶縁膜を堆積
する工程の初期において、基板バイアスの印加条件を変
更することにより行われようにすることもできる。
縁膜を堆積する工程が、前記基板バイアス印加が可能な
プラズマＣＶＤ法により前記マスクとなる絶縁膜を堆積
する工程の初期において、基板バイアスの印加条件を変
更することにより行われようにすることもできる。
【００２０】また好ましくは、前記シリサイドのドライ
エッチングに対してマスクとなる絶縁膜は、シリコンを
含有する絶縁膜であることを特徴とする。また更に好ま
しくは、前記シリサイドのドライエッチングに対してマ
スクとなる絶縁膜の成膜のための原料ガスが前記フロロ
カーボンガスであることを特徴とする。
エッチングに対してマスクとなる絶縁膜は、シリコンを
含有する絶縁膜であることを特徴とする。また更に好ま
しくは、前記シリサイドのドライエッチングに対してマ
スクとなる絶縁膜の成膜のための原料ガスが前記フロロ
カーボンガスであることを特徴とする。
【００２１】この他本発明の半導体装置の製造方法は、
前記第１の絶縁膜を用いることなく、ドライエッチング
のマスクとなる絶縁膜を基板バイアス可能なプラズマＣ
ＶＤ法によりシリコン基板と平行な面上に堆積する工程
と、前記基板バイアスの印加によりゲート電極の上部の
角の部分において絶縁膜の堆積速度をゼロか負の値とす
ることにより、前記角部分への前記絶縁膜の堆積を停止
するか又はエッチングを進行させて、前記角部分にシリ
サイドを露出せしめる工程と、前記絶縁膜をマスクとし
てゲートの角部分に露出したシリサイドを選択的に除去
する工程と、前記エッチングマスクとなる絶縁膜を全て
除去する工程とを全て前記フロロカーボンを含むガスを
用いて行い、さらに金属配線に必要な新たな絶縁膜を堆
積する工程とを有することを特徴としている。
前記第１の絶縁膜を用いることなく、ドライエッチング
のマスクとなる絶縁膜を基板バイアス可能なプラズマＣ
ＶＤ法によりシリコン基板と平行な面上に堆積する工程
と、前記基板バイアスの印加によりゲート電極の上部の
角の部分において絶縁膜の堆積速度をゼロか負の値とす
ることにより、前記角部分への前記絶縁膜の堆積を停止
するか又はエッチングを進行させて、前記角部分にシリ
サイドを露出せしめる工程と、前記絶縁膜をマスクとし
てゲートの角部分に露出したシリサイドを選択的に除去
する工程と、前記エッチングマスクとなる絶縁膜を全て
除去する工程とを全て前記フロロカーボンを含むガスを
用いて行い、さらに金属配線に必要な新たな絶縁膜を堆
積する工程とを有することを特徴としている。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図３は本発明の第
１の実施の形態に係る微細化ＭＯＳＦＥＴの製造方法を
示す工程断面図である。本工程断面図においては、ＣＭ
ＯＳ回路を構成する場合を例として、ウエル拡散層と素
子分離用絶縁膜を形成した以降の本発明の半導体装置の
形成方法に直接係わる工程部分のみを図示している。
施の形態を詳細に説明する。図１乃至図３は本発明の第
１の実施の形態に係る微細化ＭＯＳＦＥＴの製造方法を
示す工程断面図である。本工程断面図においては、ＣＭ
ＯＳ回路を構成する場合を例として、ウエル拡散層と素
子分離用絶縁膜を形成した以降の本発明の半導体装置の
形成方法に直接係わる工程部分のみを図示している。
【００２３】図１（ａ）に示すように、Ｐ型のウエル拡
散層１ａとＮ型のウエル拡散層１ｂを設けたシリコン基
板１に、絶縁層からなる素子分離領域２を形成する。素
子分離領域２の形成には、窒化膜（ＳｉＮ）をマスクと
してシリコン基板及びポリシリコンを熱酸化することに
より厚いＳｉＯ2 を形成するＬＯＣＯＳ（Local Oxidat
ion of Silicon）型の構造や、シリコンに対して溝を形
成し、その溝にＳｉＯ2 等の絶縁膜を埋め込み、ＣＭＰ
法により表面を研磨するＳＴＩ（Shallow Trench Isola
tion）型の構造が用いられる。本第１の実施の形態にお
いては、ＳＴＩ型の素子分離構造を用いる場合について
説明する。
散層１ａとＮ型のウエル拡散層１ｂを設けたシリコン基
板１に、絶縁層からなる素子分離領域２を形成する。素
子分離領域２の形成には、窒化膜（ＳｉＮ）をマスクと
してシリコン基板及びポリシリコンを熱酸化することに
より厚いＳｉＯ2 を形成するＬＯＣＯＳ（Local Oxidat
ion of Silicon）型の構造や、シリコンに対して溝を形
成し、その溝にＳｉＯ2 等の絶縁膜を埋め込み、ＣＭＰ
法により表面を研磨するＳＴＩ（Shallow Trench Isola
tion）型の構造が用いられる。本第１の実施の形態にお
いては、ＳＴＩ型の素子分離構造を用いる場合について
説明する。
【００２４】次に温度８００℃、ドライ酸素を用いた熱
酸化法によりゲート酸化膜（ＳｉＯ2 ）３を厚さ６０Ａ
形成する。その上にゲート電極材料となるポリシリコン
をＣＶＤ（Chemical Vapor Deposition)法により厚さ５
０００Ａ堆積する。引き続きイオン注入法により、不純
物のドーピングを行って前記ポリシリコンを導電性とし
た後、リソグラフィー技術とＲＩＥ（Reactive Ion Etc
hing）技術を用いて、ゲート長０．３μｍ以下となるよ
う加工し、ポリシリコンからなるゲート電極４を形成す
る。
酸化法によりゲート酸化膜（ＳｉＯ2 ）３を厚さ６０Ａ
形成する。その上にゲート電極材料となるポリシリコン
をＣＶＤ（Chemical Vapor Deposition)法により厚さ５
０００Ａ堆積する。引き続きイオン注入法により、不純
物のドーピングを行って前記ポリシリコンを導電性とし
た後、リソグラフィー技術とＲＩＥ（Reactive Ion Etc
hing）技術を用いて、ゲート長０．３μｍ以下となるよ
う加工し、ポリシリコンからなるゲート電極４を形成す
る。
【００２５】次に高融点金属を堆積するための前処理と
して、ドライエッチングまたはウエットエッチングによ
り図１（ｂ）のソース・ドレイン領域５の表面上のゲー
ト酸化膜３を除去する。引き続き前記導電性ポリシリコ
ンゲート電極４及びこれに隣接する前記シリコンが露出
した導電性ソース・ドレイン領域の表面にシリサイドを
形成するため、図１（ｂ）に示すように、スパッタ法を
用いて例えばＴｉ等の一体の高融点金属膜６、７、８及
び９を厚さ１５００Ａ堆積する。
して、ドライエッチングまたはウエットエッチングによ
り図１（ｂ）のソース・ドレイン領域５の表面上のゲー
ト酸化膜３を除去する。引き続き前記導電性ポリシリコ
ンゲート電極４及びこれに隣接する前記シリコンが露出
した導電性ソース・ドレイン領域の表面にシリサイドを
形成するため、図１（ｂ）に示すように、スパッタ法を
用いて例えばＴｉ等の一体の高融点金属膜６、７、８及
び９を厚さ１５００Ａ堆積する。
【００２６】前記前処理用ドライエッチングとしては、
ＣＦ4 及びＨＦ系のガスやＣｌ系のガスを用いた反応性
イオンエッチングや、ＡｒやＯ2 のスパッタによるエッ
チングを用いることができる。またウエットエッチング
としては、ＮＨ4 Ｆ系、ＨＦ系及び超純水による反応性
のエッチングを用いることができる。
ＣＦ4 及びＨＦ系のガスやＣｌ系のガスを用いた反応性
イオンエッチングや、ＡｒやＯ2 のスパッタによるエッ
チングを用いることができる。またウエットエッチング
としては、ＮＨ4 Ｆ系、ＨＦ系及び超純水による反応性
のエッチングを用いることができる。
【００２７】さらにシリサイドを形成するための高融点
金属膜６、７、８及び９としては、前記Ｔｉの他にＣ
ｏ、Ｎｉ、Ｗ等を用いることができる。またこれら高融
点金属膜の形成方法としては、前記スパッタ法の他にＣ
ＶＤ法を用いることもできる。
金属膜６、７、８及び９としては、前記Ｔｉの他にＣ
ｏ、Ｎｉ、Ｗ等を用いることができる。またこれら高融
点金属膜の形成方法としては、前記スパッタ法の他にＣ
ＶＤ法を用いることもできる。
【００２８】次に前記ゲート電極４をイオン注入マスク
とし、図１（ｂ）のソース・ドレインとなる領域５を導
電性にするため、前記高融点金属膜８を通してイオン注
入を行う。前記ソース・ドレイン領域をＮ型とする場合
には例えばＡｓが、Ｐ型とする場合には例えばＢＦ2
が、それぞれイオンソースとして用いられる。
とし、図１（ｂ）のソース・ドレインとなる領域５を導
電性にするため、前記高融点金属膜８を通してイオン注
入を行う。前記ソース・ドレイン領域をＮ型とする場合
には例えばＡｓが、Ｐ型とする場合には例えばＢＦ2
が、それぞれイオンソースとして用いられる。
【００２９】なお、前記ソース・ドレイン領域へのイオ
ン注入は、前記高融点金属の堆積前に、ゲート絶縁膜を
通して行うこともできる。図１（ｂ）に示す状態では、
ポリシリコンゲート４とソース・ドレイン拡散層５と
は、その上に一体の膜として堆積されたＴｉ膜６、７及
び８及び素子分離領域２を覆うゲート絶縁膜３の上のＴ
ｉ膜９により互いに電気的に短絡している。次にポリシ
リコンゲート４と、これを覆うＴｉ膜６、７、及びソー
ス・ドレイン領域５と、これを覆うＴｉ膜８との間にシ
リサイド反応を生ぜしめて、これらのＴｉ膜をＴｉシリ
サイドとするための熱処理を行う。
ン注入は、前記高融点金属の堆積前に、ゲート絶縁膜を
通して行うこともできる。図１（ｂ）に示す状態では、
ポリシリコンゲート４とソース・ドレイン拡散層５と
は、その上に一体の膜として堆積されたＴｉ膜６、７及
び８及び素子分離領域２を覆うゲート絶縁膜３の上のＴ
ｉ膜９により互いに電気的に短絡している。次にポリシ
リコンゲート４と、これを覆うＴｉ膜６、７、及びソー
ス・ドレイン領域５と、これを覆うＴｉ膜８との間にシ
リサイド反応を生ぜしめて、これらのＴｉ膜をＴｉシリ
サイドとするための熱処理を行う。
【００３０】前記熱処理はＲＴＡ(Rapid Thermal Annea
l)法を用いて第１の熱処理を７５０℃、３０秒行った
後、引き続き第２の熱処理を９５０℃、３０秒行うこと
により、図１（ｃ）に示すように、前記ポリシリコンゲ
ート４及びソース・ドレイン領域５の表面を覆うＴｉ膜
６、７及び８を一体のＴｉシリサイド層１０、１１、１
２とする。この時素子分離領域２を覆うゲート絶縁膜３
の上のＴｉ膜９は、直接シリコン又はポリシリコンと接
していないため、Ｔｉシリサイド層とならない。
l)法を用いて第１の熱処理を７５０℃、３０秒行った
後、引き続き第２の熱処理を９５０℃、３０秒行うこと
により、図１（ｃ）に示すように、前記ポリシリコンゲ
ート４及びソース・ドレイン領域５の表面を覆うＴｉ膜
６、７及び８を一体のＴｉシリサイド層１０、１１、１
２とする。この時素子分離領域２を覆うゲート絶縁膜３
の上のＴｉ膜９は、直接シリコン又はポリシリコンと接
していないため、Ｔｉシリサイド層とならない。
【００３１】通常ポリシリコンゲート電極４のゲート長
が０．３μｍ以下になれば、高融点金属からシリサイド
への相転移が進まなくなり、細線効果によるシリサイド
の反応抑制が起ってゲート抵抗の急増を生ずることが知
られている。
が０．３μｍ以下になれば、高融点金属からシリサイド
への相転移が進まなくなり、細線効果によるシリサイド
の反応抑制が起ってゲート抵抗の急増を生ずることが知
られている。
【００３２】本第１の実施の形態の場合、例えばゲート
長に等しい図１（ｃ）の１０の長さが０．２５μｍであ
ったとすれば、ゲート電極のソース・ドレイン側の両側
面１１の高さが０．３μｍであり、さらにソース・ドレ
イン上のＴｉシリサイド１２の長さがそれぞれ０．３μ
ｍであるため、前記Ｔｉシリサイドの反応は、合計して
長さ１．４５μｍの立体的な面上で一体となって進むこ
ととなり反応を阻害する細線効果を生ずることはない。
長に等しい図１（ｃ）の１０の長さが０．２５μｍであ
ったとすれば、ゲート電極のソース・ドレイン側の両側
面１１の高さが０．３μｍであり、さらにソース・ドレ
イン上のＴｉシリサイド１２の長さがそれぞれ０．３μ
ｍであるため、前記Ｔｉシリサイドの反応は、合計して
長さ１．４５μｍの立体的な面上で一体となって進むこ
ととなり反応を阻害する細線効果を生ずることはない。
【００３３】また従来、ポリシリコンゲート電極上のシ
リサイド１０とソース・ドレイン領域上のシリサイド１
２とが、シリサイド形成時にサイドウオールを介して電
気的に短絡するブリッジング現象の発生が問題とされ、
これを抑制するためシリサイド形成は低温かつ短時間に
行う必要があった。しかし、低温短時間の従来条件で
は、均一で高品質なシリサイド層を得ることは困難であ
った。
リサイド１０とソース・ドレイン領域上のシリサイド１
２とが、シリサイド形成時にサイドウオールを介して電
気的に短絡するブリッジング現象の発生が問題とされ、
これを抑制するためシリサイド形成は低温かつ短時間に
行う必要があった。しかし、低温短時間の従来条件で
は、均一で高品質なシリサイド層を得ることは困難であ
った。
【００３４】本第１の実施の形態においては、ポリシリ
コンゲート電極４を覆うＴｉシリサイド層１０、１１と
ソース・ドレイン領域５を覆うＴｉシリサイド層１２と
は、もともと一体のものとして形成されるため、ブリッ
ジング効果に基づくＴｉシリサイドの反応温度と時間の
制約がなく、均一でかつ最良の膜質が得られるよう自由
に熱処理条件を設定することができる。
コンゲート電極４を覆うＴｉシリサイド層１０、１１と
ソース・ドレイン領域５を覆うＴｉシリサイド層１２と
は、もともと一体のものとして形成されるため、ブリッ
ジング効果に基づくＴｉシリサイドの反応温度と時間の
制約がなく、均一でかつ最良の膜質が得られるよう自由
に熱処理条件を設定することができる。
【００３５】次に図２（ｄ）に示すように未反応のＴ
ｉ、すなわち本実施の形態におけるＳＴＩ領域２を覆う
ゲート絶縁膜３の上の金属Ｔｉ９を選択的に除去する。
これには例えばＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶液によ
る反応性ウエットエッチングを用いることができる。
ｉ、すなわち本実施の形態におけるＳＴＩ領域２を覆う
ゲート絶縁膜３の上の金属Ｔｉ９を選択的に除去する。
これには例えばＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶液によ
る反応性ウエットエッチングを用いることができる。
【００３６】次に図２（ｅ）に示すように、例えばＴＥ
ＯＳ(Tetra-Etyl-Ortho-Silicate)ガスを用いたＬＰＣ
ＶＤ(Low Pressure Chemical Vapor Deposition)法によ
り、厚さ２００Ａの薄い第１の絶縁膜 (SiO 2 膜) １３
を堆積する。引き続き第２の絶縁膜 (SiO 2 膜) １４
を、例えば低圧のＳｉＨ4 又はＴＥＯＳを原料ガスと
し、バイアススパッタ機構を有するプラズマＣＶＤ法を
用いて形成する。
ＯＳ(Tetra-Etyl-Ortho-Silicate)ガスを用いたＬＰＣ
ＶＤ(Low Pressure Chemical Vapor Deposition)法によ
り、厚さ２００Ａの薄い第１の絶縁膜 (SiO 2 膜) １３
を堆積する。引き続き第２の絶縁膜 (SiO 2 膜) １４
を、例えば低圧のＳｉＨ4 又はＴＥＯＳを原料ガスと
し、バイアススパッタ機構を有するプラズマＣＶＤ法を
用いて形成する。
【００３７】具体的には銅のコイルに低周波電力を印加
することにより得られる誘導結合エネルギーを利用して
高密度プラズマ源を形成し、これにエッチング作用を与
えるため処理基板に直流バイアスを印加する。すなわち
ＩＣＰ(Inductive Coupled Plasma)型のＨＤＰ(High De
nsity Plasma) による成膜方法を用いる。ここでＨＤＰ
の形成には、ＥＣＲ(Electron Cyclotron Resonance)や
Helicon Wave ExcitedPlasma 等を用いても良い。
することにより得られる誘導結合エネルギーを利用して
高密度プラズマ源を形成し、これにエッチング作用を与
えるため処理基板に直流バイアスを印加する。すなわち
ＩＣＰ(Inductive Coupled Plasma)型のＨＤＰ(High De
nsity Plasma) による成膜方法を用いる。ここでＨＤＰ
の形成には、ＥＣＲ(Electron Cyclotron Resonance)や
Helicon Wave ExcitedPlasma 等を用いても良い。
【００３８】また第２の絶縁膜としてはＳｉＯ2 の他、
ＳｉＯＮ、ＳｉＢＮ、フロロカーボンを含む成膜材料を
用いた絶縁膜、例えばＳｉＯＦ、ＳｉＯ2 ＋Ｆ等を使用
することができる。
ＳｉＯＮ、ＳｉＢＮ、フロロカーボンを含む成膜材料を
用いた絶縁膜、例えばＳｉＯＦ、ＳｉＯ2 ＋Ｆ等を使用
することができる。
【００３９】前記第２の絶縁膜１４の堆積時に、処理基
板に直流バイアスを印加することにより、方向性を得た
イオンがエッチング作用を持つようになる。すなわち処
理基板に対する直流バイアス印加条件を適切に設定する
ことにより、ゲート電極の頂上部に当る、パターンの凸
部の処理基板に対して平行な面上とパターンの凹部とに
は、前記第２の絶縁膜１４の堆積速度が正であり堆積が
進む一方、ゲート電極の凸部の角では堆積速度がゼロか
負の値を有するようになり、前記絶縁膜の堆積が停止す
るか又は逆に絶縁膜のエッチングが進行する。
板に直流バイアスを印加することにより、方向性を得た
イオンがエッチング作用を持つようになる。すなわち処
理基板に対する直流バイアス印加条件を適切に設定する
ことにより、ゲート電極の頂上部に当る、パターンの凸
部の処理基板に対して平行な面上とパターンの凹部とに
は、前記第２の絶縁膜１４の堆積速度が正であり堆積が
進む一方、ゲート電極の凸部の角では堆積速度がゼロか
負の値を有するようになり、前記絶縁膜の堆積が停止す
るか又は逆に絶縁膜のエッチングが進行する。
【００４０】このようにして図２（ｅ）の１５に示すよ
うに、処理基板上に形成されたパターンの凸部の角が、
４０度〜５０度の角度で１５のように削り落とされた形
状となり、ゲート電極の凸部の角の部分において先に堆
積した前記第１の絶縁膜１３を露出させる。さらに４０
度〜５０度の角度を維持してエッチングが進行すること
により、前記第１の絶縁膜１３がパターン凸部の角で完
全に除去された成膜状態を実現することができる。この
ように、エッチングと堆積の両方の性質を兼ね備えた成
膜方法を用いて、例えば厚さ３０００ＡのＳｉＯ2 膜を
第２の絶縁膜１４として堆積する。
うに、処理基板上に形成されたパターンの凸部の角が、
４０度〜５０度の角度で１５のように削り落とされた形
状となり、ゲート電極の凸部の角の部分において先に堆
積した前記第１の絶縁膜１３を露出させる。さらに４０
度〜５０度の角度を維持してエッチングが進行すること
により、前記第１の絶縁膜１３がパターン凸部の角で完
全に除去された成膜状態を実現することができる。この
ように、エッチングと堆積の両方の性質を兼ね備えた成
膜方法を用いて、例えば厚さ３０００ＡのＳｉＯ2 膜を
第２の絶縁膜１４として堆積する。
【００４１】第２の絶縁膜１４の形成時に処理基板に直
流バイアスを印加することにより得られた、Ｔｉシリサ
イド層１０、１１を含むポリシリコンゲート電極３の上
の第１、第２の絶縁膜１３、１４の成膜状態が図２
（ｅ）に示されている。パターンの凸部に相当するポリ
シリコンゲート電極４のソース・ドレイン側の角の部分
で、前記第１、第２のＳｉＯ2 膜が図２（ｅ）の１５に
示すように４０度〜５０度の角度でエッチングされ、更
に下部のシリサイド層１０、１１とポリシリコンゲート
電極４の角の一部を含めてエッチングが進行している。
流バイアスを印加することにより得られた、Ｔｉシリサ
イド層１０、１１を含むポリシリコンゲート電極３の上
の第１、第２の絶縁膜１３、１４の成膜状態が図２
（ｅ）に示されている。パターンの凸部に相当するポリ
シリコンゲート電極４のソース・ドレイン側の角の部分
で、前記第１、第２のＳｉＯ2 膜が図２（ｅ）の１５に
示すように４０度〜５０度の角度でエッチングされ、更
に下部のシリサイド層１０、１１とポリシリコンゲート
電極４の角の一部を含めてエッチングが進行している。
【００４２】ここで第１のＳｉＯ2 膜１３がポリシリコ
ンゲート電極４の角の部分に残留した状態で第２のＳｉ
Ｏ2 膜１４の堆積が終了した場合には、フロロカーボン
系のエッチングガスを用いて前記エッジ部分に残留した
第１のＳｉＯ2 膜１３と下部のシリサイド層１０、１１
とポリシリコン電極４のエッジ部分とを除去することに
より、前記図２（ｅ）に示す成膜状態とすることができ
る。
ンゲート電極４の角の部分に残留した状態で第２のＳｉ
Ｏ2 膜１４の堆積が終了した場合には、フロロカーボン
系のエッチングガスを用いて前記エッジ部分に残留した
第１のＳｉＯ2 膜１３と下部のシリサイド層１０、１１
とポリシリコン電極４のエッジ部分とを除去することに
より、前記図２（ｅ）に示す成膜状態とすることができ
る。
【００４３】このようにしてポリシリコンゲートの角の
部分に露出したＴｉシリサイド層を先に堆積した第１、
第２のＳｉＯ2 膜１３、１４をエッチングマスクとし
て、Ｔｉシリサイドのドライエッチング条件を用い、図
２（ｆ）の１６に示すように選択的に除去する。この工
程でポリシリコンゲート電極４と導電性のソース・ドレ
イン領域５とは、図２（ｆ）に示す開孔部１６により電
気的に分離される。
部分に露出したＴｉシリサイド層を先に堆積した第１、
第２のＳｉＯ2 膜１３、１４をエッチングマスクとし
て、Ｔｉシリサイドのドライエッチング条件を用い、図
２（ｆ）の１６に示すように選択的に除去する。この工
程でポリシリコンゲート電極４と導電性のソース・ドレ
イン領域５とは、図２（ｆ）に示す開孔部１６により電
気的に分離される。
【００４４】ここで前記第２の絶縁膜１４の形成の前
に、第１の均一な絶縁膜１３を形成する理由は次の通り
である。あらかじめＴＥＯＳを用いた低圧ＣＶＤ法によ
り均一で、かつ緻密な第１のＳｉＯ2 膜を凹凸のある基
板１の表面に設けることにより、引き続き行うバイアス
スパッタ機構を有するプラズマＣＶＤ法による第２のＳ
ｉＯ2 膜の形成とエッチングをより良好に進めることが
できる。またこのようにして得られた絶縁膜は、シリサ
イドのドライエッチングに対して優れたマスク作用が認
められる。
に、第１の均一な絶縁膜１３を形成する理由は次の通り
である。あらかじめＴＥＯＳを用いた低圧ＣＶＤ法によ
り均一で、かつ緻密な第１のＳｉＯ2 膜を凹凸のある基
板１の表面に設けることにより、引き続き行うバイアス
スパッタ機構を有するプラズマＣＶＤ法による第２のＳ
ｉＯ2 膜の形成とエッチングをより良好に進めることが
できる。またこのようにして得られた絶縁膜は、シリサ
イドのドライエッチングに対して優れたマスク作用が認
められる。
【００４５】次に前記開孔部１６を通して、図３（ｇ）
の１７に示すように低濃度のイオン注入を行い、エクス
テンション層１７を形成する。引き続き第３の絶縁膜１
８としてＨＤＰによるＣＶＤ法を用いたＳｉＯ2 膜を厚
さ７０００Ａ堆積し、表面を例えばＣＭＰ法により平坦
化した後、コンタクトホールを設けて第１層配線に接続
するためアルミニウム１９を堆積し、さらに第１層配線
２１の形成と第４の絶縁膜２０の形成へと工程を進め
る。このようにして完成された均一でかつ高品質なＴｉ
シリサイド層１０及び１２を有する微細化ＭＯＳＦＥＴ
の工程断面を図３（ｈ）に示す。
の１７に示すように低濃度のイオン注入を行い、エクス
テンション層１７を形成する。引き続き第３の絶縁膜１
８としてＨＤＰによるＣＶＤ法を用いたＳｉＯ2 膜を厚
さ７０００Ａ堆積し、表面を例えばＣＭＰ法により平坦
化した後、コンタクトホールを設けて第１層配線に接続
するためアルミニウム１９を堆積し、さらに第１層配線
２１の形成と第４の絶縁膜２０の形成へと工程を進め
る。このようにして完成された均一でかつ高品質なＴｉ
シリサイド層１０及び１２を有する微細化ＭＯＳＦＥＴ
の工程断面を図３（ｈ）に示す。
【００４６】次に図４を用いて本発明の第２の実施の形
態を説明する。前記第１の実施の形態においては、シリ
サイドのドライエッチングに対してマスクとなる第１、
第２の絶縁膜としてＳｉＯ2 膜を用いたが、本第２の実
施の形態においては第２の絶縁膜としてフロロカーボン
系の絶縁膜、すなわちＳｉＯＦ、ＳｉＯ2 ＋Ｆを用い、
第１の絶縁膜の形成を省略することができる。
態を説明する。前記第１の実施の形態においては、シリ
サイドのドライエッチングに対してマスクとなる第１、
第２の絶縁膜としてＳｉＯ2 膜を用いたが、本第２の実
施の形態においては第２の絶縁膜としてフロロカーボン
系の絶縁膜、すなわちＳｉＯＦ、ＳｉＯ2 ＋Ｆを用い、
第１の絶縁膜の形成を省略することができる。
【００４７】図４（ａ）は、第１の絶縁膜の形成を省略
し、第２の絶縁膜としてフロロカーボン系の膜２２を用
いて、前述のエッチングと堆積とを同時に行う場合の工
程を示す断面図である。第２の絶縁膜２２の堆積は前記
第１の実施の形態と同様、処理基板への直流バイアス印
加が可能なＣＶＤ装置を用いて行う。成膜ガスとしては
例えばＣＦ4 、Ｃ2 Ｆ6 、Ｃ4 Ｆ8 、ＣＯ等を含むガス
系を用いることができる。
し、第２の絶縁膜としてフロロカーボン系の膜２２を用
いて、前述のエッチングと堆積とを同時に行う場合の工
程を示す断面図である。第２の絶縁膜２２の堆積は前記
第１の実施の形態と同様、処理基板への直流バイアス印
加が可能なＣＶＤ装置を用いて行う。成膜ガスとしては
例えばＣＦ4 、Ｃ2 Ｆ6 、Ｃ4 Ｆ8 、ＣＯ等を含むガス
系を用いることができる。
【００４８】図４（ａ）において、第２の絶縁膜２２を
形成する際、ポリシリコンゲート４の角の部分における
エッチング速度とその他の部分における堆積速度との比
が、十分高い値となるよう条件設定することにより、シ
リコン基板表面のパターンの凹部とパターン凸部の基板
表面に対して平行な面上では第２の絶縁膜２２の堆積が
進行し、パターン凸部の角の部分では１５に示すように
エッチングを進行させる。このようにして図４（ａ）に
示すように、ポリシリコンゲート４を覆うＴｉシリサイ
ド１０、１１をその角の部分で露出させることができ
る。
形成する際、ポリシリコンゲート４の角の部分における
エッチング速度とその他の部分における堆積速度との比
が、十分高い値となるよう条件設定することにより、シ
リコン基板表面のパターンの凹部とパターン凸部の基板
表面に対して平行な面上では第２の絶縁膜２２の堆積が
進行し、パターン凸部の角の部分では１５に示すように
エッチングを進行させる。このようにして図４（ａ）に
示すように、ポリシリコンゲート４を覆うＴｉシリサイ
ド１０、１１をその角の部分で露出させることができ
る。
【００４９】次に先に堆積した第２の絶縁膜２２をマス
クとし、Ｔｉシリサイドに対するドライエッチング条件
を用いて、Ｔｉシリサイド層の露出部分からこれを選択
的に除去する。この工程でポリシリコンゲート電極４と
導電性のソース・ドレイン領域とは電気的に分離され
る。
クとし、Ｔｉシリサイドに対するドライエッチング条件
を用いて、Ｔｉシリサイド層の露出部分からこれを選択
的に除去する。この工程でポリシリコンゲート電極４と
導電性のソース・ドレイン領域とは電気的に分離され
る。
【００５０】ポリシリコンゲート電極４の両側面のＴｉ
シリサイド層が除去されることにより形成された開孔部
を通じて低濃度のイオン注入を行い、図４（ｂ）に示す
エクステンション領域１７を形成する。次に第２の絶縁
膜２２をＯ2 プラズマ中で分解し完全に除去する。
シリサイド層が除去されることにより形成された開孔部
を通じて低濃度のイオン注入を行い、図４（ｂ）に示す
エクステンション領域１７を形成する。次に第２の絶縁
膜２２をＯ2 プラズマ中で分解し完全に除去する。
【００５１】次に図４（ｂ）に示すように、第３の絶縁
膜として例えば前記第２の絶縁膜と同様フロロカーボン
系の絶縁膜２３を厚さ９０００Ａ堆積し、ＣＭＰ技術を
用いて平坦化した後コンタクトホールを設けて第１層配
線に接続するための金属層２４を堆積し、さらに第１層
配線２６の形成と第４の絶縁膜２５の形成へと工程を進
め、図４（ｂ）に示す微細化ＭＯＳＦＥＴから構成され
る半導体装置を完成する。
膜として例えば前記第２の絶縁膜と同様フロロカーボン
系の絶縁膜２３を厚さ９０００Ａ堆積し、ＣＭＰ技術を
用いて平坦化した後コンタクトホールを設けて第１層配
線に接続するための金属層２４を堆積し、さらに第１層
配線２６の形成と第４の絶縁膜２５の形成へと工程を進
め、図４（ｂ）に示す微細化ＭＯＳＦＥＴから構成され
る半導体装置を完成する。
【００５２】なお本発明は上記の実施の形態に限定され
ることはない。例えば前記第１の実施の形態において、
シリサイドのドライエッチングに対してマスクとなる第
１、第２の絶縁膜の形成は別個の絶縁膜形成工程を用い
て行ったが、共にバイアススパッタ機構を有するプラズ
マＣＶＤ法を用い、前記絶縁膜堆積の初期には基板バイ
アスを印加しないようにして、前記第１の絶縁膜に相当
する均一な絶縁膜を形成しても良い。
ることはない。例えば前記第１の実施の形態において、
シリサイドのドライエッチングに対してマスクとなる第
１、第２の絶縁膜の形成は別個の絶縁膜形成工程を用い
て行ったが、共にバイアススパッタ機構を有するプラズ
マＣＶＤ法を用い、前記絶縁膜堆積の初期には基板バイ
アスを印加しないようにして、前記第１の絶縁膜に相当
する均一な絶縁膜を形成しても良い。
【００５３】前記第２の実施の形態において、第２の絶
縁膜の形成にフロロカーボン系の絶縁膜を用い、第１の
絶縁膜の形成を省略したが、第１の絶縁膜の形成を省略
することなく、前記第１の絶縁膜の上にフロロカーボン
系の絶縁膜を形成しても良い。またシリサイドのドライ
エッチングや絶縁膜の除去にフロロカーボン系のガスを
用いることができる。
縁膜の形成にフロロカーボン系の絶縁膜を用い、第１の
絶縁膜の形成を省略したが、第１の絶縁膜の形成を省略
することなく、前記第１の絶縁膜の上にフロロカーボン
系の絶縁膜を形成しても良い。またシリサイドのドライ
エッチングや絶縁膜の除去にフロロカーボン系のガスを
用いることができる。
【００５４】配線に用いる前記第３、第４の絶縁膜は、
ＨＤＰを用いたＣＶＤ法によるＳｉＯ2 膜としても良
い。配線材料としては必ずしもアルミニウムに限らず、
Ｔｉ／ＡｌやＡｌ／Ｓｉ、Ａｌ／Ｓｉ／Ｃｕ、あるいは
単独のＣｕ等、高信頼性の配線材料を用いることができ
る。また上記の説明は全てＮチャネルＭＯＳＦＥＴにつ
いて行ったが、同様な構造はＰチャネルＭＯＳＦＥＴに
も適用できる。その他本発明の要旨を逸脱しない範囲で
種々に変形して実施することができる。
ＨＤＰを用いたＣＶＤ法によるＳｉＯ2 膜としても良
い。配線材料としては必ずしもアルミニウムに限らず、
Ｔｉ／ＡｌやＡｌ／Ｓｉ、Ａｌ／Ｓｉ／Ｃｕ、あるいは
単独のＣｕ等、高信頼性の配線材料を用いることができ
る。また上記の説明は全てＮチャネルＭＯＳＦＥＴにつ
いて行ったが、同様な構造はＰチャネルＭＯＳＦＥＴに
も適用できる。その他本発明の要旨を逸脱しない範囲で
種々に変形して実施することができる。
【００５５】
【発明の効果】上述したように本発明によれば、従来の
ＳＡＬＩＣＩＤＥ構造を有する半導体装置の製造方法に
おいて、ポリシリコンゲート電極及びソース・ドレイン
領域上のシリサイド形成をそれぞれ別個に行っていたた
め問題となっていた細線効果を、ポリシリコンゲート電
極の表面とエクステンション領域とソース・ドレイン領
域上のシリサイドを一体のものとして形成することによ
り回避し、シリサイド形成の熱処理を高温で行うことを
可能にして、より均一でかつ高品質なシリサイド膜を形
成することができる。このように均一でかつ高品質なシ
リサイド膜を微細化ＭＯＳＦＥＴからなる半導体装置の
製造方法に適用すれば、従来問題となっていたポリシリ
コンゲートのゲート抵抗の増大や、ソース・ドレイン領
域に発生する配線金属のスパイク状の突き抜けを防止す
ることができる。
ＳＡＬＩＣＩＤＥ構造を有する半導体装置の製造方法に
おいて、ポリシリコンゲート電極及びソース・ドレイン
領域上のシリサイド形成をそれぞれ別個に行っていたた
め問題となっていた細線効果を、ポリシリコンゲート電
極の表面とエクステンション領域とソース・ドレイン領
域上のシリサイドを一体のものとして形成することによ
り回避し、シリサイド形成の熱処理を高温で行うことを
可能にして、より均一でかつ高品質なシリサイド膜を形
成することができる。このように均一でかつ高品質なシ
リサイド膜を微細化ＭＯＳＦＥＴからなる半導体装置の
製造方法に適用すれば、従来問題となっていたポリシリ
コンゲートのゲート抵抗の増大や、ソース・ドレイン領
域に発生する配線金属のスパイク状の突き抜けを防止す
ることができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造工程の続きを示す断面図。
製造工程の続きを示す断面図。
【図３】本発明の第１の実施の形態に係る半導体装置の
製造工程の続きを示す断面図。
製造工程の続きを示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図５】従来の半導体装置の製造工程を示す断面図。
１…シリコン基板 １ａ…Ｐウエル拡散領域 １ｂ…Ｎウエル拡散領域 ２…ＳＴＩ素子分離領域 ３…ゲート絶縁膜 ４…ポリシリコンゲート ５…ソース・ドレイン領域 ６…ポリシリコンゲート上面の高融点金属膜 ７…ポリシリコンゲートの両側面の高融点金属膜 ８…ソース・ドレイン領域上の高融点金属膜 ９…ゲート絶縁膜で覆われたＳＴＩ素子分離領域上の高
融点金属膜 １０…ポリシリコンゲート上面の高融点金属シリサイド
層 １１…ポリシリコンゲートの両側面の高融点金属シリサ
イド層 １２…ソース・ドレイン領域上の高融点金属シリサイド
層 １３…第１の絶縁膜 １４…バイアス印加方式で形成した第２の絶縁膜 １５…ポリシリコンゲートの角の部分のエッチング面 １６…高融点金属シリサイドの除去により生じた開孔部 １７…低濃度のエクステンション拡散層 １７ａ…サイドウォール絶縁層 １７ｂ…ブリッジングにより生じたシリサイドの短絡部
分 １８…第３の絶縁層 １９…第１層金属配線と接続するコンタクトホール中の
金属 ２０…第４の絶縁層 ２１…第１層金属配線 ２２…フロロカーボンを用いたバイアス印加方式で形成
した第２の絶縁膜 ２３…第２の絶縁膜除去後に形成した第３の絶縁層 ２４…第１層金属配線と接続するコンタクトホール中の
金属 ２５…第４の絶縁層 ２６…第１層金属配線 ２７…ソース・ドレイン接合を突き抜く金属スパイク
融点金属膜 １０…ポリシリコンゲート上面の高融点金属シリサイド
層 １１…ポリシリコンゲートの両側面の高融点金属シリサ
イド層 １２…ソース・ドレイン領域上の高融点金属シリサイド
層 １３…第１の絶縁膜 １４…バイアス印加方式で形成した第２の絶縁膜 １５…ポリシリコンゲートの角の部分のエッチング面 １６…高融点金属シリサイドの除去により生じた開孔部 １７…低濃度のエクステンション拡散層 １７ａ…サイドウォール絶縁層 １７ｂ…ブリッジングにより生じたシリサイドの短絡部
分 １８…第３の絶縁層 １９…第１層金属配線と接続するコンタクトホール中の
金属 ２０…第４の絶縁層 ２１…第１層金属配線 ２２…フロロカーボンを用いたバイアス印加方式で形成
した第２の絶縁膜 ２３…第２の絶縁膜除去後に形成した第３の絶縁層 ２４…第１層金属配線と接続するコンタクトホール中の
金属 ２５…第４の絶縁層 ２６…第１層金属配線 ２７…ソース・ドレイン接合を突き抜く金属スパイク
Claims (8)
- 【請求項１】 シリコン基板上にゲート絶縁膜を形成
し、前記ゲート絶縁膜上に多結晶シリコン膜を堆積し、
前記多結晶シリコン膜をゲート電極に加工する工程と、 ソース・ドレイン領域上のゲート絶縁膜を除去し、前記
多結晶シリコン膜からなるゲート電極の上面及びソース
・ドレイン側の両側面及び前記ゲート絶縁膜の除去によ
りシリコン表面が露出した前記ソース・ドレイン領域を
含むシリコン基板の全表面に一体の金属膜を堆積する工
程と、 前記シリコン基板を熱処理することにより、多結晶シリ
コンからなる前記ゲート電極の上面及びソース・ドレイ
ン側の両側面及びシリコン表面が露出した前記ソース・
ドレイン領域上の金属膜を一体のシリサイド層として下
地シリコンと反応せしめる工程と、 前記シリコン基板の全表面に堆積した金属膜のうち、多
結晶シリコン又はシリコンと直接接触していないため、
シリサイドとならなかった金属膜を選択的に除去する工
程と、 前記シリサイド層のドライエッチングに対してマスクと
なる絶縁膜を、基板バイアス印加が可能なプラズマＣＶ
Ｄ法によりシリコン基板上に堆積する工程とを有し、 前記絶縁膜をシリコン基板上に堆積する工程は、前記基
板バイアスを印加することにより、シリコン基板表面か
ら凸型に形成された前記ゲート電極上部のソース・ドレ
イン側の角部分において、前記マスクとなる絶縁膜の堆
積速度がゼロ又は負の値となり、その他の部分において
正の値となるものであり、 前記マスクとなる絶縁膜の堆積速度が角部分においてゼ
ロ又は負であるため、前記マスクとなる絶縁膜の堆積が
角部分において停止するか又は前記マスクとなる絶縁膜
のエッチングが角部分において進行することにより、角
部分に前記シリサイド層を露出せしめるものであって、 かつ前記シリサイド層が露出した前記ゲート電極の角部
分より、前記ゲート電極のソース・ドレイン側の両側面
に形成されたシリサイド層のみを、異方性ドライエッチ
ングにより選択的に除去することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記ゲート電極のソース・ドレイン側の
両側面に形成されたシリサイド層のみを選択的に除去す
ることにより形成された開孔部のうち、少なくともドレ
イン側の開孔部より、前記ソース・ドレイン領域と同一
導電型の低濃度の不純物拡散層を選択的に形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記シリサイド層のドライエッチングに
対してマスクとなる絶縁膜を、基板バイアス印加が可能
なプラズマＣＶＤ法によりシリコン基板上に堆積する工
程が、前記シリコン基板上に厚さの均一な絶縁膜を堆積
した後に行われるものであることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項４】 前記シリコン基板上に厚さの均一な絶縁
膜を堆積する工程が、前記基板バイアス印加が可能なプ
ラズマＣＶＤ法により前記マスクとなる絶縁膜を堆積す
る工程の初期において、基板バイアスの印加条件を変更
することにより行われるものであることを特徴とする請
求項３記載の半導体装置の製造方法。 - 【請求項５】 前記シリサイドのドライエッチングに対
してマスクとなる絶縁膜は、シリコンを含有する絶縁膜
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項６】 前記シリサイドの異方性ドライエッチン
グに対してマスクとなる絶縁膜の形成材料が、フロロカ
ーボンガスを含むものであることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項７】 シリコン基板上にゲート絶縁膜を形成
し、前記ゲート絶縁膜上に多結晶シリコン膜を堆積し、
前記多結晶シリコン膜をゲート電極に加工する工程と、 ソース・ドレイン領域上のゲート絶縁膜を除去し、前記
多結晶シリコン膜からなるゲート電極の上面及びソース
・ドレイン側の両側面及び前記ゲート絶縁膜の除去によ
りシリコン表面が露出した前記ソース・ドレイン領域を
含むシリコン基板の全表面に一体の金属膜を堆積する工
程と、 前記シリコン基板を熱処理することにより、多結晶シリ
コンからなる前記ゲート電極の上面及びソース・ドレイ
ン側の両側面及びシリコン表面が露出した前記ソース・
ドレイン領域上の金属膜を一体のシリサイド層として下
地シリコンと反応せしめる工程と、 前記シリコン基板の全表面に堆積した金属膜のうち、多
結晶シリコン又はシリコンと直接接触していないため、
シリサイドとならなかった金属膜を選択的に除去する工
程と、 フロロカーボンガスを含む前記シリサイド層のドライエ
ッチングに対してマスクとなる絶縁膜を、フロロカーボ
ンガスを成膜原料とする基板バイアス印加が可能なプラ
ズマＣＶＤ法によりシリコン基板上に堆積する工程とを
有し、 前記絶縁膜をシリコン基板上に堆積する工程は、前記基
板バイアスを印加することにより、シリコン基板表面か
ら凸型に形成された前記ゲート電極上部のソース・ドレ
イン側の角部分において、前記マスクとなる絶縁膜の堆
積速度がゼロ又は負の値となり、その他の部分において
正の値となるものであり、 前記マスクとなる絶縁膜の堆積速度が角部分においてゼ
ロ又は負であるため、前記マスクとなる絶縁膜の堆積が
角部分において停止するか又は前記マスクとなる絶縁膜
のエッチングが角部分において進行することにより、角
部分に前記シリサイド層を露出せしめるものであって、 かつ前記シリサイド層が露出したゲート電極の角部分よ
り、前記ゲート電極のソース・ドレイン側の両側面に形
成されたシリサイド層のみを、フロロカーボンガスを含
む異方性ドライエッチングにより選択的に除去し、フロ
ロカーボンガスを用いて前記マスクとなる絶縁膜を除去
した後、新たに絶縁膜を堆積することを特徴とする半導
体装置の製造方法。 - 【請求項８】 前記ゲート電極のソース・ドレイン側の
両側面に形成されたシリサイド層のみを選択的に除去す
ることにより形成された開孔部のうち、少なくともドレ
イン側の開孔部より、前記ソース・ドレイン領域と同一
導電型の低濃度の不純物拡散層を選択的に形成すること
を特徴とする請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28833096A JPH10135456A (ja) | 1996-10-30 | 1996-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28833096A JPH10135456A (ja) | 1996-10-30 | 1996-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135456A true JPH10135456A (ja) | 1998-05-22 |
Family
ID=17728799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28833096A Pending JPH10135456A (ja) | 1996-10-30 | 1996-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087278A (en) * | 1998-06-16 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer |
| CN113544823A (zh) * | 2020-02-10 | 2021-10-22 | 株式会社日立高新技术 | 等离子处理方法 |
-
1996
- 1996-10-30 JP JP28833096A patent/JPH10135456A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087278A (en) * | 1998-06-16 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer |
| CN113544823A (zh) * | 2020-02-10 | 2021-10-22 | 株式会社日立高新技术 | 等离子处理方法 |
| CN113544823B (zh) * | 2020-02-10 | 2024-04-12 | 株式会社日立高新技术 | 等离子处理方法 |
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