JPH0897414A - 半導体装置 - Google Patents
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- JPH0897414A JPH0897414A JP22614894A JP22614894A JPH0897414A JP H0897414 A JPH0897414 A JP H0897414A JP 22614894 A JP22614894 A JP 22614894A JP 22614894 A JP22614894 A JP 22614894A JP H0897414 A JPH0897414 A JP H0897414A
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Abstract
(57)【要約】
【構成】ＭＯＳＦＥＴのゲ−ト部は第１のポリシリコン
層３５ａ、ＷＳｉ2 膜３６ａ、及び第２のポリシリコン
層３７ａからなり、ソ−ス・ドレイン拡散層３２と第２
のポリシリコン層３７ａの表面にはＴｉＳｉ2 膜４１が
形成され、低抵抗化が図られている。又、ＴｉＳｉ2 膜
４１の表面に形成されたＷ膜４２はソ−ス・ドレイン拡
散層３２と第２のポリシリコン層３７ａの各表面に良好
に成長している。 【効果】本発明によれば、ソ−ス・ドレイン拡散層表
面、及びゲ−ト電極表面のシリサイド膜表面に形成され
た成長膜が良好であり、装置の低抵抗化、及び微細化が
可能となる。
層３５ａ、ＷＳｉ2 膜３６ａ、及び第２のポリシリコン
層３７ａからなり、ソ−ス・ドレイン拡散層３２と第２
のポリシリコン層３７ａの表面にはＴｉＳｉ2 膜４１が
形成され、低抵抗化が図られている。又、ＴｉＳｉ2 膜
４１の表面に形成されたＷ膜４２はソ−ス・ドレイン拡
散層３２と第２のポリシリコン層３７ａの各表面に良好
に成長している。 【効果】本発明によれば、ソ−ス・ドレイン拡散層表
面、及びゲ−ト電極表面のシリサイド膜表面に形成され
た成長膜が良好であり、装置の低抵抗化、及び微細化が
可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、金属シリサイド膜を有
する半導体装置に関する。
する半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化が進むにつ
れ、装置を構成する各素子の微細化も要求されている。
このうちＭＩＳ型トランジスタ−においては、サブミク
ロンオ−ダ−の微細なデザインル−ルがなされている。
また、高速デバイスを実現しうるためには、ゲ−ト電
極、ソ−ス・ドレイン拡散層等の低抵抗化が必須であ
る。
れ、装置を構成する各素子の微細化も要求されている。
このうちＭＩＳ型トランジスタ−においては、サブミク
ロンオ−ダ−の微細なデザインル−ルがなされている。
また、高速デバイスを実現しうるためには、ゲ−ト電
極、ソ−ス・ドレイン拡散層等の低抵抗化が必須であ
る。
【０００３】以上のことから、ゲ−ト電極、ソ−ス・ド
レイン拡散層等は半導体物質よりも抵抗率の低い、金属
と半導体の化合物が多用されている。図５（ｃ）はこの
ような微細ＭＯＳＦＥＴを示す断面図である。このＭＯ
ＳＦＥＴでは、ゲ−ト電極にＷＳｉ2 膜７、及びポリシ
リコン膜４が形成され、ソ−ス・ドレイン拡散層２の表
面には、ＴｉＳｉ2 膜１０が形成され、低抵抗化が図ら
れている。ＷＳｉ2 膜７、ＴｉＳｉ2 膜１０の表面のコ
ンタクト部には低抵抗化、及び金属配線１３との連続的
な接続を目的としてＷ成長膜１４が形成される。ところ
が、ＷＳｉ2 膜７、ＴｉＳｉ2 膜１０の表面には、熱処
理工程による自然酸化膜が存在し、良好なＷ成長膜１４
が得られないという問題がある。
レイン拡散層等は半導体物質よりも抵抗率の低い、金属
と半導体の化合物が多用されている。図５（ｃ）はこの
ような微細ＭＯＳＦＥＴを示す断面図である。このＭＯ
ＳＦＥＴでは、ゲ−ト電極にＷＳｉ2 膜７、及びポリシ
リコン膜４が形成され、ソ−ス・ドレイン拡散層２の表
面には、ＴｉＳｉ2 膜１０が形成され、低抵抗化が図ら
れている。ＷＳｉ2 膜７、ＴｉＳｉ2 膜１０の表面のコ
ンタクト部には低抵抗化、及び金属配線１３との連続的
な接続を目的としてＷ成長膜１４が形成される。ところ
が、ＷＳｉ2 膜７、ＴｉＳｉ2 膜１０の表面には、熱処
理工程による自然酸化膜が存在し、良好なＷ成長膜１４
が得られないという問題がある。
【０００４】以下に、この従来技術のＭＯＳＦＥＴの製
造方法を図４（ａ）〜（ｃ）、及び、図５（ａ）〜
（ｃ）を用いて説明する。まず、シリコン基板１の表面
にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）法等によりフィ−ルド絶縁膜３を形成
し、このフィ−ルド絶縁膜３に囲まれた基板１表面に熱
酸化膜５を形成する。この後、不純物を含有させたポリ
シリコン膜４をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法等により形成し、このポリシリコン膜４の上にス
パッタ法等によって、ＷＳｉ2 膜を堆積させる。
造方法を図４（ａ）〜（ｃ）、及び、図５（ａ）〜
（ｃ）を用いて説明する。まず、シリコン基板１の表面
にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）法等によりフィ−ルド絶縁膜３を形成
し、このフィ−ルド絶縁膜３に囲まれた基板１表面に熱
酸化膜５を形成する。この後、不純物を含有させたポリ
シリコン膜４をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法等により形成し、このポリシリコン膜４の上にス
パッタ法等によって、ＷＳｉ2 膜を堆積させる。
【０００５】次に、図示せぬレジストパタ−ンをマスク
として、酸化膜５、ポリシリコン膜４、及びＷＳｉ2 膜
７をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法等の異法性エッチングによりゲ−ト形状に形成す
る。そして、このゲ−ト部をマスクとして浅いソ−ス・
ドレイン拡散層２ｂ用のイオン注入を行う。次ぎに、基
板１表面に膜厚１００ｎｍのＳｉ3 Ｎ4 膜をＣＶＤ法等
により形成し、ＲＩＥ法等によりゲ−ト部の両側壁にＳ
ｉ3 Ｎ4 側壁膜６を形成する。そして、図４（ｂ）に示
すように、深い拡散層２ａ用のイオン注入を行う。
として、酸化膜５、ポリシリコン膜４、及びＷＳｉ2 膜
７をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法等の異法性エッチングによりゲ−ト形状に形成す
る。そして、このゲ−ト部をマスクとして浅いソ−ス・
ドレイン拡散層２ｂ用のイオン注入を行う。次ぎに、基
板１表面に膜厚１００ｎｍのＳｉ3 Ｎ4 膜をＣＶＤ法等
により形成し、ＲＩＥ法等によりゲ−ト部の両側壁にＳ
ｉ3 Ｎ4 側壁膜６を形成する。そして、図４（ｂ）に示
すように、深い拡散層２ａ用のイオン注入を行う。
【０００６】この後、図４（ｃ）に示すように、基板１
表面にＣＶＤ法等により層間絶縁膜１１を形成し、ソ−
ス・ドレイン拡散層２、及びゲ−ト電極用にコンタクト
を開口する。続いて、図５（ａ）に示すように、スパッ
タ法等により膜厚２０ｎｍのＴｉ膜１２を形成し、熱処
理することによりソ−ス・ドレイン拡散層２、及びゲ−
ト電極表面にＴｉＳｉ2 膜１０を形成する。
表面にＣＶＤ法等により層間絶縁膜１１を形成し、ソ−
ス・ドレイン拡散層２、及びゲ−ト電極用にコンタクト
を開口する。続いて、図５（ａ）に示すように、スパッ
タ法等により膜厚２０ｎｍのＴｉ膜１２を形成し、熱処
理することによりソ−ス・ドレイン拡散層２、及びゲ−
ト電極表面にＴｉＳｉ2 膜１０を形成する。
【０００７】この後、図５（ｂ）に示すように、未反応
により残ったＴｉ膜１２を除去する。 そして、ソ−ス
・ドレイン拡散層２、及びゲ−ト電極表面に存在する自
然酸化膜を除去する。
により残ったＴｉ膜１２を除去する。 そして、ソ−ス
・ドレイン拡散層２、及びゲ−ト電極表面に存在する自
然酸化膜を除去する。
【０００８】その後、図５（ｃ）に示すように、Ｗ膜１
４を選択的に成長させ、さらにＷ膜１４の表面にＡｌ等
の金属配線を形成して、従来のＭＯＳＦＥＴが完成す
る。ここで、未反応により残ったＴｉ膜１２を除去した
後の、ソ−ス・ドレイン拡散層２、及びゲ−ト電極表面
に存在する自然酸化膜を除去するには幾つかの方法があ
る。一つには、希弗酸溶液により洗浄し、酸化膜を除去
するものである。この方法によると、酸化膜の除去は完
全に行えるが、ＴｉＳｉ2 膜１０が希弗酸により侵され
てしまうという問題がある。又、他の方法としては、Ｒ
ＩＥ法等による方法がある。この方法を用いた場合、Ｗ
Ｓｉ2 膜７のＷがＷＳｉ2 膜７の表面から外側へ拡散
し、後に行うＷ膜１４の成長が拡散したＷを核として成
長し、膜成長の選択性がくずれるという問題がある。
４を選択的に成長させ、さらにＷ膜１４の表面にＡｌ等
の金属配線を形成して、従来のＭＯＳＦＥＴが完成す
る。ここで、未反応により残ったＴｉ膜１２を除去した
後の、ソ−ス・ドレイン拡散層２、及びゲ−ト電極表面
に存在する自然酸化膜を除去するには幾つかの方法があ
る。一つには、希弗酸溶液により洗浄し、酸化膜を除去
するものである。この方法によると、酸化膜の除去は完
全に行えるが、ＴｉＳｉ2 膜１０が希弗酸により侵され
てしまうという問題がある。又、他の方法としては、Ｒ
ＩＥ法等による方法がある。この方法を用いた場合、Ｗ
Ｓｉ2 膜７のＷがＷＳｉ2 膜７の表面から外側へ拡散
し、後に行うＷ膜１４の成長が拡散したＷを核として成
長し、膜成長の選択性がくずれるという問題がある。
【０００９】ここで、ゲ−ト電極表面とソ−ス・ドレイ
ン拡散層２表面のシリサイド膜を同一の材料から形成す
ればよいが、例えばＴｉＳｉ2 膜をゲ−ト電極表面に形
成すると、パタ−ニングした後のゲ−ト酸化膜５ａの端
部を酸化することにより、ＴｉＳｉ2 膜の側部に酸化し
たＴｉＳｉ2 膜の粒状物が発生し、ゲ−ト低抗値を上昇
させてしまう。逆にソ−ス・ドレイン拡散層２表面のシ
リサイド膜にＷＳｉ2膜を用いると、拡散層２中に深く
侵入する傾向があるため、リ−ク電流が発生しやすい。
また、リ−ク電流を抑制するために拡散層２を深く形成
しては短チャネル効果を抑制できない。
ン拡散層２表面のシリサイド膜を同一の材料から形成す
ればよいが、例えばＴｉＳｉ2 膜をゲ−ト電極表面に形
成すると、パタ−ニングした後のゲ−ト酸化膜５ａの端
部を酸化することにより、ＴｉＳｉ2 膜の側部に酸化し
たＴｉＳｉ2 膜の粒状物が発生し、ゲ−ト低抗値を上昇
させてしまう。逆にソ−ス・ドレイン拡散層２表面のシ
リサイド膜にＷＳｉ2膜を用いると、拡散層２中に深く
侵入する傾向があるため、リ−ク電流が発生しやすい。
また、リ−ク電流を抑制するために拡散層２を深く形成
しては短チャネル効果を抑制できない。
【００１０】以上は、ソ−ス・ドレイン拡散層２表面の
シリサイド膜がＴｉＳｉ2 膜である場合について説明し
たが、ゲ−ト電極表面のシリサイド膜にＷＳｉ2 膜を用
いた場合には、ソ−ス・ドレイン拡散層２表面がＮｉＳ
ｉ2 膜、ＰｔＳｉ膜、及びＣｏＳｉ2 膜の場合について
も同様な問題が生じる。又、ＷＳｉ2 膜のような金属シ
リサイド膜に限らず、Ｗ膜等の金属膜やＷと異種の金属
からなるシリサイド膜についても同様の問題がある。
シリサイド膜がＴｉＳｉ2 膜である場合について説明し
たが、ゲ−ト電極表面のシリサイド膜にＷＳｉ2 膜を用
いた場合には、ソ−ス・ドレイン拡散層２表面がＮｉＳ
ｉ2 膜、ＰｔＳｉ膜、及びＣｏＳｉ2 膜の場合について
も同様な問題が生じる。又、ＷＳｉ2 膜のような金属シ
リサイド膜に限らず、Ｗ膜等の金属膜やＷと異種の金属
からなるシリサイド膜についても同様の問題がある。
【００１１】
【発明が解決しようとする課題】以上述べたように、同
一装置内に異なる複数種のシリサイド膜、もしくは異な
る金属からなる金属膜とシリサイド膜が存在し、このシ
リサイド膜、金属膜上の自然酸化膜を除去する際に、全
てのシリサイド膜上の酸化膜を完全に除去することがで
きず、又下地シリサイド膜に影響を与えてしまうため、
良好な特性が得られずにあった。
一装置内に異なる複数種のシリサイド膜、もしくは異な
る金属からなる金属膜とシリサイド膜が存在し、このシ
リサイド膜、金属膜上の自然酸化膜を除去する際に、全
てのシリサイド膜上の酸化膜を完全に除去することがで
きず、又下地シリサイド膜に影響を与えてしまうため、
良好な特性が得られずにあった。
【００１２】本発明は、上記事情に鑑みてなされたもの
であり、損傷の少ない金属シリサイド膜を有し、自然酸
化膜が完全に除去された半導体装置を提供することを目
的とする。
であり、損傷の少ない金属シリサイド膜を有し、自然酸
化膜が完全に除去された半導体装置を提供することを目
的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明は表面にソ−ス・ドレイン拡散層が形成され
た半導体基板と、この半導体基板表面の前記ソ−ス・ド
レイン拡散層に両脇から挟まれる形で形成されたゲ−ト
絶縁膜と、このゲ−ト絶縁膜の上に形成された第１のシ
リコン層と、この第１のシリコン層の上に形成された第
１の金属シリサイド膜と、この第１の金属シリサイド膜
上、及び前記ソ−ス・ドレイン拡散層表面に形成された
同一金属からなる第２の金属シリサイド膜とからなる半
導体装置を提供する。
に、本発明は表面にソ−ス・ドレイン拡散層が形成され
た半導体基板と、この半導体基板表面の前記ソ−ス・ド
レイン拡散層に両脇から挟まれる形で形成されたゲ−ト
絶縁膜と、このゲ−ト絶縁膜の上に形成された第１のシ
リコン層と、この第１のシリコン層の上に形成された第
１の金属シリサイド膜と、この第１の金属シリサイド膜
上、及び前記ソ−ス・ドレイン拡散層表面に形成された
同一金属からなる第２の金属シリサイド膜とからなる半
導体装置を提供する。
【００１４】
【作用】このような構成からなる半導体装置は、ゲ−ト
電極となるシリコン層上、及びソ−ス・ドレイン拡散層
の表面に、同一の金属から形成される第２の金属シリサ
イド膜があるため、この第２の金属シリサイド膜上の自
然酸化膜の除去のためのＲＩＥ法等の処理の選択が容易
に行うことが可能となる。そのため、この第２の金属シ
リサイド膜を損傷させることなく、又、自然酸化膜が完
全に除去された装置となる。
電極となるシリコン層上、及びソ−ス・ドレイン拡散層
の表面に、同一の金属から形成される第２の金属シリサ
イド膜があるため、この第２の金属シリサイド膜上の自
然酸化膜の除去のためのＲＩＥ法等の処理の選択が容易
に行うことが可能となる。そのため、この第２の金属シ
リサイド膜を損傷させることなく、又、自然酸化膜が完
全に除去された装置となる。
【００１５】
【実施例】以下に、本発明の一実施例であるｎ型ＭＯＳ
ＦＥＴを、図２（ｃ）を用いて説明する。このＭＯＳＦ
ＥＴのゲ−ト部は第１のポリシリコン層３５ａ、ＷＳｉ
2 膜３６ａ、及び第２のポリシリコン層３７ａからな
り、ソ−ス・ドレイン拡散層３２と第２のポリシリコン
層３７ａの表面には良好なＴｉＳｉ2 膜４１が形成さ
れ、低抵抗化が図られている。又、ＴｉＳｉ2 膜４１の
表面に形成されたＷ膜４２はソ−ス・ドレイン拡散層３
２と第２のポリシリコン層３７ａの各表面に良好に成長
している。
ＦＥＴを、図２（ｃ）を用いて説明する。このＭＯＳＦ
ＥＴのゲ−ト部は第１のポリシリコン層３５ａ、ＷＳｉ
2 膜３６ａ、及び第２のポリシリコン層３７ａからな
り、ソ−ス・ドレイン拡散層３２と第２のポリシリコン
層３７ａの表面には良好なＴｉＳｉ2 膜４１が形成さ
れ、低抵抗化が図られている。又、ＴｉＳｉ2 膜４１の
表面に形成されたＷ膜４２はソ−ス・ドレイン拡散層３
２と第２のポリシリコン層３７ａの各表面に良好に成長
している。
【００１６】このＭＯＳＦＥＴの一製造方法を図１
（ａ）〜（ｃ）、及び図２（ａ）〜（ｃ）を用いて、以
下に説明する。まず、シリコン基板３１の表面にＬＯＣ
ＯＳ法等により、隣接する素子間を電気的に分離するフ
ィ−ルド絶縁膜３３を形成し、このフィ−ルド絶縁膜３
３に囲まれた基板３１表面に、熱酸化等により酸化膜３
４を形成する。そして、基板３１表面にＰ，Ａｓ等のｎ
型の不純物を含んだ第１のポリシリコン膜３５をＬＰＣ
ＶＤ法等により形成し、第１のポリシリコン膜３５の上
に、Ｗ膜をスパッタ法等によってＷＳｉ2 膜を堆積させ
る。この後、ＷＳｉ2 膜３６の上に、ｎ型の不純物を含
んだ第２のポリシリコン膜３７或いはアモルファスシリ
コン膜をＬＰＣＶＤ法等により膜厚約５０ｎｍに形成す
る。この第２のポリシリコン膜３７は下地となるＷＳｉ
2 膜３６に比べ抵抗値が高いため、後に形成するシリサ
イド材である金属膜の厚さに対応して、可能な限り薄く
形成する必要がある。ここでは、後に形成するＴｉ膜の
膜厚が２０ｎｍであり、このＴｉ膜との反応に要するシ
リコン膜の厚さは約５０ｎｍである。
（ａ）〜（ｃ）、及び図２（ａ）〜（ｃ）を用いて、以
下に説明する。まず、シリコン基板３１の表面にＬＯＣ
ＯＳ法等により、隣接する素子間を電気的に分離するフ
ィ−ルド絶縁膜３３を形成し、このフィ−ルド絶縁膜３
３に囲まれた基板３１表面に、熱酸化等により酸化膜３
４を形成する。そして、基板３１表面にＰ，Ａｓ等のｎ
型の不純物を含んだ第１のポリシリコン膜３５をＬＰＣ
ＶＤ法等により形成し、第１のポリシリコン膜３５の上
に、Ｗ膜をスパッタ法等によってＷＳｉ2 膜を堆積させ
る。この後、ＷＳｉ2 膜３６の上に、ｎ型の不純物を含
んだ第２のポリシリコン膜３７或いはアモルファスシリ
コン膜をＬＰＣＶＤ法等により膜厚約５０ｎｍに形成す
る。この第２のポリシリコン膜３７は下地となるＷＳｉ
2 膜３６に比べ抵抗値が高いため、後に形成するシリサ
イド材である金属膜の厚さに対応して、可能な限り薄く
形成する必要がある。ここでは、後に形成するＴｉ膜の
膜厚が２０ｎｍであり、このＴｉ膜との反応に要するシ
リコン膜の厚さは約５０ｎｍである。
【００１７】次に、図示せぬレジストパタ−ンをマスク
として第１のポリシリコン膜３５，ＷＳｉ2 膜３６，及
び第２のポリシリコン膜３７をＲＩＥ法等によりパタ−
ニングし、ゲ−ト酸化膜３４ａ、第２のポリシリコン層
３５ａ、ＷＳｉ2 層３６ａ、第２のポリシリコン層３７
ａからなるゲ−ト部を形成する。ここで、浅いソ−ス・
ドレイン拡散層３２ａの形成のため、ｎ型の不純物、例
えばＡｓ等を加速電圧２０ｋｅＶ，ド−ズ量３×１０13
でイオン注入する。この後、基板３１上にＳｉ3 Ｎ4 膜
を約１００ｎｍに形成し、ＲＩＥ法等により、ゲ−ト側
部にＳｉ3 Ｎ4側壁膜３８を形成する。深いソ−ス・ド
レイン拡散層３２ｂ用に、再びＡｓ等を加速電圧４０ｋ
ｅＶ，ド−ズ量１×１０15でイオン注入し、ＲＴＡ（Ｒ
ａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌ）法等により、
注入したイオンの安定化を行い、図１（ｂ）に示すよう
な、ソ−ス・ドレイン拡散層３２ａ、３２ｂを形成す
る。
として第１のポリシリコン膜３５，ＷＳｉ2 膜３６，及
び第２のポリシリコン膜３７をＲＩＥ法等によりパタ−
ニングし、ゲ−ト酸化膜３４ａ、第２のポリシリコン層
３５ａ、ＷＳｉ2 層３６ａ、第２のポリシリコン層３７
ａからなるゲ−ト部を形成する。ここで、浅いソ−ス・
ドレイン拡散層３２ａの形成のため、ｎ型の不純物、例
えばＡｓ等を加速電圧２０ｋｅＶ，ド−ズ量３×１０13
でイオン注入する。この後、基板３１上にＳｉ3 Ｎ4 膜
を約１００ｎｍに形成し、ＲＩＥ法等により、ゲ−ト側
部にＳｉ3 Ｎ4側壁膜３８を形成する。深いソ−ス・ド
レイン拡散層３２ｂ用に、再びＡｓ等を加速電圧４０ｋ
ｅＶ，ド−ズ量１×１０15でイオン注入し、ＲＴＡ（Ｒ
ａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌ）法等により、
注入したイオンの安定化を行い、図１（ｂ）に示すよう
な、ソ−ス・ドレイン拡散層３２ａ、３２ｂを形成す
る。
【００１８】続いて、図１（ｃ）に示すように、ＣＶＤ
法等により酸化膜等の絶縁膜を形成し、ソ−ス・ドレイ
ン、及びゲ−ト電極用のコンタクト開口を形成する。次
に図２（ａ）に示すように、基板３１表面にＴｉ膜４０
をスパッタ法等により膜厚２０ｎｍ程度に形成し、７０
０℃程度の熱処理を行ってソ−ス・ドレイン拡散層３
２、及びゲ−ト電極上にＴｉＳｉ2 膜４１を形成する。
法等により酸化膜等の絶縁膜を形成し、ソ−ス・ドレイ
ン、及びゲ−ト電極用のコンタクト開口を形成する。次
に図２（ａ）に示すように、基板３１表面にＴｉ膜４０
をスパッタ法等により膜厚２０ｎｍ程度に形成し、７０
０℃程度の熱処理を行ってソ−ス・ドレイン拡散層３
２、及びゲ−ト電極上にＴｉＳｉ2 膜４１を形成する。
【００１９】続いて図２（ｂ）に示すように、未反応に
より残置したＴｉ膜４０を硫酸過水系の溶液により除去
する。この後、ＴｉＳｉ2 膜４１上の自然酸化膜をエッ
チング除去する。ここではＲＩＥ法によりＣＨＦ3 ガス
を用い、５０秒間行った。他の方法としてはＣＤＥ（Ｃ
ｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法によりＣ
Ｆ4 ガスを用いて除去することも可能である。
より残置したＴｉ膜４０を硫酸過水系の溶液により除去
する。この後、ＴｉＳｉ2 膜４１上の自然酸化膜をエッ
チング除去する。ここではＲＩＥ法によりＣＨＦ3 ガス
を用い、５０秒間行った。他の方法としてはＣＤＥ（Ｃ
ｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法によりＣ
Ｆ4 ガスを用いて除去することも可能である。
【００２０】最後に、図２（ｃ）に示すように、４００
℃程度の熱処理によりＷ膜４２をＴｉＳｉ2 膜４１上に
選択成長させ、このＷ膜４２上にＡｌ膜４３を形成し
て、本実施例のＭＯＳＦＥＴが完成する。
℃程度の熱処理によりＷ膜４２をＴｉＳｉ2 膜４１上に
選択成長させ、このＷ膜４２上にＡｌ膜４３を形成し
て、本実施例のＭＯＳＦＥＴが完成する。
【００２１】以上述べた実施例では、ゲ−ト電極上、及
びソ−ス・ドレイン拡散層３２上に形成されたシリサイ
ド膜が同一であるため自然酸化膜の除去が同一の工程で
行うことができ、又、下地が同一であるから下地膜であ
るＴｉＳｉ2 膜４１に影響を与えない溶液、ガス等を用
いて酸化膜の完全な除去が可能である。よって、ＴｉＳ
ｉ2 膜４１が損傷することなく、後に成長するＷ膜が良
好な膜として得られる。ひいては半導体装置の寄生抵抗
値の抑制、及びソ−ス・ドレイン拡散層３２と金属電極
４３間の連続した接続が可能となり、微細化に寄与する
次に、本発明の他の実施例を図３（ｃ）を用いて説明す
る。
びソ−ス・ドレイン拡散層３２上に形成されたシリサイ
ド膜が同一であるため自然酸化膜の除去が同一の工程で
行うことができ、又、下地が同一であるから下地膜であ
るＴｉＳｉ2 膜４１に影響を与えない溶液、ガス等を用
いて酸化膜の完全な除去が可能である。よって、ＴｉＳ
ｉ2 膜４１が損傷することなく、後に成長するＷ膜が良
好な膜として得られる。ひいては半導体装置の寄生抵抗
値の抑制、及びソ−ス・ドレイン拡散層３２と金属電極
４３間の連続した接続が可能となり、微細化に寄与する
次に、本発明の他の実施例を図３（ｃ）を用いて説明す
る。
【００２２】本実施例では、先の実施例と同様に、ソ−
ス・ドレイン拡散層３２と第２のポリシリコン層３７ａ
の表面にＴｉＳｉ2 膜５１が形成され、低抵抗化が図ら
れている。又、ＴｉＳｉ2 膜５１の表面に形成されたＷ
膜４２はソ−ス・ドレイン拡散層３２と第２のポリシリ
コン層３７ａの各表面に良好に成長している。さらに、
このＴｉＳｉ2 膜５１は先の実施例のＭＯＳＦＥＴのＴ
ｉＳｉ2 膜４１に比べ広い範囲に形成され、基板３１と
の密着性に優れ、拡散層に比べ低抵抗の膜であるため電
流経路の低抵抗化が図れる。
ス・ドレイン拡散層３２と第２のポリシリコン層３７ａ
の表面にＴｉＳｉ2 膜５１が形成され、低抵抗化が図ら
れている。又、ＴｉＳｉ2 膜５１の表面に形成されたＷ
膜４２はソ−ス・ドレイン拡散層３２と第２のポリシリ
コン層３７ａの各表面に良好に成長している。さらに、
このＴｉＳｉ2 膜５１は先の実施例のＭＯＳＦＥＴのＴ
ｉＳｉ2 膜４１に比べ広い範囲に形成され、基板３１と
の密着性に優れ、拡散層に比べ低抵抗の膜であるため電
流経路の低抵抗化が図れる。
【００２３】以下に本実施例のＭＯＳＦＥＴの一製造方
法を図１（ａ）、（ｂ）、及び図３（ａ）〜（ｃ）を用
いて説明する。ゲ−ト酸化膜３４ａ、ゲ−ト電極３５
ａ，ＷＳｉ2 層３６ａ，第２のポリシリコン層３７ａ、
或いはアモルファスシリコン層からなるゲ−ト部、ソ−
ス・ドレイン拡散層３２の形成等は、先に説明した製造
方法と同様に行うことが可能であり、図中同一の箇所に
は同一の符号を付し、詳しい説明は先の実施例の製造方
法を参照する。
法を図１（ａ）、（ｂ）、及び図３（ａ）〜（ｃ）を用
いて説明する。ゲ−ト酸化膜３４ａ、ゲ−ト電極３５
ａ，ＷＳｉ2 層３６ａ，第２のポリシリコン層３７ａ、
或いはアモルファスシリコン層からなるゲ−ト部、ソ−
ス・ドレイン拡散層３２の形成等は、先に説明した製造
方法と同様に行うことが可能であり、図中同一の箇所に
は同一の符号を付し、詳しい説明は先の実施例の製造方
法を参照する。
【００２４】こうして、図１（ｂ）に示すように、ソ−
ス・ドレイン拡散層３２の形成を行った後、基板３１表
面にＴｉ膜５０をスパッタ法等により厚さ４０ｎｍ程度
に形成する。そして、熱処理を加えることにより図３
（ａ）に示すように、ゲ−ト部表面、及びソ−ス・ドレ
イン拡散層３２表面にＴｉＳｉ2 膜５１を形成する。
ス・ドレイン拡散層３２の形成を行った後、基板３１表
面にＴｉ膜５０をスパッタ法等により厚さ４０ｎｍ程度
に形成する。そして、熱処理を加えることにより図３
（ａ）に示すように、ゲ−ト部表面、及びソ−ス・ドレ
イン拡散層３２表面にＴｉＳｉ2 膜５１を形成する。
【００２５】続いて、未反応により残置したＴｉ膜を除
去し、ＣＶＤ法等により酸化膜等の絶縁膜を形成し、図
３（ｂ）に示すように、ソ−ス・ドレイン、及びゲ−ト
電極用のコンタクト開口を形成する。
去し、ＣＶＤ法等により酸化膜等の絶縁膜を形成し、図
３（ｂ）に示すように、ソ−ス・ドレイン、及びゲ−ト
電極用のコンタクト開口を形成する。
【００２６】この後、開口部に存在する自然酸化膜をＲ
ＩＥ法、ＣＶＤ法等により除去する。そして、図３
（ｃ）に示すように、４００℃程度の熱処理により開口
部にＷ膜４２を成長させ、さらにＡｌ等の金属配線４３
を形成して、本実施例のＭＯＳＦＥＴが完成する。
ＩＥ法、ＣＶＤ法等により除去する。そして、図３
（ｃ）に示すように、４００℃程度の熱処理により開口
部にＷ膜４２を成長させ、さらにＡｌ等の金属配線４３
を形成して、本実施例のＭＯＳＦＥＴが完成する。
【００２７】上記各実施例はｎチャネル型について説明
したが、ｐチャネル型においても、ゲ−トポリシリコ
ン、及び、ソ−ス・ドレイン拡散層用のイオン注入の際
に、ｐ型のイオンを注入した装置に同様に適用できる。
したが、ｐチャネル型においても、ゲ−トポリシリコ
ン、及び、ソ−ス・ドレイン拡散層用のイオン注入の際
に、ｐ型のイオンを注入した装置に同様に適用できる。
【００２８】又、ゲ−ト電極の第２のポリシリコン層
は、表面に形成される金属膜との反応の際に、未反応で
完全にシリサイド化しない場合もある。この場合でも、
未反応で残る膜の厚さは、抵抗値の大幅な減少を招くも
のではない。
は、表面に形成される金属膜との反応の際に、未反応で
完全にシリサイド化しない場合もある。この場合でも、
未反応で残る膜の厚さは、抵抗値の大幅な減少を招くも
のではない。
【００２９】
【発明の効果】本発明によれば、ソ−ス・ドレイン拡散
層表面、及びゲ−ト電極表面のシリサイド膜を同種の膜
とすることで、シリサイド膜が損傷することなく、自然
酸化膜が完全に除去された装置が得られ、特性の向上が
達成される。
層表面、及びゲ−ト電極表面のシリサイド膜を同種の膜
とすることで、シリサイド膜が損傷することなく、自然
酸化膜が完全に除去された装置が得られ、特性の向上が
達成される。
【図１】本発明の一実施例であるＭＯＳＦＥＴの製造方
法の一部を示す工程別の断面図である。
法の一部を示す工程別の断面図である。
【図２】本発明の一実施例であるＭＯＳＦＥＴの製造方
法の一部を示す工程別の断面図である。
法の一部を示す工程別の断面図である。
【図３】本発明の一実施例であるＭＯＳＦＥＴの製造方
法の一部を示す工程別の断面図である。
法の一部を示す工程別の断面図である。
【図４】本発明の従来技術であるＭＯＳＦＥＴの製造方
法を説明するための工程別の断面図である。
法を説明するための工程別の断面図である。
【図５】本発明の従来技術であるＭＯＳＦＥＴの製造方
法を説明するための工程別の断面図である。
法を説明するための工程別の断面図である。
１、３１・・・シリコン基板 ２、３２ａ，３２ｂ・・・ソ−ス・ドレイン拡散層 ３、３３・・・フィ−ルド絶縁膜 ４、・・・ポリシリコン層 ５、３４・・・酸化膜 ７、３６・・・ＷＳｉ2 膜 ３５・・・第１のポリシリコン膜 ３７・・・第２のポリシリコン膜 ３４ａ・・・ゲ−ト酸化膜 ３６ａ・・・ＷＳｉ2 層 ３５ａ・・・第１のポリシリコン層 ３７ａ・・・第２のポリシリコン層 ３８・・・Ｓｉ3 Ｎ4 側壁膜 １１、３９・・・層間絶縁膜 １２、４０・・・Ｔｉ膜 １４、４２・・・Ｗ膜 １３、４３・・・金属配線
Claims (4)
- 【請求項１】表面にソ−ス・ドレイン拡散層が形成され
た半導体基板と、 この半導体基板の表面に前記ソ−ス・ドレイン拡散層に
挟まれる形で形成されたゲ−ト絶縁膜と、 このゲ−ト絶縁膜の上に形成された第１のシリコン層
と、 この第１のシリコン層の上に形成された金属膜もしくは
第１の金属シリサイド膜と、 この第１の金属シリサイド膜上、及び前記ソ−ス・ドレ
イン拡散層表面に形成された第２の金属シリサイド膜と
からなることを特徴とする半導体装置。 - 【請求項２】前記第２の金属シリサイド膜上には金属配
線が形成されることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】前記金属配線と前記第２の金属シリサイド
膜の間に前記第２の金属シリサイド膜から選択成長され
た金属膜を有することを特徴とする請求項２記載の半導
体装置。 - 【請求項４】前記金属膜と前記第２の金属シリサイド膜
の間に第２のシリコン層を有することを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22614894A JPH0897414A (ja) | 1994-09-21 | 1994-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22614894A JPH0897414A (ja) | 1994-09-21 | 1994-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897414A true JPH0897414A (ja) | 1996-04-12 |
Family
ID=16840616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22614894A Pending JPH0897414A (ja) | 1994-09-21 | 1994-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897414A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| KR100433491B1 (ko) * | 2002-06-25 | 2004-05-31 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| KR100529451B1 (ko) * | 2003-12-29 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100564426B1 (ko) * | 2000-12-07 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
-
1994
- 1994-09-21 JP JP22614894A patent/JPH0897414A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| KR100564426B1 (ko) * | 2000-12-07 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| KR100433491B1 (ko) * | 2002-06-25 | 2004-05-31 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| KR100529451B1 (ko) * | 2003-12-29 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
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