JP3221924B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】電界効
果型トランジスタを有する半導体装置の従来の製造方法
を図１９乃至図２１を参照して説明する。先ず図１９
（ａ）に示すように、Ｐ型シリコン基板１上のＰウェル
形成予定領域２に例えばＢイオンを１００ＫｅＶ、２．
０Ｅ１３cm^-2の条件で注入した後にＮウェル形成予定領
域３に例えばＰイオンを１６ＫｅＶ、６．４Ｅ１２cm^-2
の条件で注入し、その後に１１９０℃、１５０分の熱処
理を施すことによってＰウェル領域２及びＮウェル領域
３を形成する。続いてＬＯＣＯＳ(local oxidization o
f silicon)法を用いて素子分離領域４を形成する（図１
９（ａ）参照）。

【０００３】次に図１９（ｂ）に示すようにＰウェル領
域２中に、所望のしきい値電圧を得るために例えばＢイ
オン５を１５ＫｅＶ、１．０Ｅ１３cm^-2の条件で注入す
ることによりチャネル表面の濃度を調節し、続いてＮウ
ェル領域３中に、所望のしきい値電圧を得るために例え
ばＰイオン６を１２０ＫｅＶ、１．０Ｅ１３cm^-2の条件
で注入し、続いてＡｓイオン６を４０ＫｅＶ、２．５Ｅ
１２cm^-2の条件で注入することによりチャネル表面の濃
度を調節する。

【０００４】以下の説明においては、ＮチャネルＭＯＳ
又はＰチャネルＭＯＳの一方についてのみ説明する。例
えばウェル領域形成等の時の不純物の導入は各々の領域
のみ選択的に行うために、光蝕刻法を用いてレジスト膜
を形成し、選択領域のみレジスト膜を除去した後、全て
行っている。

【０００５】次に図１９（ｃ）に示すように、例えば８
００℃の１０％ＨＣ１雰囲気で半導体基板１の表面を酸
化し、これにより例えば厚さ７nmのシリコン酸化膜（ゲ
ート絶縁膜）７Ａを形成する。そして、図１９（ｄ）に
示すようにシリコン酸化膜７Ａ上に例えばＬＰＣＶＤ(l
ow‐pressure chemicaL vapor deposition) 法を用いて
厚さ２００nmの多結晶シリコン膜８を形成する。その
後、この多結晶シリコン膜８のＮチャネルトランジスタ
領域に例えばＡｓイオンを４０ＫｅＶ、３．０Ｅ１５cm
^-2の条件で注入し、Ｐチャネルトランジスタ領域に例え
ばＢＦ₂ イオンを３５ＫｅＶ、１．０Ｅ１５cm^-2の条件
で注入する。

【０００６】次に図２０（ａ）に示すように、例えばＲ
ＩＥ(Reactive ion etching)法を用いて多結晶シリコン
膜８をパターニングし、ゲート電極９を形成する。その
後図２０（ｂ）に示すように基板１上のＮチャネルトラ
ンジスタのソース、ドレイン形成予定領域に例えばＡｓ
イオンを５０ＫｅＶ、５．０Ｅ１５cm^-2の条件で注入し
て熱処理することによりソース、ドレイン領域１０を形
成し、Ｐチャネルトランジスタのソース、ドレイン形成
予定領域に例えばＢＦ₂ イオンを３５ＫｅＶ、３．０Ｅ
１５cm^-2の条件で注入し、熱処理することによりソー
ス、ドレイン領域１０を形成する。続いて図２０（Ｃ）
に示すように基板１の表面部上に、例えばＣＶＤ(chemi
cal vapor deposition) 法を用いて層間膜としてシリコ
ン酸化膜１１を例えば５００nm堆積させる。そして、図
２１（ａ）に示すようにシリコン酸化膜１１をパターニ
ングしてコンタクトホール１２を開孔し、その後図２１
（ｂ）に示すように、例えばＳｉを１％含有するＡｌ膜
１３をスパッタ法を用いて形成する。続いて図２１
（ｃ）に示すようにＡｌ膜１３をパターニングして配線
部１４を形成し、その後約４５０℃のフォーミングガス
雰囲気中で熱処理を行なった後に、基板１の表面部に例
えば１０００nmのシリコン酸化膜を形成し、パシベーシ
ョン膜（図示せず）とする。

【０００７】このような半導体装置の従来の製造方法に
おいては、ゲート絶縁膜７Ａを形成するのに熱酸化の方
法を用いている。この熱酸化の方法は、例えば厚さ２nm
のシリコン酸化膜を得るためには、乾燥酸素雰囲気中で
酸化を行うとすると、８００℃、５分間の熱工程が必要
である。それ故、従来の製造方法においては、熱酸化に
よるチャネル不純物の分布に対する影響が避けられず、
短チャネル効果の抑制等が困難であったこのため微細な
電界効果型トランジスタの実現にとって障害となってい
た。

【０００８】又、従来の半導体装置の他の製造方法を図
２２を参照して説明する。まず半導体基板２１内にウェ
ル領域を形成し、その表面にフィールド酸化膜２２、ゲ
ート酸化膜２３を形成する（図２２（ａ）参照）。その
後、基板２１の表面に例えば厚さ２００nmの多結晶シリ
コン膜２４をＬＰＣＶＤ法を用いて形成し、その上に例
えば厚さ１００nmのシリコン酸化膜２５を形成する（図
２２（ａ）参照）。そして、光リソグラフィによりフォ
トレジストのマスク（図示せず）を形成した後、ＲＩＥ
法を用いてシリコン酸化膜２５、多結晶シリコン膜２４
をパターニングし、ゲート電極を形成する（図２２
（ａ）参照）。そして、ゲートとソースとの電流リーク
を抑えるために、後酸化（アニール）を行って、約１０
nmの酸化膜（図示せず）を形成し、その後イオン注入す
ることによって低濃度拡散層２７を形成する（図２２
（ａ）参照）。

【０００９】次に基板１の表面に、例えば厚さ１００nm
の酸化シリコン膜をＬＰＣＶ法により形成し、ＲＩＥ法
を用いて上記酸化シリコン膜をパターニングしてゲート
電極の側面にのみ酸化シリコン膜を残すようにして側壁
部２８を形成する（図２２（ａ）参照）。その後ソー
ス、ドレイン形成予定領域にイオンを注入することによ
り高濃度拡散層２９を形成する（図２２（ａ）参照）。
そして、チタン３０を例えばスパタリング法を用いて厚
さ５０nm堆積させ（図２２（ａ）参照）、その後ＲＴＡ
(Rappid thermal anneal）法を用いて６５０℃から７５
０℃程度の温度で熱処理を行う。これによりチタン層３
０は基板２１のシリコンと反応し、ソース及びドレイン
と接触している領域がチタンシリサイド３１となるが、
他の領域上ではチタン層３０のままとなる（図２２
（ｂ）参照）。その後、アンモニア、過酸化水素水、及
び水の混合液、あるいは硫酸と過酸化水素水の混合液に
よって未反応のチタン層３０を選択的にエッチングす
る。これによりソース及びドレイン領域に自己整合的に
ソース及びドレイン電極３１が形成される（図２２
（ｃ）参照）。

【００１０】上述のように図２２に示す従来の半導体装
置の製造方法においては、広いコンタクト面積を有する
電極３１を自己整合的に形成することができるが、チタ
ン３０と基板２１を反応させるため（図２２（ａ）参
照）、基板２１と電極３１の界面が深くなり、リーク電
流が増大するという問題がある。例えば厚さが５０nmの
チタン層３０を形成し、シリコン基板２１と反応させて
チタン層をシリサイド化して電極３１を形成すると、基
板２１と電極３１との界面が１００nm以上深くなる。そ
して、上記シリサイド化の温度が６５０℃〜７５０℃で
あって拡散があまり起らないことを考えると、浅い拡散
層２７においては、電極３１と基板２１の界面における
不純物濃度は元の界面における不純物濃度に比べて図２
３に示すように低くなる。これにより基板２１と電極３
１のコンタクト抵抗は上昇する。

【００１１】微細ＭＯＳＦＥＴの構造において、浅い拡
散層の形成が短チャネル効果を避けるために不可欠であ
ることを考えると、シリサイデーション工程において、
基板と電極の界面が深くなることを防止することが要求
されている。

【００１２】又、一般にゲート長の短い素子を製造する
のにＳｉＯ₂ 上に不純物濃度の低いシリコン層が存在す
る基板（ＳＯＩ(silicon on insulator)基板ともいう）
を用いることによってショートチャネル効果の抑制、高
移動度、低Ｓ‐ｆａｃｔｏｒの特性が得られる。このよ
うに、素子領域がＳｉＯ₂ 絶縁膜上にあるＭＯＳ型半導
体装置の従来の製造方法を図２４を参照して説明する。
まず、図２４（ａ）、（ｂ）に示すようにＳＩＭＯＸ
（Separation by implanted oxygen) 法やはりつけ法な
どを用いて得られる、ＳｉＯ₂ 絶縁膜４２上にシリコン
層４１が形成されたＳＯＩ基板に素子領域を設けた後、
ゲート絶縁膜４６を形成し、ゲート電極材の層４７を堆
積する。次にレジスト膜（図示せず）を形成してパター
ニングし、このパターニングされたレジスト膜をマスク
にしてゲート電極材の層４７を異方性エッチングを行う
ことによってゲート電極を形成する。そして図２４
（ｂ）に示すようにイオン注入を行うことによってソー
ス、ドレイン領域４８を形成し、ＭＯＳ型半導体装置を
形成する。

【００１３】このようにショートチャネル効果を抑制す
るために薄膜のＳＯＩ基板を用いた場合、ソース、ドレ
イン領域の厚さも薄くなるのでソース、ドレインの抵抗
が上昇するという問題がある。又素子領域がＳｉＯ₂ 絶
縁膜４２上にあるために素子動作中に生じたホットキャ
リアが基板に流れることができないため、素子領域下の
ＳｉＯ₂ 絶縁膜４２に集まり、ソースとドレイン間のブ
レイクダウンを引起すという問題がある。又ＳｉＯ₂ は
シリコンに比べて熱伝導率が小さいうえに、厚さが数百
nmもあるため、素子動作中にチャネルで生じた熱は効率
良く、チャネルよりも外の領域に伝わっていくことがで
きない。このため、チャネル部の温度が上昇するととも
に抵抗値が上昇し、駆動能力が低下するという問題があ
る。又、ＳｉＯ₂ 膜４２上のシリコン層４１の不純物濃
度は低いので素子のしきい値分圧が低くなる。このた
め、しきい値を最適値にするためにバックバイアスをか
けるが、ＳｉＯ₂ 膜４２の厚さが厚いと、最適値まで上
げることができないという問題がある。

【００１４】又、半導体基板上に高融点金属と高融点金
属シリサイドの層を形成する半導体装置の従来の製造方
法を図２５乃至図２６を参照して説明する。まずシリコ
ンからなる半導体基板６１上に、素子分離領域６２、ゲ
ート酸化膜６３、ポリシリコンからなるゲート電極６
４、絶縁物からなる電極側壁６８、及びソース／ドレイ
ン拡散層６９を形成し、その上にＴｉ層７０を形成する
（図２５（ａ）参照）。その後アニールすることよりソ
ース／ドレイン拡散層６９上及び電極６４上のチタン層
７０Ａをシリサイド化し（図２５（ｂ）参照）、未反応
チタン層を弗酸で除去する（図２５（Ｃ）参照）。図２
５に示す従来の製造方法においては、高融点金属（図２
５においてはチタン）と基板６１の半導体（図２５にお
いてはシリコン）を直接反応させているために、基板６
１のシリコンが反応で消費され、浅い拡散層を形成する
のが困難であるという問題点があった。又図２５（ａ）
に示したと同様の工程を用いてチタン層７０を形成した
後（図２６（ａ）参照）、レジスト層８０を形成し（図
２６（ｂ）参照）、エッチバックすることによって高融
点金属の層７０又は高融点金属のシリサイド層をソース
／ドレイン拡散層６９上に残す（図２６（ｃ）参照）。
この図２６に示す従来の製造方法においては、エッチバ
ックする際に基板６１がエッチバック雰囲気に曝される
ため、基板６１にダメージが入り易いという問題があっ
た。

【００１５】本発明の目的は、基板の半導体の消費を可
及的に抑えるとともに基板がダメージを受けない半導体
装置の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明による半導体装置
の製造方法によれば、素子分離領域、ゲート電極、ソー
ス／ドレイン拡散領域が形成されたシリコン基板上に第
１の高融点金属の膜を形成する工程と、第１の高融点金
属よりも低い温度でシリコンと反応する第２の高融点金
属の膜を、第１の高融点金属の膜上に形成する工程と、
前記第２の高融点金属の膜上にシリコン膜を形成する工
程と、前記シリコン膜をエッチバックし、前記シリコン
膜をソース／ドレイン拡散領域上にのみ残す工程と、第
２の高融点金属とシリコンの反応する温度よりは高く、
且つ第１の高融点金属とシリコンの反応する温度よりは
低い温度領域で熱処理することによって前記シリコン膜
と第２の高融点金属の膜を反応させて高融点金属シリサ
イド膜を形成する工程と、未反応の第２の高融点金属膜
及び前記高融点金属シリサイドに覆われていない第１の
高融点金属膜を除去する工程と、を備えていることを特
徴とする

【００１７】

【作用】このように構成された本発明の半導体装置の製
造方法によれば、シリコンとの反応温度が異なる２種類
の高融点金属を用い、基板と接する第１の高融点金属は
反応せず、その上に形成した第２の高融点金属とシリコ
ン層のみを反応させることによって、基板のシリコンの
食われを防いでいる。また、シリコン膜のエッチバック
時は基板の全面が高融点金属で保護されているため、基
板にダメージが入りにくい。未反応の第２の高融点金属
および第１の高融点金属は何れもウェットエッチング除
去できるため、ダメージは入らない。

【００１８】これにより、基板のシリコンを消費しない
ため、浅い拡散層を形成しやすく、しかも拡散層の寄生
抵抗を下げることができるので、トランジスタの微細化
に有利である。

【００１９】また、基板を高融点金属で保護しながらエ
ッチバックを行うため、ダメージが入りにくく、しかも
フォトリソグラフィーの工程を増やすことなく自己整合
的に製造可能である。

【００２０】

【実施例】本発明による半導体装置の製造方法の第１の
参考例によって製造された電界効果型トランジスタの断
面図を図３に示す。このトランジスタは過酸化水素水中
で煮沸することにより形成されたゲート絶縁膜７を有し
ている。この第１の参考例の製造工程を図１乃至図２を
参照して説明する。まず、図１（ａ）に示すようにＰ型
シリコン基板１のＰウェル形成領域２に例えばＢイオン
を１００ＫｅＶ、２．０Ｅ１３cm^-2の条件で注入した後
に、Ｎウェル形成領域に例えばＰイオンを１６０Ｋｅ
Ｖ、６．４Ｅ１２cm^-2で注入し、その後に約１１９０
℃、１５０分の熱工程を行うことによりＰウェル領域２
及びＮウェル領域３を形成する。続いてＬＯＣＯＳ法を
用いて素子分離領域４を形成する。

【００２１】次に、図１（ｂ）に示すようにＰウェル領
域２中に所望のしきい値電圧を得るために、例えばＢイ
オン５を１５ＫｅＶ、１．０Ｅ１３cm^-2の条件で注入す
ることによりチャネル表面の濃度を調節し、次いでＮウ
ェル領域３中に所望のしきい値電圧を得るために、例え
ばＰイオン６を１２０ＫｅＶ、１．０Ｅ１３cm^-2の条件
で注入し、続いてＡｓイオンを４０ＫｅＶ、２．５Ｅ１
２cm^-2の条件で注入することによりチャネル表面の濃度
を調節する。以下の工程は煩雑をさけるためにＮチャネ
ルＭＯＳトランジスタの製造について図示する。

【００２２】次に例えば約３％の希弗酸に３分間シリコ
ン基板１を浸すことによりシリコン基板１の自然酸化膜
を剥離する。続いて例えば約７５℃の過酸化水素水中に
シリコン基板を入れて３０分間煮沸することにより、例
えば厚さ１．５nmのシリコン酸化膜（ゲート絶縁膜）７
を形成する（図１（ｃ）参照）。

【００２３】なお、過酸化水素水中に入れて煮沸処理す
る時の時間と形成される酸化膜の厚さの関係を図４に示
す。

【００２４】次に図２（ａ）に示すようにシリコン酸化
膜７上に例えばＬＰＣＶＤ方を用いて厚さ２００nmの多
結晶シリコン膜８を形成する。その後、Ｎチャネルトラ
ンジスタ領域に例えばＡｓイオンを４０ＫｅＶ、３．０
Ｅ１５cm^-2の条件で注入し、Ｐチャネルトランジスタ領
域に例えばＢＦ₂ イオンを３０ＫｅＶ、１．０Ｅ１５cm
^-2の条件で注入する。

【００２５】そして、図２（ｂ）に示すように、例えば
ＲＩＥ法を用いて多結晶シリコン膜８をパターニング
し、ゲート電極９を形成する。続いて図２（ｃ）に示す
ように、半導体基板１のＮチャネルトランジスタのソー
ス／ドレイン形成領域に例えばＡｓイオンを５０Ｋｅ
Ｖ、５．０Ｅ１５cm^-2の条件で注入し、Ｐチャネルトラ
ンジスタのソース／ドレイン形成領域に例えばＢＦ₂ イ
オンを３５ＫｅＶ、３．０Ｅ１５cm^-2の条件で注入し、
ソース及びドレイン領域１０を形成する。

【００２６】以後は、従来の製造方法と同様に、層間絶
縁膜形成工程及び、配線工程等を経て、半導体装置が製
造されるが、第１の参考例においてはソース／ドレイン
領域１０の形成後の全ての工程は約６００℃以下の温度
で行なわれる。なお、層間絶縁膜形成時（例えばＣＶＤ
酸化シリコン膜堆積時）の６００℃以下の温度で上記ソ
ース及びドレイン領域に注入された不純物は活性化し、
拡散層が形成されることになる。

【００２７】この第１の参考例の製造方法及び従来の製
造方法によって製造されたＰチャネルＭＯＳトランジス
タの、しきい値電圧のチャネル長に対する依存性を図５
に示す。

【００２８】以上、説明したように第１の参考例によれ
ば、ゲート絶縁膜の形成を従来の場合に比べて低温で行
うため、チャネルの不純物の分布が広がるのを防止する
ことが可能となり、これにより浅い接合を形成すること
ができるとともに、短チャネル効果を抑制でき、高性能
の微細電界効果型トランジスタを得ることができる。

【００２９】なお、第１の参考例においては、ゲート絶
縁膜７を形成するのに過酸化水素水を用いたが、他の酸
化性溶液（例えば、硫酸と過酸化水素水との混合液等）
を用いても良い。

【００３０】次に本発明による半導体装置の製造方法の
第２の参考例の製造工程を図６を参照して説明する。先
ず、第１の参考例の図１（ｃ）に示す工程までは第１の
参考例と同様にして行う。その後、シリコン酸化膜（ゲ
ート絶縁膜）７に密着して、例えば、ＣＶＤ法、又はＬ
ＰＣＶＤ法、又はＰＥＣＶＤ（Plasma enhanst chemica
l vapor deposition）法、又はＴＥＯＳ（Tetra ethyl
ortho silicate）法等を用いて例えば厚さ５０nmの酸化
シリコン膜１６（図６（ａ）参照）を堆積させるか、又
は図６（ｂ）に示すように窒化シリコン１７等の絶縁性
の物質を堆積させるか、又は図６（ｃ）に示すように酸
化シリコン１６と窒化シリコン１７の積層膜を堆積によ
り形成する。

【００３１】以後は第１の参考例の図２（ａ）以降に示
す工程と同じ工程を行う。

【００３２】この第２の参考例も第１の参考例と同様の
効果を得ることができる。

【００３３】なお、上記第１及び第２の参考例において
は、シリコン基板上にゲート絶縁膜を形成するＭＯＳ
ＦＥＴについて説明したが、シリコン基板上にエピタキ
シャル成長させたシリコン結晶表面に設けられるゲート
絶縁膜、あるいはＳＯＩ基板のシリコン表面に設けられ
るゲート絶縁膜の形成に適用できることはいうまでもな
い。

【００３４】次に本発明による半導体装置の製造方法の
第３の参考例の製造工程を図７乃至図９を参照して説明
する。まずシリコン基板２１上にウェルを形成するため
のイオン注入を行う、その後基板２１の表面にフィール
ド酸化膜２２及びゲート酸化膜２３を形成する（図７
（ａ）参照）。続いて、厚さ２００nmの多結晶シリコン
膜２４を例えばＬＰＣＶＤ法を用いて形成し（図７
（ｂ）参照）、更に例えば常圧ＣＶＤ法を用いて厚さ１
００nmのシリコン酸化膜２５を形成する（図７（ｃ）参
照）。その後、光リソグラフィによりフォトレジストの
マスク２６を形成し、（図７（ｄ）参照）、続いて例え
ばＲＩＥ法を用いてシリコン酸化膜２５をパターニング
し、このパターニングされたシリコン酸化膜２５をマス
クにして例えばＲＩＥ法を用いて多結晶シリコン膜２４
をパターニングすることによりゲート電極２４，２５を
形成する（図８（ａ）参照）。続いて半導体基板２１に
不純物イオンを注入することにより、低濃度拡散層２７
を形成し（図８（ａ）参照）、基板２１の表面に例えば
１００nmの窒化シリコン膜２８を例えは常圧ＣＶＤ法を
用いていて形成する（図８（ｂ）参照）。その後、例え
ばＲＩＥ法を用いることによりゲート電極の側面にのみ
窒化シリコン膜２８が残るようにエッチングし、側壁２
８を形成する（図８（ｃ）参照）。その後、不純物イオ
ンを注入することにより高濃度拡散層２９を形成する
（図８（ｃ）参照）。続いて基板２１の表面に、例えば
チタンが１０％過剰のチタンシリサイド膜３１を例えば
スパッタリング法又はＣＶＤ法を用いて、１００nm堆積
させる（図８（ｄ）参照）。

【００３５】次にフォトレジスト３２を基板２１の表面
が平坦になる程度まで塗布し、ＲＩＥ法、又は酸素プラ
ズマ中でのアッシング、又は過酸化水素水と硫酸の混合
液等を用いてフォトレジスト３２をエッチバックし、ソ
ース／ドレイン領域上にのみ、フォトレジスト３２を残
す（図９（ａ）参照）。そして、残されたフォトレジス
ト３２をマスクとしてＲＩＥ法を用いて、チタンシリサ
イド膜３１をパターニングし、ソース／ドレイン領域上
にのみチタンシリサイド膜３１を残す（図９（ｂ）参
照）。その後、過酸化水素水と硫酸の混合液等を用いて
レジスト３２を剥離し（図９（ｃ）参照）、例えばＲＴ
Ａ法のような熱処理を約６５０℃〜７５０℃の温度で行
うことにより、チタンシリサイド膜３１中の過剰チタン
と基板２１中のシリコンを反応させて過剰チタンをシリ
サイド化させる。これによりチタンシリサイド膜３１と
基板２１との接合が良くなり、チタンシリサイド膜３１
の基板２１からの剥がれを防ぐことができるとともに、
チタンシリサイドの還元作用により自然酸化膜を除去す
ることができる。この時消費される基板の厚さは２０nm
程度であり、従来の場合に比べて図１３に示すようにシ
リサイド膜３１と基板２１との界面を浅くすることがで
き、基板とシリサイド膜とのコンタクト抵抗を低くする
ことができる。

【００３６】次に本発明の第４の参考例の製造方法を図
１０乃至図１２を参照して説明する。この第４の参考例
の製造方法は、フィールド酸化膜を形成しないものであ
る。まず、ウェルが形成された半導体基板２１上にゲー
ト酸化膜２３、多結晶シリコン膜２４、及びシリコン酸
化膜２５を順次形成する（図１０（ａ）参照）。次にフ
ォトレジトスからなるマスク２６を形成し（図１０
（ｂ）参照）、シリコン酸化膜２５及びポリシリコン膜
２４をパターニングし、ゲート電極を形成する（図１０
（ｃ）参照）。その後、不純物イオンを注入することに
より低濃度拡散領域２７を形成した後（図１０（ｃ）参
照）、窒化シリコン膜２８を形成し（図１０（ｄ）参
照）、この窒化シリコン膜２８をパターニングすること
によってゲート電極の側面に側壁２８を形成する（図１
１（ａ）参照）。その後、不純物イオンを注入すること
により、高濃度拡散領域２９を形成し（図１１（ａ）参
照）、続いて基板２１の表面に、チタンが１０％過剰の
チタンシリサイド膜３１を形成する（図１１（ｂ）参
照）。

【００３７】次に基板２１の表面が平坦になる程度まで
フォトレジスト３２を塗布し、このフォトレジスト３２
をエッチバックしてソース／ドレイン上の領域のみにフ
ォトレジスト３２を残す（図１１（ｃ）参照）。その
後、このフォトレジスト３２をマスクとしてＲＩＥ法を
用いてチタンシリサイド膜３１をパターニングし、ソー
ス／ドレイン領域上にのみチタンシリサイド膜３１を残
す（図１２（ａ）参照）。そして再度、フォトレジスト
膜３３を、基板２１の表面が平坦になる程度まで塗布
し、ゲート電極間のほぼ中央にフォトレジスト膜３３を
開孔する（図１２（ｂ）参照）。この開孔されたフォト
レジスト膜３３をマスクにして例えばＲＩＥ法を用いて
基板２１内にトレンチを形成し、周知の技術を用いてこ
のトレンチに絶縁物３４を埋め込み、素子分離を行う
（図１２（ｃ）参照）。その後、第１の実施例と同様に
熱処理を行ってチタンシリサイド膜３１中のチタンと基
板のシリコンを反応させる。なお上記参考例ではシリサ
イドとしてチタンを例にとって説明したが、チタンシリ
サイドのかわりにＮｉＳｉ、ＣｏＳｉ₂ 、ＷＳｉ等を用
いても良い。

【００３８】この第４の参考例の製造方法も第３の参考
例の製造方法と同様の効果を得ることができる。

【００３９】次に本発明による第５の参考例の製造方法
を図１４乃至図１５を参照して説明する。まず、図１４
（ａ）に示すように、シリコンウエハーのシリコン基板
４１上に例えばＳｉＯ₂ からなる絶縁膜４２を堆積さ
せ、この絶縁膜４２上にレジスト膜４３をパターニング
し、このパターニングされたレジスト膜４３をマスクに
して絶縁膜４２をエッチングして、シリコンの基板４１
上に絶縁膜４２を残存させる（図１４（ｃ）参照）。な
お、絶縁膜４２をシリコン基板４１上に残存させる方法
としては図１４（ｂ）に示すようにシリコン基板４１上
にレジスト膜４３を形成し、このレジスト膜４３を形成
した後、液相で選択的にＳｉＯ₂ からなる絶縁膜４２を
堆積し、レジスト膜４３を除去しても良い。

【００４０】このようにシリコン基板４１上に絶縁膜４
２を残存させた後、シリコンウエハー全面に不純物濃度
の低いアモルファスシリコン４４を堆積させるか、ある
いはシリコンウエハー全面に不純物濃度の低い多結晶シ
リコン４４を堆積させた後、イオン注入を行って多結晶
シリコンをアモルファスの状態にする（図１４（ｄ）参
照）。次に図１５（ａ）に示すように、アモルファスシ
リコン４４をエッチバックあるいは研摩することによっ
て平坦化し、絶縁膜４２上にこの絶縁膜４２とほぼ同じ
程度の厚さのアモルファスシリコン層４４を形成する。
そして、図１５（ｂ）に示すように低温でアニールする
ことによってシリコン基板４１をシードにした固相成長
をさせ、シリコン基板４１上及び絶縁膜上のアモルファ
スシリコン４４を単結晶のシリコン層４５に変える。こ
の後、シリコン層４５をエッチバック、研磨、あるいは
酸化を行ない弗酸系の溶液処理で酸化膜を除去する工程
を用いてシリコン層４５の上部の欠陥を除去する。次
に、図１５（ｃ）又は図１５（ｄ）に示すようゲート絶
縁膜４６及びゲート電極４７を形成した後、イオンを注
入することによってソース／ドレイン領域４８を形成
し、ＭＯＳ型半導体装置を製造する。

【００４１】この第５の参考例によれば、絶縁膜４２上
のシリコン層４５にドレインの一部が存在する場合、ド
レインの深さは絶縁膜４２上のシリコン層４５の厚さに
よって決定されるので、シリコン層４５を薄くすること
で浅くすることができる。さらに、それ以外の領域にあ
るドレインの深さは絶縁層４２上のシリコン層４５より
も深くなるのでショートチャネル効果を抑制し、高移動
度、低Ｓ‐ｆａｃｔｏｒの特性を得るとともにソース／
ドレインの抵抗が上昇するのを防ぐことができる。ま
た、絶縁層４２上のシリコン層４５にドレイン領域が存
在しない場合、ドレインの深さは絶縁層４２上のシリコ
ン層４５の厚さよりも厚くなりソース／ドレインの抵抗
は上昇しない。さらに、ソース／ドレイ間に絶縁層４２
が存在するためにソースはドレインの影響を全く受ける
ことがないので、ショートチャネル効果を抑制し、高移
動度、低Ｓ‐ｆａｃｔｏｒの特性が得られる。又、ドレ
イン部がシリコン基板４１とつながっているため、素子
動作中に生じたホットキャリアが基板に流れることがで
きソース／ドレイン間のブレークダウン耐圧を保つこと
ができる。また、チャネル下の絶縁層４２を薄くできる
ので、素子動作中に生じた熱はシリコン層４５に流れ、
発熱による駆動力の低下を防ぐ。又、素子のしきい値電
圧をバックバイアス効果で容易に最適値にすることがで
きる。

【００４２】次に本発明による第６の参考例の製造方法
を図１６乃至図１７を参照して説明する。

【００４３】図１６（ａ）に示すようにシリコン基板４
１上に絶縁膜４２、例えばＳｉＯ₂を堆積させ、その上
にレジストをパターニングし絶縁膜４２をエッチングす
るか、あるいは、図１６（ｂ）に示すようにシリコン基
板４１上にレジストをパターニングした後、液相で選択
的にＳｉＯ₂ をシリコン基板４１上に堆積することで図
１６（ｃ）に示すように、シリコン基板４１に絶縁膜４
２を残存させる。次に、開口されたシリコン基板４１の
表面に酸化膜（図示せず）を形成する。図１６（ｄ）に
示すようにレジストのパターニングおよびエッチングに
よって前記工程によって形成された酸化膜の１部４２ａ
を残す。レジストをとった後、シリコンウェハー全面に
不純物濃度の低いアモルファスシリコン４４を堆積させ
るか、あるいはシリコンウェハー全面に不純物濃度の低
い多結晶シリコンを堆積させた後、イオン注入を行うこ
とで多結晶シリコンをアモルファスの状態にする。つぎ
に、図１７（ａ）に示すようにアモルファスシリコン４
４をエッチングあるいはポリッシュで平坦化し、絶縁膜
間にのみアモルファスシリコン層４４を設ける。この領
域を素子領域として用いることで素子間の分離を行うこ
とができる。そして、図１７（ｂ）に示すように低温で
アニールをすることでシリコン基板４４をシードにした
固相成長をさせ、シリコン基板上及び絶縁膜上のアモル
ファスシリコンを単結晶のシリコン層４５にする。そし
て、このシリコン層４５をエッチバック、ポリッシュ、
あるいはシリコン層に酸化を行い弗酸系の処理で酸化膜
を除去する工程のいずれかを用いてシリコン層上部の欠
陥を除去する。次に、図１７（ｃ）又は１７（ｄ）に示
すようにゲート絶縁膜４６及びゲート電極４７を形成し
た後、イオン注入をすることでソース／ドレイン領域４
８を形成することでＭＯＳ型半導体装置を製造する。

【００４４】この第６の参考例の製造方法も第５の参考
例と同様の効果を得ることができる。

【００４５】次に本発明による半導体装置の一実施例を
図１８を参照して説明する。まずシリコンからなる半導
体装置６１上に素子分離領域６２、ゲート酸化膜６３、
ポリシリコンからなるゲート電極６４、絶縁物からなる
側壁６８、及びソース／ドレイン拡散領域６９を形成す
る（図１８（ａ）参照）。続いてチタンからなる層７
０、ニッケルからなる層７１、多結晶シリコン層７２を
順次形成し、その上に平坦なフォトレジスト層７４を形
成する（図１８（ａ）参照）。次にフォトレジスト層７
４、多結晶シリコン層をエッチバックすることによっ
て、ソース／ドレイン拡散層６９の領域上のみに多結晶
シリコン層７２を残す（図１８（ｂ）参照）。その後約
６００℃でアニールすることによって多結晶シリコン層
７２とニッケル層７１を反応させてニッケルシリサイド
（ＮｉＳｉ）層を形成する。そして未反応のニッケル層
７１を硫酸と過酸化水素水との混合液で除去する（図１
８（ｃ）参照）。次にニッケルシリサイド層７１に覆わ
れていないチタン層を弗酸で除去する（図１８（ｄ）参
照）。

【００４６】以上説明したように本発明の実施例によれ
ば、基板６１と接するチタンは反応せず、このチタンの
上に形成したニッケル層７１とポリシリコン層７２のみ
を反応させることが可能となり、基板６１のシリコンの
食われを防止することができる。これにより、浅いソー
ス／ドレイン拡散層６９の形成を容易に行うことがで
き、しかも拡散層６９の寄生抵抗を低減できるのでトラ
ンジスタの微細化に有利とになる。

【００４７】

【発明の効果】本発明によれば、基板の半導体の消費を
可及的に抑えることができるとともに基板がダメージを
受けるのを防止できる。

【図面の簡単な説明】

【図１】本発明の第１の参考例の製造工程を示す断面
図。

【図２】本発明の第１の参考例の製造工程を示す断面
図。

【図３】本発明の第１の参考例の製造方法によって製造
された半導体装置の断面図。

【図４】過酸化水素水の処理時間と、この処理によって
形成される酸化膜の厚さの関係を示すグラフ。

【図５】第１の参考例及び従来の方法によって製造され
る電界効果型トランジスタのしきい値電圧のチャネル長
に対する依存性を示すグラフ。

【図６】本発明の第２の参考例の製造工程を示す工程断
面図。

【図７】本発明の第３の参考例の製造工程を示す工程断
面図。

【図８】本発明の第３の参考例の製造工程を示す工程断
面図。

【図９】本発明の第３の参考例の製造工程を示す工程断
面図。

【図１０】本発明の第４の参考例の製造工程を示す工程
断面図。

【図１１】本発明の第４の参考例の製造工程を示す工程
断面図。

【図１２】本発明の第４の参考例の製造工程を示す工程
断面図。

【図１３】第３の参考例によって製造された半導体装置
のソース／ドレイン領域の深さ方向の不純物濃度を示す
グラフ。

【図１４】本発明の第５の参考例の製造工程を示す工程
断面図。

【図１５】本発明の第５の参考例の製造工程を示す工程
断面図。

【図１６】本発明の第６の参考例の製造工程を示す工程
断面図。

【図１７】本発明の第６の参考例の製造工程を示す工程
断面図。

【図１８】本発明の一実施例の製造工程を示す工程断面
図。

【図１９】従来の製造方法の製造工程を示す工程断面
図。

【図２０】従来の製造方法の製造工程を示す工程断面
図。

【図２１】従来の製造方法の製造工程を示す工程断面
図。

【図２２】従来の製造方法の製造工程を示す工程断面
図。

【図２３】従来の製造方法によって製造された半導体装
置のソース／ドレイン領域の深さ方向の不純物濃度を示
すグラフ。

【図２４】従来の製造方法の製造工程を示す工程断面
図。

【図２５】従来の製造方法の製造工程を示す工程断面
図。

【図２６】従来の製造方法の製造工程を示す工程断面
図。

【符号の説明】

１ 半導体基板 ２，３ ウェル領域 ４ フィールド酸化膜 ７ ゲート酸化膜 ８ ポリシリコン膜 ９ ゲート電極 １０ ソース／ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大 黒 達 也 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 総合研究所内 (56)参考文献 特開 平２−7517（ＪＰ，Ａ) 特開 平２−2136（ＪＰ，Ａ) 特開 平２−28931（ＪＰ，Ａ) 特開 平２−1120（ＪＰ，Ａ) 特開 昭62−7165（ＪＰ，Ａ) 特開 昭61−230373（ＪＰ，Ａ) 特開 昭62−69679（ＪＰ，Ａ) 特開 昭62−101049（ＪＰ，Ａ) 特開 昭58−6125（ＪＰ，Ａ) 特開 昭64−47050（ＪＰ，Ａ) 特開 昭60−229377（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】素子分離領域、ゲート電極、ソース／ドレ
   イン拡散領域が形成されたシリコン基板上に第１の高融
   点金属の膜を形成する工程と、第１の高融点金属よりも
   低い温度でシリコンと反応する第２の高融点金属の膜
   を、第１の高融点金属の膜上に形成する工程と、前記第
   ２の高融点金属の膜上にシリコン膜を形成する工程と、
   前記シリコン膜をエッチバックし、前記シリコン膜をソ
   ース／ドレイン拡散領域上にのみ残す工程と、第２の高
   融点金属とシリコンの反応する温度よりは高く、且つ第
   １の高融点金属とシリコンの反応する温度よりは低い温
   度領域で熱処理することによって前記シリコン膜と第２
   の高融点金属の膜を反応させて高融点金属シリサイド膜
   を形成する工程と、未反応の第２の高融点金属膜及び前
   記高融点金属シリサイドに覆われていない第１の高融点
   金属膜を除去する工程と、を備えていることを特徴とす
   る半導体装置の製造方法。