JP2901616B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2901616B2 JP2901616B2 JP63158486A JP15848688A JP2901616B2 JP 2901616 B2 JP2901616 B2 JP 2901616B2 JP 63158486 A JP63158486 A JP 63158486A JP 15848688 A JP15848688 A JP 15848688A JP 2901616 B2 JP2901616 B2 JP 2901616B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。本発明は
特に、金属シリサイド層を有する半導体装置の製造方法
に関するものである。
特に、金属シリサイド層を有する半導体装置の製造方法
に関するものである。
本発明に係る半導体装置の製造方法は、半導体領域に
露出するコンタクト領域上に半導体層を形成して、該半
導体層と金属とを反応させ選択的に金属シリサイド層を
形成することにより、直接半導体領域上において金属と
半導体とを反応させて金属シリサイド層を形成する場合
に生じ得るドーパントや半導体材料の吸収に伴うジャン
クションの破壊や、高抵抗化を防止したものである。
露出するコンタクト領域上に半導体層を形成して、該半
導体層と金属とを反応させ選択的に金属シリサイド層を
形成することにより、直接半導体領域上において金属と
半導体とを反応させて金属シリサイド層を形成する場合
に生じ得るドーパントや半導体材料の吸収に伴うジャン
クションの破壊や、高抵抗化を防止したものである。
〔従来の技術〕 従来より半導体装置の分野において、金属シリサイド
層を有する装置が提案され、また実用に供されている。
金属シリサイド層はバリヤメタルとして用いられるほ
か、セルフアラインで（自己整合的に）シリサイドを形
成し、これをコンタクト抵抗・拡散層抵抗の低下や、相
互配線抵抗の低下のために用いることが知られている
（シリサイド形成プロセスについては、プレスジャーナ
ル社「月刊Semiconductor World」1987年12月号、139〜
148頁参照）。
層を有する装置が提案され、また実用に供されている。
金属シリサイド層はバリヤメタルとして用いられるほ
か、セルフアラインで（自己整合的に）シリサイドを形
成し、これをコンタクト抵抗・拡散層抵抗の低下や、相
互配線抵抗の低下のために用いることが知られている
（シリサイド形成プロセスについては、プレスジャーナ
ル社「月刊Semiconductor World」1987年12月号、139〜
148頁参照）。
従来、半導体装置の拡散層上に、抵抗を低下させるべ
くセルフアラインでシリサイドを形成する場合、例えば
シリサイド中で最も低抵抗のチタンシリサイド（TiS
i2）によりシリサイド層を形成した場合には、半導体領
域の拡散層中に存在しているドーパント（例えばAs等）
の吸いこみにより、ジャンクションの破壊が起こること
があった。また、セルフアラインでチタンシリサイドを
形成する際に、あらかじめ堆積して形成したチタンの膜
厚が厚いと、拡散層部のシリコンがチタンに吸収され
て、いわゆるシリコンがチタンに食われる形になり、チ
タンのつき抜け、即ちチタンが直接基板の半導体領域に
接することが生じて、やはりジャンクションの破壊が起
こることがあるという問題があった。
くセルフアラインでシリサイドを形成する場合、例えば
シリサイド中で最も低抵抗のチタンシリサイド（TiS
i2）によりシリサイド層を形成した場合には、半導体領
域の拡散層中に存在しているドーパント（例えばAs等）
の吸いこみにより、ジャンクションの破壊が起こること
があった。また、セルフアラインでチタンシリサイドを
形成する際に、あらかじめ堆積して形成したチタンの膜
厚が厚いと、拡散層部のシリコンがチタンに吸収され
て、いわゆるシリコンがチタンに食われる形になり、チ
タンのつき抜け、即ちチタンが直接基板の半導体領域に
接することが生じて、やはりジャンクションの破壊が起
こることがあるという問題があった。
また、例えば4M−SRAM程度の半導体装置においては、
ジャンクション深さは1200Å程度と浅いため、体積する
チタンの膜厚を500Å以下と非常に薄くする必要があり
（形成するTiSi膜厚を1000Å以下とする）、そのためシ
ート抵抗が高めになるという問題があった。
ジャンクション深さは1200Å程度と浅いため、体積する
チタンの膜厚を500Å以下と非常に薄くする必要があり
（形成するTiSi膜厚を1000Å以下とする）、そのためシ
ート抵抗が高めになるという問題があった。
本発明は上記従来技術の問題点を解決せんとするもの
で、その目的は、金属シリサイド層を有する半導体装置
の製造方法において、金属シリサイド層を形成する場合
に、ドーパントの吸いこみ、及び金属（メタル）のつき
ぬけを防止し、もってジャンクションの破壊を防ぐとと
もに、低抵抗化をも達成できる半導体装置の製造方法を
提供することである。
で、その目的は、金属シリサイド層を有する半導体装置
の製造方法において、金属シリサイド層を形成する場合
に、ドーパントの吸いこみ、及び金属（メタル）のつき
ぬけを防止し、もってジャンクションの破壊を防ぐとと
もに、低抵抗化をも達成できる半導体装置の製造方法を
提供することである。
上記目的を達成するため、本発明に係る半導体装置の
製造方法は、 （Ｉ）半導体領域上のコンタクト領域の上表面が半導体
露出領域になっている該半導体領域に対して、 （II）該コンタクト領域上にのみ半導体層を形成する工
程と、 （III）該半導体層上に金属層を形成するとともに、該
金属層の厚さは、該半導体層の全厚みの半導体が該金属
層を構成する金属と反応し、さらに該金属層の残余の金
属が、この半導体層が形成されているコンタクト領域に
おける上記半導体領域の半導体の一部と反応する量の金
属を与える厚さであるものとし、これにより、該半導体
層とこの半導体層が形成されているコンタクト領域にお
ける上記半導体領域の半導体の一部と該金属とを反応さ
せ、上記半導体層のコンタクト領域に対応する部分のみ
に選択的に金属シリサイド層を形成する工程と、 （IV）該金属シリサイド層上に電極を形成する工程とを
具備するように構成する。
製造方法は、 （Ｉ）半導体領域上のコンタクト領域の上表面が半導体
露出領域になっている該半導体領域に対して、 （II）該コンタクト領域上にのみ半導体層を形成する工
程と、 （III）該半導体層上に金属層を形成するとともに、該
金属層の厚さは、該半導体層の全厚みの半導体が該金属
層を構成する金属と反応し、さらに該金属層の残余の金
属が、この半導体層が形成されているコンタクト領域に
おける上記半導体領域の半導体の一部と反応する量の金
属を与える厚さであるものとし、これにより、該半導体
層とこの半導体層が形成されているコンタクト領域にお
ける上記半導体領域の半導体の一部と該金属とを反応さ
せ、上記半導体層のコンタクト領域に対応する部分のみ
に選択的に金属シリサイド層を形成する工程と、 （IV）該金属シリサイド層上に電極を形成する工程とを
具備するように構成する。
本発明を構成を、後記詳述する本発明の一実施例を示
す第１図の例示を用いて説明すると、次のとおりであ
る。
す第１図の例示を用いて説明すると、次のとおりであ
る。
本発明の製造方法は、半導体領域上のコンタクト領域
の上表面が半導体露出領域になっている材料を用意する
工程（工程Ｉ）を有するが、第１図（ｄ）が、用意され
た材料の構造を示す。即ち第１図の例示では、同図
（ｃ）に示すように、半導体領域１をなす基板上に酸化
膜11（この一部がゲート酸化膜を形成することになる）
が形成されており、工程Ｉにおいて該酸化膜11を除去す
ることにより、第１図（ｄ）に示すコンタクト領域12が
露出した材料（基板）を用意する。
の上表面が半導体露出領域になっている材料を用意する
工程（工程Ｉ）を有するが、第１図（ｄ）が、用意され
た材料の構造を示す。即ち第１図の例示では、同図
（ｃ）に示すように、半導体領域１をなす基板上に酸化
膜11（この一部がゲート酸化膜を形成することになる）
が形成されており、工程Ｉにおいて該酸化膜11を除去す
ることにより、第１図（ｄ）に示すコンタクト領域12が
露出した材料（基板）を用意する。
次に工程IIにおいて、該コンタクト領域上にのみ半導
体層を形成するのであるが、第１図の例示では、同図
（ｅ）が該工程II終了時の状態であり、図示例ではCVDS
iを半導体層２として用いて、図示のごとくコンタクト
領域上にのみ半導体層２を形成した（ゲート７上には形
成しない）。
体層を形成するのであるが、第１図の例示では、同図
（ｅ）が該工程II終了時の状態であり、図示例ではCVDS
iを半導体層２として用いて、図示のごとくコンタクト
領域上にのみ半導体層２を形成した（ゲート７上には形
成しない）。
次に、上記半導体層上に金属層を形成して、該半導体
層とこの半導体層が形成されているコンタクト領域にお
ける上記半導体領域の半導体の一部と該金属とを反応さ
せ、上記半導体層のコンタクト領域に対応する部分のみ
に選択的に金属シリサイド層を形成する工程（工程II
I）については、図示例ではまず第１図（ｆ）の例示の
ように金属層３（図示例では、Ti等の高融点金属層）を
形成し、次いで第１図（ｇ）に工程IIIの終了時の状態
で示すように、コンタクト領域のみに選択的に金属シリ
サイド層４を形成する。この場合、Ti等の高融点金属層
である金属層３の厚さは、該半導体層２の全厚みの半導
体が該金属層３を構成する金属と反応し、さらに該金属
層３の残余の金属が、この半導体層２が形成されている
コンタクト領域における上記半導体領域（図示例ではシ
リコン基板１）の半導体（図示例ではシリコン）の一部
と反応する量の金属の量である厚さであるものとする。
例えば、後記説明するように、金属層３の膜厚の2.2倍
の半導体が、金属層３との反応に消費される場合に、半
導体層２の厚さは、そのうちの1.5倍の半導体が与えら
れる膜厚とし、残りの0.7倍の分は、半導体領域をなす
例えば基板１の半導体が消費されて、この結果金属シリ
サイド層が形成されるように、半導体層２の厚みに対し
て、金属層３の厚みを設定する。
層とこの半導体層が形成されているコンタクト領域にお
ける上記半導体領域の半導体の一部と該金属とを反応さ
せ、上記半導体層のコンタクト領域に対応する部分のみ
に選択的に金属シリサイド層を形成する工程（工程II
I）については、図示例ではまず第１図（ｆ）の例示の
ように金属層３（図示例では、Ti等の高融点金属層）を
形成し、次いで第１図（ｇ）に工程IIIの終了時の状態
で示すように、コンタクト領域のみに選択的に金属シリ
サイド層４を形成する。この場合、Ti等の高融点金属層
である金属層３の厚さは、該半導体層２の全厚みの半導
体が該金属層３を構成する金属と反応し、さらに該金属
層３の残余の金属が、この半導体層２が形成されている
コンタクト領域における上記半導体領域（図示例ではシ
リコン基板１）の半導体（図示例ではシリコン）の一部
と反応する量の金属の量である厚さであるものとする。
例えば、後記説明するように、金属層３の膜厚の2.2倍
の半導体が、金属層３との反応に消費される場合に、半
導体層２の厚さは、そのうちの1.5倍の半導体が与えら
れる膜厚とし、残りの0.7倍の分は、半導体領域をなす
例えば基板１の半導体が消費されて、この結果金属シリ
サイド層が形成されるように、半導体層２の厚みに対し
て、金属層３の厚みを設定する。
次に、工程IVにおいて、該金属シリサイド層４上に電
極を形成する（この構造は特に図示せず）。
極を形成する（この構造は特に図示せず）。
上記のように、本発明においては、直接半導体領域１
上に金属層３を形成して金属シリサイドを得る方法とは
異なり、半導体領域１のコンタクト領域12に半導体層２
を形成し（工程II）、その後金属シリサイド層４を形成
する（工程III）手段を採る。この結果、直接半導体領
域１からシリサイド形成のために必要な分の全量の半導
体材料（シリコン等）が吸収されるのと異なり、上記形
成した半導体層２がシリサイド形成の半導体材料（シリ
コン等）の供給源となるので、半導体領域１の食われに
よる拡散層中のドーパントのとりこみや、また拡散層中
のシリコン等の食われが抑制され、このためジャンクシ
ョンの破壊を生じさせることを防止できる。かつこれに
より、拡散層の低抵抗化も実現できるものである。
上に金属層３を形成して金属シリサイドを得る方法とは
異なり、半導体領域１のコンタクト領域12に半導体層２
を形成し（工程II）、その後金属シリサイド層４を形成
する（工程III）手段を採る。この結果、直接半導体領
域１からシリサイド形成のために必要な分の全量の半導
体材料（シリコン等）が吸収されるのと異なり、上記形
成した半導体層２がシリサイド形成の半導体材料（シリ
コン等）の供給源となるので、半導体領域１の食われに
よる拡散層中のドーパントのとりこみや、また拡散層中
のシリコン等の食われが抑制され、このためジャンクシ
ョンの破壊を生じさせることを防止できる。かつこれに
より、拡散層の低抵抗化も実現できるものである。
以下本発明の一実施例について、第１図を参照して説
明する。この実施例は、本発明を、いわゆるLDD（Light
ly Doped Drain）構造を有するシリコン半導体装置に適
用したもので、特に、半導体領域の拡散層上部の露出シ
リコン部（図示符号12の部分に該当）にCVD選択成長に
よりエピタキシャルSi、もしくはポリSiを形成し、その
後金属（本例ではチタン）層を形成して（符号３参
照）、シリコンとシリサイド化反応を生じさせるように
具体化したものである。
明する。この実施例は、本発明を、いわゆるLDD（Light
ly Doped Drain）構造を有するシリコン半導体装置に適
用したもので、特に、半導体領域の拡散層上部の露出シ
リコン部（図示符号12の部分に該当）にCVD選択成長に
よりエピタキシャルSi、もしくはポリSiを形成し、その
後金属（本例ではチタン）層を形成して（符号３参
照）、シリコンとシリサイド化反応を生じさせるように
具体化したものである。
なお当然のことではあるが、本発明は以下に述べる実
施例によって限定されるものではない。
施例によって限定されるものではない。
第１図を参照する。
本実施例では、半導体基板としてシリコン基板を用
い、これが半導体領域１を構成する。本例では該半導体
領域１上に、LOCOS（素子間分離用酸化領域）５を形成
するとともに、チャンネルストップイオン注入により、
チャンネルストップ領域６を形成して、第１図（ａ）の
構造を得る。
い、これが半導体領域１を構成する。本例では該半導体
領域１上に、LOCOS（素子間分離用酸化領域）５を形成
するとともに、チャンネルストップイオン注入により、
チャンネルストップ領域６を形成して、第１図（ａ）の
構造を得る。
LOCOS5形成後、ゲート酸化を施し、酸化膜11（本例で
はSiO2）を形成し、更にポリシリコン等でゲート配線を
形成してゲート７を得、第１図（ｂ）の構造とする。
はSiO2）を形成し、更にポリシリコン等でゲート配線を
形成してゲート７を得、第１図（ｂ）の構造とする。
次に、LDDイオン注入を行って、低濃度不純物拡散領
域であるLDD領域81を形成して、第１図（ｃ）の構造に
する。
域であるLDD領域81を形成して、第１図（ｃ）の構造に
する。
次いで、ゲート７を少なくとも覆うように図の全体に
二酸化シリコン（SiO2）膜をCVD等の適宜手段で形成
し、これを通常の手段によりエッチバックして、ゲート
７の側部にサイドウォール71を形成する。このエッチン
グバックにより、上記酸化膜11及び更に形成した二酸化
シリコン膜の、ゲート７の下部のゲート酸化膜11′部分
及びサイドウォール71の箇所以外は除去されて、その部
分が半導体領域が露出した状態になる。即ち、これによ
りコンタクト領域12が露出されて、本発明の工程Ｉが終
了するのである。その後ソース／ドレインイオン注入を
行い、拡散アニールを施して、ソース／ドレイン領域82
を形成する。この状態が第１図（ｄ）に示す構造であ
る。
二酸化シリコン（SiO2）膜をCVD等の適宜手段で形成
し、これを通常の手段によりエッチバックして、ゲート
７の側部にサイドウォール71を形成する。このエッチン
グバックにより、上記酸化膜11及び更に形成した二酸化
シリコン膜の、ゲート７の下部のゲート酸化膜11′部分
及びサイドウォール71の箇所以外は除去されて、その部
分が半導体領域が露出した状態になる。即ち、これによ
りコンタクト領域12が露出されて、本発明の工程Ｉが終
了するのである。その後ソース／ドレインイオン注入を
行い、拡散アニールを施して、ソース／ドレイン領域82
を形成する。この状態が第１図（ｄ）に示す構造であ
る。
次に上記露出した半導体（本例ではシリコン）領域で
あるコンタクト領域12に、本例ではCVDにより、エピタ
キシャルSi、もしくはポリSiを成長させて、半導体層２
を形成する。図示のごとくコンタクト領域12にのみ、選
択的に半導体層２を成長させた。また、このCVD等によ
る半導体層２の形成は、拡散層（ソース／ドレイン領域
82等）が広がらない程度の温度で行うことが好ましい。
これによって、本発明の工程IIが終了した、第１図
（ｅ）の構造を得る。
あるコンタクト領域12に、本例ではCVDにより、エピタ
キシャルSi、もしくはポリSiを成長させて、半導体層２
を形成する。図示のごとくコンタクト領域12にのみ、選
択的に半導体層２を成長させた。また、このCVD等によ
る半導体層２の形成は、拡散層（ソース／ドレイン領域
82等）が広がらない程度の温度で行うことが好ましい。
これによって、本発明の工程IIが終了した、第１図
（ｅ）の構造を得る。
そして、金属層３を形成させ、本例ではチタン層を形
成させて、第１図（ｆ）の構造とする。
成させて、第１図（ｆ）の構造とする。
更にシリサイド化アニールを行って、チタンと反応す
べきシリコンが存在しているところのみ、自己整合的に
シリサイド形成する。即ち、コンタクト領域12及び、ポ
リシリコン等から成るゲート７に対応する部分におい
て、シリサイド化が進行し、これらの部分にチタンシリ
サイドである金属シリサイド層４が形成される。その
後、アンモニア水と過酸化水素水との混合溶液等で選択
エッチングを行って、拡散層部、つまりソース／ドレイ
ン領域82上に、抵抗の低い金属シリサイド層４を形成さ
せ、第１図（ｇ）の構造を得る。
べきシリコンが存在しているところのみ、自己整合的に
シリサイド形成する。即ち、コンタクト領域12及び、ポ
リシリコン等から成るゲート７に対応する部分におい
て、シリサイド化が進行し、これらの部分にチタンシリ
サイドである金属シリサイド層４が形成される。その
後、アンモニア水と過酸化水素水との混合溶液等で選択
エッチングを行って、拡散層部、つまりソース／ドレイ
ン領域82上に、抵抗の低い金属シリサイド層４を形成さ
せ、第１図（ｇ）の構造を得る。
上記が本発明の選択的に金属シリサイド層４を形成す
る工程に該当するのであるが、本実施例では、上記かか
るシリサイド形成工程（シリサイド化アニール工程）に
おいて、CVDシリコンはチタンとの反応にすべて消費さ
れ、更に100〜500Å程度半導体領域１をなす基板シリコ
ンともチタンを反応させるように設計した。
る工程に該当するのであるが、本実施例では、上記かか
るシリサイド形成工程（シリサイド化アニール工程）に
おいて、CVDシリコンはチタンとの反応にすべて消費さ
れ、更に100〜500Å程度半導体領域１をなす基板シリコ
ンともチタンを反応させるように設計した。
このように本実施例では本発明を適用して、コンタク
ト領域12に半導体層２を形成するようにしたわけである
が、仮に、例えばXj（ドース深さ）が1500Åである拡散
層上に、上記半導体層２を形成することなく、直接金属
シリサイド層を形成したとすれば、堆積する金属層３で
あるチタン層を、500Å以下と膜厚限定する必要があ
り、更にそのために、シート抵抗も３〜５Ω／□となっ
て、低抵抗化に限度がある。しかし本実施例では、露出
した半導体領域１であるシリコンの領域に、半導体層２
であるCVDシリコンを1500Å程度堆積して形成したの
で、形成可能なチタン層の膜厚も例えば800Å程度まで
厚く形成することが可能となった。その結果得られるシ
ート抵抗も、１Ω前後乃至はそれ以下と、低抵抗のもの
が得られた。
ト領域12に半導体層２を形成するようにしたわけである
が、仮に、例えばXj（ドース深さ）が1500Åである拡散
層上に、上記半導体層２を形成することなく、直接金属
シリサイド層を形成したとすれば、堆積する金属層３で
あるチタン層を、500Å以下と膜厚限定する必要があ
り、更にそのために、シート抵抗も３〜５Ω／□となっ
て、低抵抗化に限度がある。しかし本実施例では、露出
した半導体領域１であるシリコンの領域に、半導体層２
であるCVDシリコンを1500Å程度堆積して形成したの
で、形成可能なチタン層の膜厚も例えば800Å程度まで
厚く形成することが可能となった。その結果得られるシ
ート抵抗も、１Ω前後乃至はそれ以下と、低抵抗のもの
が得られた。
本実施例では、更に第１図（ｇ）の状態から、金属シ
リサイド層４上に電極を形成した。
リサイド層４上に電極を形成した。
本実施例においては、上記の如く、金属シリサイド形
成時にCVD選択Siにより半導体層２を形成し、これによ
り半導体材料の金属との反応分を補うことにより、素子
のペネトレーション防止及び拡散層の低抵抗化を可能と
したものであって、ストイキヨメトリー（化学量論）に
応じた半導体（シリコン）消費分をある程度上記選択Si
等により補うことによって、従来技術の問題であったド
ーパントのすいこみ、及び金属（チタン等）のつきぬけ
防止したものであり、同時に低抵抗化を実現したもので
ある。
成時にCVD選択Siにより半導体層２を形成し、これによ
り半導体材料の金属との反応分を補うことにより、素子
のペネトレーション防止及び拡散層の低抵抗化を可能と
したものであって、ストイキヨメトリー（化学量論）に
応じた半導体（シリコン）消費分をある程度上記選択Si
等により補うことによって、従来技術の問題であったド
ーパントのすいこみ、及び金属（チタン等）のつきぬけ
防止したものであり、同時に低抵抗化を実現したもので
ある。
また、例えば、金属がチタンである場合、例えば堆積
により形成されたチタンの全膜厚の2.2倍のシリコンが
消費されることがわかっているが、本実施例ではそのう
ちの1.5倍程度のみCVDSiで補い残り0.7倍分を半導体領
域であるシリコン基板と反応させることにより、下地と
の密着性も得られるようにした。なお、上記の消費量の
内の1.5倍程度及び0.7倍程度という値は、Xjの深さに応
じて変動するものであり、所望の条件に応じて設定すべ
きものである。
により形成されたチタンの全膜厚の2.2倍のシリコンが
消費されることがわかっているが、本実施例ではそのう
ちの1.5倍程度のみCVDSiで補い残り0.7倍分を半導体領
域であるシリコン基板と反応させることにより、下地と
の密着性も得られるようにした。なお、上記の消費量の
内の1.5倍程度及び0.7倍程度という値は、Xjの深さに応
じて変動するものであり、所望の条件に応じて設定すべ
きものである。
〔発明の効果〕 上述の如く本発明に係る半導体装置の製造方法によれ
ば、金属シリサイド層を形成してもドーパントの吸いこ
み、及び金属のつきぬけを防止でき、従ってジャンクシ
ョンの破壊を防ぐことができ、かつ低抵抗化をも達成で
きるという効果がある。
ば、金属シリサイド層を形成してもドーパントの吸いこ
み、及び金属のつきぬけを防止でき、従ってジャンクシ
ョンの破壊を防ぐことができ、かつ低抵抗化をも達成で
きるという効果がある。
第１図（ａ）〜（ｇ）は、本発明の一実施例を工程順に
断面図で示すものである。 １…半導体領域、12…コンタクト領域、２…半導体層
（CVDSi）、３…金属層（Ti層）、４…金属シリサイド
層（TiSi2層）。
断面図で示すものである。 １…半導体領域、12…コンタクト領域、２…半導体層
（CVDSi）、３…金属層（Ti層）、４…金属シリサイド
層（TiSi2層）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−4924（ＪＰ，Ａ) 特開 平１−189919（ＪＰ，Ａ) 特開 昭59−151422（ＪＰ，Ａ) 特開 昭62−120023（ＪＰ，Ａ) 特開 昭57−167660（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体領域上のコンタクト領域の上表面が
半導体露出領域になっている該半導体領域に対して、 該コンタクト領域上にのみ半導体層を形成する工程と、 該半導体層上に金属層を形成するとともに、該金属層の
厚さは、該半導体層の全厚みの半導体が該金属層を構成
する金属と反応し、さらに該金属層の残余の金属が、こ
の半導体層が形成されているコンタクト領域における上
記半導体領域の半導体の一部と反応する量の金属を与え
る厚さであるものとし、これにより、該半導体層とこの
半導体層が形成されているコンタクト領域における上記
半導体領域の半導体の一部と該金属とを反応させ、上記
半導体層表面のコンタクト領域に対応する部分のみに選
択的に金属シリサイド層を形成する工程と、 該金属シリサイド層上に電極を形成する工程とを具備す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158486A JP2901616B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体装置の製造方法 |
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