JPH027517A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。本発明は特
に、金属シリサイド層を存する半導体装置の製造方法に
関するものである。

〔発明の概要〕

本発明に係る半導体装置の製造方法は、半導体領域に露
出するコンタクト領域上に半導体層を形成して、該半導
体層と金属とを反応させ選択的に金属シリサイド層を形
成することにより、直接半導体領域上において金属と半
導体とを反応させて金属シリサイド層を形成する場合に
生じ得るドーパントや半導体材料の吸収に伴うジャンク
ションの破壊や、高抵抗化を防止したものである。

〔従来の技術〕

従来より半導体装置の分野において、金属シリサイド層
を有する装置が提案され、また実用に供されている。金
属シリサイド層はバリヤメタルとじｔ用いられるほか、
セルファラインで（自己整合的に）シリサイドを形成し
、これをコンタクト抵抗・拡散層抵抗の低下や、相互配
線抵抗の低下のために用いることが知られている（シリ
サイド形成プロセスについては、プレスジャーナル社「
月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　ＷｏｒｌｄＪ　１９
８７年１２月号、１３９〜１４８頁参照）。

従来、半導体装置の拡散層上に、抵抗を低下させるべく
セルファラインでシリサイドを形成する場合、例えばシ
リサイド中で最も低抵抗のチタンシリサイド（ＴｉＳｉ
）によりシリサイド層を形成した場合には、半導体領域
の拡散層中に存在しているドーパント（例えばＡｓ等）
の吸いこみにより、ジャンクションの破壊が起こること
があった。また、セルファラインでチタンシリサイドを
形成する際に、あらかじめ堆積して形成したチタンの膜
厚が厚いと、拡散層部のシリコンがチタンに吸収されて
、いわゆるシリコンがチタンに食われる形になり、チタ
ンのつき抜け、即ちチタンが直接基板の半導体領域に接
することが生じて、やはりジャンクションの破壊が起こ
ることがあるという問題があった。

また、例えば４Ｍ−３ＲＡＭ程度の半導体装置において
は、ジャンクション深さは１２００人程度全面いため、
堆積するチタンの膜厚を５００Å以下と非常に薄くする
必要があり（形成するＴｉＳｉ°膜厚を１０００Å以下
とする）、そのためシート抵抗が高めになるという問題
があった。

〔発明の目的〕

本発明は上記従来技術の問題点を解決せんとするもので
、その目的は、金属シリサイド層を有する半導体装置の
製造方法において、金属シリサイド層を形成する場合に
、ドーパントの吸いこみ、及び金属（メタル）のつきぬ
けを防止し、もってジャンクションの破壊を防ぐととも
に、低抵抗化をも達成できる半導体装置の製造方法を提
供することである。

〔問題を解決するための手段〕

上記目的を達成するため、本発明に係る半導体装置の製
造方法は、 （１）半導体領域上のコンタクト領域を少なくとも露出
させる工程と、 （ＩＩ）少なくとも該コクタクト領域上に半導体層を形
成する工程と、 （ｍ）該半導体層と金属とを反応させ選択的に金属シリ
サイド層を形成する工程と、 （ＩＶ）該金属シリサイド上に電極を形成する工程とを
具備するように構成する。

本発明の構成について、後記詳述する本発明の一実施例
を示す第１図の例示を用いて説明すると、次のとおりで
ある。

本発明の製造方法は、半導体領域上のコンタクトＳｆｆ
域を少なくとも露出させる工程（工程ｌ）を有するが、
第１図においては、同図（ｄ）が該工程Ｉ終了時の構造
を示す。即ち第１図の例示では、同図（Ｃ）に示すよう
に、半導体領域１をなす基板上に酸化膜１１　（この一
部がゲート酸化膜を形成することになる）が形成されて
おり、工程Ｉにおいて該酸化膜１１を除去することによ
り、第１図（Ｃ）に示すコンタクト領域１２を露出させ
るのである。

次に、工程■において、少なくとも該コンタクト領域上
に半導体層を形成するのであるが、第１図の例示では、
同図（ｅ）が該工程■終了時の状態であり、図示例では
ＣＶＤ５　ｉを半導体Ｎ２として用いて、これを形成し
た。

次に、上記半導体層２と金属とを反応させ選択的に金属
シリサイド層を形成する工程（工程■）については、図
示例ではまず第１図（ｆ）の例示のように金属Ｎ３を形
成し、次いで第１図（ｇ）に工程■終了時の状態で示す
ように、金属シリサイド層４を形成する。

次に、工程■において、該金属シリサイド層４上に電極
を形成する（この構造は特に図示せず）。

〔作用〕

上記のように、本発明においては、直接半導体領域１上
に金属層３を形成して金属シリサイドを得る方法とは異
なり、半導体領域１のコンタクト領域１２に半導体層２
を形成しく工程■）、その後金属シリサイドＮ４を形成
する（工程■）手段を採る。この結果、直接半導体領域
１からシリサイド形成のために必要な分の全量の半導体
材料（シリコン等）が吸収されるのと異なり、上記形成
した半導体層２がシリサイド形成の半導体材料（シリコ
ン等）の供給源となるので、半導体領域１０食われによ
る拡散層中のドーパントのとりこみゃ、また拡散層中の
シリコン等の食われが抑制され、このためジャンクショ
ンの破壊を生じさせることを防止できる。かつこれによ
り、拡散層の低抵抗化も実現できるものである。

〔実施例〕

以下本発明の一実施例について、第１図を参照して説明
する。この実施例は、本発明を、いわゆるＬ　Ｄ　Ｄ　
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有
するシリコン半導体装置に適用したもので、特に、半導
体領域の拡散層上部の露出シリコン部（図示符号１２の
部分に該当）にＣＶＤ選択成長によりエピタキシャルＳ
ｉ、もしくはポリＳｉを形成し、その後金属（本例では
チタン）層を形成して（符号３参照）、シリコンとシリ
サイド化反応を生じさせるように具体化したものである
。

なお当然のことではあるが、本発明は以下に述ぺる実施
例によって限定されるものではない。

第１図を参照する。

本実施例では、半導体基板としてシリコン基板を用い、
これが半導体領域１を構成する。本例では該半導体領域
１上に、ＬＯＧＯ３（素子間分離用酸化領域）５を形成
するとともに、チャンネルトップイオン注入により、チ
ャンネルストップ領域６を形成して、第１図（ａ）の構
造を得る。

ＬＯＧＯ３５形成後、ゲート酸化を施し、酸化膜１１　
（本例ではＳｔｏｗ）を形成し、更にポリシリコン等で
ゲート配線を形成してゲート７を得、第１図（ｂ）の構
造とする。

次に、ＬＤＤイオン注入を行って、低濃度不純物拡散領
域であるＬＤＤ領域８１を形成して、第１図（ｃ）の構
造にする。

次いで、ゲート７を少なくとも覆うように図の峙全体に
二酸化シリコン（Ｓ　ｉ　Ｏり膜をＣＶＤ等の適宜手段
で形成し、これを通常の手段によりエッチバックして、
ゲート７の側部にサイドウオール７１を形成する。この
エツチングバックにより、上記酸化膜１１及び更に形成
した二酸化シリコン膜の、ゲート７の下部のゲート酸化
膜１１゛部分及びサイドウオール７１の箇所以外は除去
されて、その部分が半導体領域が露出した状態になる。

即ち、これによりコンタクト領域１２が露出されて、本
発明の工程Ｉが終了するのである。その後ソース／ドレ
インイオン注入を行い、拡散アニールを施して、ソース
／ドレイン領域８２を形成する。

この状態が第１図（ｄ）に示す構造である。

次に上記露出した半導体（本例ではシリコン）領域であ
るコンタクト領域１２に、本例ではＣＶＤにより、エピ
タキシャルＳ　１　％もしくはポリＳｉを成長させて、
半導体層２を形成する。図示例ではコンタクト領域１２
にのみ、選択的に半導体層２を成長させた。また、この
ＣＶＤ等による半導体層２の形成は、拡散Ｎ（ソース／
ドレイン領域８２等）が広がらない程度の温度で行うこ
とが好ましい。これによって、本発明の工程■が終了し
た、第１図（ｅ）の構造を得る。

そして、金属層３を形成させ、本例ではチタン層を形成
させて、第１図（ｆ）の構造とする。

更にシリサイド化アニールを行って、チタンと反応すべ
きシリコンが存在しているところのみ、自己型合的にシ
リサイド形成する。即ち、コンタクト領域１２及び、ポ
リシリコン等から成るゲート７に対応する部分において
、シリサイド化が進行し、これらの部分にチタンシリサ
イドである金属シリサイド層４が形成される。その後、
アンモニア水、過酸化水素水等で選択エツチングを行っ
て、拡散層部、つまりソース／ドレイン領域８２上に、
抵抗の低い金属シリサイドＮ４を形成させ、第１図（ｇ
）の構造を得る。

上記が本発明の選択的に金属シリサイド層４を形成する
工程に該当するのであるが、本実施例では、上記かかる
シリサイド形成工程（シリサイド化アニール工程）にお
いて、ＣＶＤシリコンはチタンとの反応にすべて消費さ
れ、更に１００〜５００人程度半導体全面１をなす基板
シリコンともチタンを反応させるように設計した。

このように本実施例では本発明を適用して、コンタクＨ
Ｊｆ域１２に半導体層２を形成するようにしたわけであ
るが、仮に、例えばＸｊ（ドース深さ）が１５００人で
ある拡散層上に、上記半導体Ｎ２を形成することなく、
直接金属シリサイド層を形成したとすれば、堆積する金
属層３であるチタン層を、５００Å以下と膜厚限定する
必要があり、更にそのために、シート抵抗も３〜５Ω／
口となって、低抵抗化に限度がある。しかし本実施例で
は、露出した半導体領域１であるシリコン・２の領域に
、半導体層２であるＣＶＤシリコンを１５００人程度堆
積して形成したので、形成可能なチタン層の膜厚も例え
ば８００人程全面で厚く形成することが可能となった。

その結果得られるシート抵抗も、１Ω前後乃至はそれ以
下と、低抵抗のものが得られた。

本実施例では、更に第１図（ｇ）の状態から、金属シリ
サイドＮ４上に電極を形成した。

本実施例においては、上記の如く、金属シリサイド形成
時にＣＶＤ選択Ｓｉにより半導体層２を形成し、これに
より半導体材料の金属との反応分を補うことにより、素
子のペネトレーション防止及び拡散層の低抵抗化を可能
としたものであって、ストイキメトリー（化学量論）に
応じた半導体（シリコン）消費分をある程度上記選択Ｓ
ｔ等により補うことによって、従来技術の問題であった
ドーパントのすいこみ、及び金属（チタン等）のつきぬ
け防止したものであり、同時に低抵抗化を実現したもの
である。

また、例えば、金属がチタンである場合、例えば堆積に
より形成されたチタンの全膜厚の２．２倍のシリコンが
消費されることがわかっているが、本実施例ではそのう
ちの１．５倍程度のみＣＶＤ５　ｉで補い残り０．７倍
分を半導体領域であるシリコン基板と反応させることに
より、下地との密着性も得られるようにした。なお、上
記の消費量の内の１．５倍程度及び０．７倍程度という
値は、Ｘｊの深さに応じて変動するものであり、所望の
条件に応じて設定すべきものである。

〔発明の効果〕

上述の如く本発明に係る半導体装置の製造方法によれば
、金属シリサイド層を形成してもドーパントの吸いこみ
、及び金属のつきぬけを防止でき、従ってジャンクショ
ンの破壊を防ぐことができ、かつ低抵抗化をも達成でき
るという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は、本発明の一実施例を工程順に
断面図で示すものである。 １・・・半導体領域、１２・・・コンタクト領域、２・
・・半導体層（ＣＶＤＳｉ）　、３・・・金属層（Ｔｉ
層）、４・・・金属シリサイドＮ（Ｔｊ３ｉ２層）。

Claims (1)

1. 【特許請求の範囲】 １、半導体領域上のコンタクト領域を少なくとも露出さ
   せる工程と、 少なくとも該コンタクト領域上に半導体層を形成する工
   程と、 該半導体層と金属とを反応させ選択的に金属シリサイド
   層を形成する工程と、 該金属シリサイド層上に電極を形成する工程とを具備す
   る半導体装置の製造方法。