JPS59151422A - 浅い接合を有する半導体装置の製造方法 - Google Patents
浅い接合を有する半導体装置の製造方法Info
- Publication number
- JPS59151422A JPS59151422A JP2566983A JP2566983A JPS59151422A JP S59151422 A JPS59151422 A JP S59151422A JP 2566983 A JP2566983 A JP 2566983A JP 2566983 A JP2566983 A JP 2566983A JP S59151422 A JPS59151422 A JP S59151422A
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- Japan
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- film
- aperture part
- ion
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は極めそ浅い接合を有する半導体装置の製造方法
に懸り、＃に約５００ Ａ以下の接合深さを有するニオ
ツタ領域を形成し、その表面に安定な電極構造を形成す
る方法に関する。
に懸り、＃に約５００ Ａ以下の接合深さを有するニオ
ツタ領域を形成し、その表面に安定な電極構造を形成す
る方法に関する。
バイポーラ塾半導体装１ｌｖｃ於いては、高速動作の必
要性から二□町ツタ接合の勲さすどんどん浅くなって米
子いる０−万、この浅いエミッタ接合に対して安定な電
極を形成する事は重要な技術であす、従来な多結晶シリ
コン或いはアモルファスシリコンを被着し′Ｃ−ｂ−Ｌ
アルミニウム膜を被着したり、アルミニウムとシリコン
を含むターゲットをスパッタして合釡膜を被着する事が
行なわれている□が、これも工□之ツター合が約０．２
μｍ程度までの深さで安定であり、それ以下の浅いエミ
ッタ接合に対しては安定な構造でになかった。
□本発明の目的は、上述の様な極めて浅いエミッタ接
合、特に約５０ｏλ、或いにそれ以下のエミッタ接合を
、その表面に設ける安定な電極構造と共ｌＣｉ巳整合的
に瘤成する方法を提供すると左であるＯ 本発明の特徴は、具体的にはＰ型ベース領域表面の絶縁
膜を選択的に開口する工程と、多結晶シリコン膜を被着
する工程と、前記開口部より外側へ片側３μ鴫下の拡が
りを持つ領域のみの多結晶膜を残す様にエツチングする
工やと、、高融点金属膜を被着する工程と、不純物分布
が実質的に前記多結晶膜と金属膜の合計の膜厚中に収ま
る様ｖｃＮ型不純物をイオン注入する工程と、７００℃
以下の熱処理を行い高融点金属シリサイドを形成する工
程と、前記クリサイドとアルミニウム膜との反応を防ぐ
為のバリア膜を被着する工程と、アルミニウム膜を被着
する工程と電極配線パターン写真蝕刻工程と、前記アル
ミニウム膜とバリア膜をエツチングする工程とを含む半
導体装置の製造方法にある。
要性から二□町ツタ接合の勲さすどんどん浅くなって米
子いる０−万、この浅いエミッタ接合に対して安定な電
極を形成する事は重要な技術であす、従来な多結晶シリ
コン或いはアモルファスシリコンを被着し′Ｃ−ｂ−Ｌ
アルミニウム膜を被着したり、アルミニウムとシリコン
を含むターゲットをスパッタして合釡膜を被着する事が
行なわれている□が、これも工□之ツター合が約０．２
μｍ程度までの深さで安定であり、それ以下の浅いエミ
ッタ接合に対しては安定な構造でになかった。
□本発明の目的は、上述の様な極めて浅いエミッタ接
合、特に約５０ｏλ、或いにそれ以下のエミッタ接合を
、その表面に設ける安定な電極構造と共ｌＣｉ巳整合的
に瘤成する方法を提供すると左であるＯ 本発明の特徴は、具体的にはＰ型ベース領域表面の絶縁
膜を選択的に開口する工程と、多結晶シリコン膜を被着
する工程と、前記開口部より外側へ片側３μ鴫下の拡が
りを持つ領域のみの多結晶膜を残す様にエツチングする
工やと、、高融点金属膜を被着する工程と、不純物分布
が実質的に前記多結晶膜と金属膜の合計の膜厚中に収ま
る様ｖｃＮ型不純物をイオン注入する工程と、７００℃
以下の熱処理を行い高融点金属シリサイドを形成する工
程と、前記クリサイドとアルミニウム膜との反応を防ぐ
為のバリア膜を被着する工程と、アルミニウム膜を被着
する工程と電極配線パターン写真蝕刻工程と、前記アル
ミニウム膜とバリア膜をエツチングする工程とを含む半
導体装置の製造方法にある。
以下に本発明を一実施例に基づき１図面を用いて説明す
る。第１図および第２図は従来の方法を説明する為のも
ので、第１図においてＮ型シリコンｌＯの表ｒｋＪｒｃ
ボロンのイオン注入により形＠きれた深さｌｌｑ’Ｑ、
３ ｐｒｎのＰ型ベース領域１１があり。
る。第１図および第２図は従来の方法を説明する為のも
ので、第１図においてＮ型シリコンｌＯの表ｒｋＪｒｃ
ボロンのイオン注入により形＠きれた深さｌｌｑ’Ｑ、
３ ｐｒｎのＰ型ベース領域１１があり。
その表面に設けられた二酸化シリコン膜１２に選択的に
エミッタ用開口部を設ける。この後ヒ素のイオン注入に
より深さ約０，１１１ｍＮ型エミッタ領域１３を形成す
る０次に多結晶シリコン膜１４を５００Ａ被着した後ア
ルミニウム膜１５ｅ１．０声屯度被着し、電極配線パタ
ーンの写真蝕刻法により配線を形成する。
エミッタ用開口部を設ける。この後ヒ素のイオン注入に
より深さ約０，１１１ｍＮ型エミッタ領域１３を形成す
る０次に多結晶シリコン膜１４を５００Ａ被着した後ア
ルミニウム膜１５ｅ１．０声屯度被着し、電極配線パタ
ーンの写真蝕刻法により配線を形成する。
次に第２図において、エミッタ電極のオーミック接触を
確冥にする為４５０℃で３０分間の熱処理を施すと、第
１図における多結晶シリコン膜１４とアルミニウム膜１
５Ｈ［ｉｌ相拡散を起し、シリコン微粒子を含むアルミ
ニウム膜１６となり、！らＶＣｌ２に示す様に浅いエミ
ッタ領域を貫通して電極金属材料が侵入するいわゆるア
ロイスパイクが発生する事がよく起った。
確冥にする為４５０℃で３０分間の熱処理を施すと、第
１図における多結晶シリコン膜１４とアルミニウム膜１
５Ｈ［ｉｌ相拡散を起し、シリコン微粒子を含むアルミ
ニウム膜１６となり、！らＶＣｌ２に示す様に浅いエミ
ッタ領域を貫通して電極金属材料が侵入するいわゆるア
ロイスパイクが発生する事がよく起った。
一万、第３図乃至第７図に本発明を一実施例を用いて説
明する為の図で、第３図において、Ｎ型シリコン２０の
表１ｋＩＶＣボロンのイオン注入により形成された深さ
０．ＩＩｒｎのＰ型ベース領域２１の表面があり、その
表面に設けられた二酸化シリコン膜２２Ｖｃ選択的にエ
ミッタ相開、口部を設ける。次に多結晶シリコン膜２３
？５００Ａの厚さで被着した後、前記開口部より外側に
片側１，５１１ｍ拡がって多結晶シリコン膜を残す様に
バターニングを回う。
明する為の図で、第３図において、Ｎ型シリコン２０の
表１ｋＩＶＣボロンのイオン注入により形成された深さ
０．ＩＩｒｎのＰ型ベース領域２１の表面があり、その
表面に設けられた二酸化シリコン膜２２Ｖｃ選択的にエ
ミッタ相開、口部を設ける。次に多結晶シリコン膜２３
？５００Ａの厚さで被着した後、前記開口部より外側に
片側１，５１１ｍ拡がって多結晶シリコン膜を残す様に
バターニングを回う。
この後高一点金属である白金膜２４？５００Ａ被着する
。次にこの多層膜表面からヒ素ｋ ７０ＫｅＶの加速エ
ネルギーで１×１０ｃＩｒＬ、のドーズ量を注入する。
。次にこの多層膜表面からヒ素ｋ ７０ＫｅＶの加速エ
ネルギーで１×１０ｃＩｒＬ、のドーズ量を注入する。
この時ヒ素不純物分布は第４図に示す様にはｔ！多層膜
中にとり込まれる様に分布する。なお。
中にとり込まれる様に分布する。なお。
第４図はエミッタ開口中心部の深さ方向の膜構造。
ヒ素、ボロンの響さ方向の分布を示す為の図であ。
る。次に第５図においてヒ素注入後５５０℃で１０分間
窒素中で熱処理を施すと前記多結晶シリコン膜と白金膜
に白金シリサイド２６を形成する。この時前記２層膜中
に分布していたヒ素原子はベース側ｒｃＨき出され、白
金シリサイドとベース表面に局在する高濃度のＮ型領域
を形成する。この局在しているヒ素原子は比較的低温で
にき出されたのにもかかわらずほぼ１００％近く電気的
に活性で ５− ある。この様にしてエミッタ領域及び白金シリサイドが
形成された状態を示すのが第６図である。
窒素中で熱処理を施すと前記多結晶シリコン膜と白金膜
に白金シリサイド２６を形成する。この時前記２層膜中
に分布していたヒ素原子はベース側ｒｃＨき出され、白
金シリサイドとベース表面に局在する高濃度のＮ型領域
を形成する。この局在しているヒ素原子は比較的低温で
にき出されたのにもかかわらずほぼ１００％近く電気的
に活性で ５− ある。この様にしてエミッタ領域及び白金シリサイドが
形成された状態を示すのが第６図である。
同図でエミッタ領域ハ２５．及び、白金シリサイド膜は
２６である。この後、第７図において白金シリサイドと
アルミニウムとの固相反応を防ぐ為にバリア膜としてチ
タンとタングステンの合金ｌＩ２７ｔ”１０００Ａ被着
した後アルミニウム膜２８を被着する。この後電極配線
パターンを写真蝕刻法にて形成し、前記アルミニウム膜
、チタンとタングステンの合金膜をエツチングする〇 この様にして形成、された極めて浅いエミッタ及びベー
スを有するバイポーラ型トランジスタは優れた高周波特
注を示し、また、電極の安定性も高いものである。
２６である。この後、第７図において白金シリサイドと
アルミニウムとの固相反応を防ぐ為にバリア膜としてチ
タンとタングステンの合金ｌＩ２７ｔ”１０００Ａ被着
した後アルミニウム膜２８を被着する。この後電極配線
パターンを写真蝕刻法にて形成し、前記アルミニウム膜
、チタンとタングステンの合金膜をエツチングする〇 この様にして形成、された極めて浅いエミッタ及びベー
スを有するバイポーラ型トランジスタは優れた高周波特
注を示し、また、電極の安定性も高いものである。
さらに本発明にエミッタ形成が７００℃以下とい、う低
源の為ベース領域のボロンの再分布が全く無視出来るの
で、この様な浅い接合を有するデバイス形成には極めて
重要である。
源の為ベース領域のボロンの再分布が全く無視出来るの
で、この様な浅い接合を有するデバイス形成には極めて
重要である。
６−
第１図および第２図は従来の方法を説明する為の断面図
で、この第１図および第２図において。 ＩＯ・・・Ｎ型シリコン領域、１１・・・Ｐ型ベース領
域。 １２・・・二酸化シリコン膜、１３・・・Ｎ型エミッタ
領域、１４・・・多結晶シリコン膜、１５・・・アルミ
ニウム膜、１６・・・アルミニウム・シリコン合金膜、
ｔ７・・・アロイスパイクである。 第３図乃至第７図は本発明を一冥施例に基づき説明する
為の図で、第３図、第６図および第７図が断面図であり
、第４図および第５図は深さ方向の膜構造、不純物分布
を説明する図である。尚。 第３図乃至第７図において、２０・・・Ｎ型シリコン領
域、２１・・・Ｐ型ベース領域、２２・・・二酸化シリ
コン膜、２３・・・多結晶シリコン膜、２４・・・白金
膜。 ２５・・・Ｎ型エンツタ領域、２６・・・白金シリサイ
ド膜、２７・・・チタン・タングステン合金膜、２８・
・・アルミニウム膜である。 ７− 躬 １ し 篤 Ｚ 図 一８９二 １″ｌ：
で、この第１図および第２図において。 ＩＯ・・・Ｎ型シリコン領域、１１・・・Ｐ型ベース領
域。 １２・・・二酸化シリコン膜、１３・・・Ｎ型エミッタ
領域、１４・・・多結晶シリコン膜、１５・・・アルミ
ニウム膜、１６・・・アルミニウム・シリコン合金膜、
ｔ７・・・アロイスパイクである。 第３図乃至第７図は本発明を一冥施例に基づき説明する
為の図で、第３図、第６図および第７図が断面図であり
、第４図および第５図は深さ方向の膜構造、不純物分布
を説明する図である。尚。 第３図乃至第７図において、２０・・・Ｎ型シリコン領
域、２１・・・Ｐ型ベース領域、２２・・・二酸化シリ
コン膜、２３・・・多結晶シリコン膜、２４・・・白金
膜。 ２５・・・Ｎ型エンツタ領域、２６・・・白金シリサイ
ド膜、２７・・・チタン・タングステン合金膜、２８・
・・アルミニウム膜である。 ７− 躬 １ し 篤 Ｚ 図 一８９二 １″ｌ：
Claims (1)
- 一導電型の不純物領域の表面の絶縁膜を選択的に開口・
する工程と、多結晶レリコン膜を被着する工程と、前記
開口部より外側へ拡がりを持つよう該多結晶膜を形状形
成する工程□と、高融点金属膜を被着する工程と、不純
物分布の中心が笑質的に前記多結晶膜と高融点金属膜の
合計の膜厚中に収まる様に逆導電型の不純物をイオン注
入する工程と、熱処理を行い高融点金属シリサイドを形
成しかつ前□記−導電型の不純物領域内に逆導電型の不
純物領域を形成する工程と、・前記逆導電型の不純物領
域に電気的に接続す・る配、線層ｔ−前記高融点金属シ
リサイドに接続する工程とを含む事を特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2566983A JPS59151422A (ja) | 1983-02-18 | 1983-02-18 | 浅い接合を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2566983A JPS59151422A (ja) | 1983-02-18 | 1983-02-18 | 浅い接合を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151422A true JPS59151422A (ja) | 1984-08-29 |
| JPH0212009B2 JPH0212009B2 (ja) | 1990-03-16 |
Family
ID=12172187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2566983A Granted JPS59151422A (ja) | 1983-02-18 | 1983-02-18 | 浅い接合を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151422A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621227A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置の製造方法 |
| JPH021944A (ja) * | 1987-12-04 | 1990-01-08 | American Teleph & Telegr Co <Att> | 半導体デバイス作成法及び半導体デバイス |
| JPH027517A (ja) * | 1988-06-27 | 1990-01-11 | Sony Corp | 半導体装置の製造方法 |
| US5354710A (en) * | 1988-01-14 | 1994-10-11 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices using an adsorption enhancement layer |
| JPH0917882A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1983
- 1983-02-18 JP JP2566983A patent/JPS59151422A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621227A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置の製造方法 |
| JPH021944A (ja) * | 1987-12-04 | 1990-01-08 | American Teleph & Telegr Co <Att> | 半導体デバイス作成法及び半導体デバイス |
| US5354710A (en) * | 1988-01-14 | 1994-10-11 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices using an adsorption enhancement layer |
| JPH027517A (ja) * | 1988-06-27 | 1990-01-11 | Sony Corp | 半導体装置の製造方法 |
| JPH0917882A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212009B2 (ja) | 1990-03-16 |
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