JPS63111665A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63111665A JPS63111665A JP25897586A JP25897586A JPS63111665A JP S63111665 A JPS63111665 A JP S63111665A JP 25897586 A JP25897586 A JP 25897586A JP 25897586 A JP25897586 A JP 25897586A JP S63111665 A JPS63111665 A JP S63111665A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に半導体装置における電極配
線の構成の改良に関する。
線の構成の改良に関する。
［従来の技術］
第３八図ないし第３Ｅ図は従来の半導体装置の主要製造
工程を示す断面口である。以下、第３八図ないし第３Ｅ
図を参照して従来の半導体装置の製造方法について説明
する。
工程を示す断面口である。以下、第３八図ないし第３Ｅ
図を参照して従来の半導体装置の製造方法について説明
する。
第３Ａ図において、まずシリコンからなる半導体基板１
表面の所定領域に選択酸化法を用いて厚い酸化膜からな
る素子分１１！Ｉ鎮域２を形成し、素子領域を規定する
。この素子分離領域２で囲まれた半導体基板１表面の所
定領域にイオン注入法を用いて不純物イオンを注入し拡
散させて不純物拡散１３を形成する。次に半導体基板１
表面をＰＳＧ（リンガラス）膜等からなる絶縁膜４で被
覆する。
表面の所定領域に選択酸化法を用いて厚い酸化膜からな
る素子分１１！Ｉ鎮域２を形成し、素子領域を規定する
。この素子分離領域２で囲まれた半導体基板１表面の所
定領域にイオン注入法を用いて不純物イオンを注入し拡
散させて不純物拡散１３を形成する。次に半導体基板１
表面をＰＳＧ（リンガラス）膜等からなる絶縁膜４で被
覆する。
第３Ｂ図において、絶縁膜４上にフォトレジスト膜を形
成し、このフォトレジスト膜を写真製版技法を用いて所
定形状にバターニングする。このパターニングされたフ
ォトレジスト膜８をマスクとしてウェットまたはドライ
のエツチングを行なうことにより絶縁Ｉｌｌ！！４の所
定領域にコンタクト孔５を形成する。
成し、このフォトレジスト膜を写真製版技法を用いて所
定形状にバターニングする。このパターニングされたフ
ォトレジスト膜８をマスクとしてウェットまたはドライ
のエツチングを行なうことにより絶縁Ｉｌｌ！！４の所
定領域にコンタクト孔５を形成する。
第３Ｃ図において、絶縁ｖＡ４およびコンタクト孔５を
覆うように、たとえばチタン・タングステン（ｉ Ｗ）
からなるバリアメタル膜７をスパッタリング法等を用い
て堆積する。このバリアメタル！１１７は、次工程で形
成される電極配線膜と半導体基板（不純物拡散領域３）
表面との反応により生じるアロイスパイク等の電極突抜
は現象などを防止するために設けられる。
覆うように、たとえばチタン・タングステン（ｉ Ｗ）
からなるバリアメタル膜７をスパッタリング法等を用い
て堆積する。このバリアメタル！１１７は、次工程で形
成される電極配線膜と半導体基板（不純物拡散領域３）
表面との反応により生じるアロイスパイク等の電極突抜
は現象などを防止するために設けられる。
第３Ｄ図において、バリアメタル１！７上に電極配線膜
として用いられるアルミニウム合金膜６をスパッタ法等
を用いて堆積する。
として用いられるアルミニウム合金膜６をスパッタ法等
を用いて堆積する。
第３Ｅ図において、図示しないフォトレジストをマスク
としてエツチングを行なってアルミニウム合金膜６およ
びバリアメタル膜７を選択的に除去することにより電極
配線膜を形成する。
としてエツチングを行なってアルミニウム合金膜６およ
びバリアメタル膜７を選択的に除去することにより電極
配線膜を形成する。
［発明が解決しようとする問題点］
第４図は従来の半導体装置に通常用いられるアルミニウ
ム（Ａｌｌ）／チタン・タングステン（ＴＩＷ）／白金
シリサイド（Ｐｔ Ｓｉ ）／Ｎ型シリコン（Ｎ−−８
＋ ）系電極におけるＰｔ Ｓｉ −Ｎ−−３ｉシヨツ
トキダイオードに対する熱加速時間と電流増幅率との関
係を示す図であり、縦軸はショットキダイオードにおけ
るｔｌｒａ（エミッタ接地電流増幅率）を示し、横軸は
熱加速時間を示す。第４図から見られるように、４９０
℃で熱加速試験を開始すると同時にショットキダイオー
ドの電流増幅率ｈＦＥの値が低下している。これは、チ
タン・タングステン（ＴＩ Ｗ＞の膜応力が大きく（通
常１ ｘ １０′Ｑｄｙｎ ／ｃ１以上ある）、加熱時
に発生するチタン・タングステン膜からの膜応力により
、ショットキダイオードの接合特性が劣化するためであ
る。
ム（Ａｌｌ）／チタン・タングステン（ＴＩＷ）／白金
シリサイド（Ｐｔ Ｓｉ ）／Ｎ型シリコン（Ｎ−−８
＋ ）系電極におけるＰｔ Ｓｉ −Ｎ−−３ｉシヨツ
トキダイオードに対する熱加速時間と電流増幅率との関
係を示す図であり、縦軸はショットキダイオードにおけ
るｔｌｒａ（エミッタ接地電流増幅率）を示し、横軸は
熱加速時間を示す。第４図から見られるように、４９０
℃で熱加速試験を開始すると同時にショットキダイオー
ドの電流増幅率ｈＦＥの値が低下している。これは、チ
タン・タングステン（ＴＩ Ｗ＞の膜応力が大きく（通
常１ ｘ １０′Ｑｄｙｎ ／ｃ１以上ある）、加熱時
に発生するチタン・タングステン膜からの膜応力により
、ショットキダイオードの接合特性が劣化するためであ
る。
したがって、特に微細かつ浅い不純物拡散層を持つ半導
体装置に対し、バリアメタルとしてチタン・タングステ
ン等のような膜質が悪く、膜応力の大きな材料を用いた
場合、製造プロセスの各種熱処理時にバリアメタル膜か
ら半導体基板へ大きな膜応力が加えられることになり、
不純物拡散領域と半導体基板との間などに形成されるＰ
Ｎ接合の特性が劣化し、半導体装置の電気的特性が劣化
するという問題点があった。
体装置に対し、バリアメタルとしてチタン・タングステ
ン等のような膜質が悪く、膜応力の大きな材料を用いた
場合、製造プロセスの各種熱処理時にバリアメタル膜か
ら半導体基板へ大きな膜応力が加えられることになり、
不純物拡散領域と半導体基板との間などに形成されるＰ
Ｎ接合の特性が劣化し、半導体装置の電気的特性が劣化
するという問題点があった。
それゆえ、この発明の目的は上述の従来の半導体装置の
持つ問題点を解消し、熱処理時においてバリアメタル膜
から半導体基板へ加えられる膜応力を低減し、電気特性
の劣化しない高信頼度の半導体装置を提供することであ
る。
持つ問題点を解消し、熱処理時においてバリアメタル膜
から半導体基板へ加えられる膜応力を低減し、電気特性
の劣化しない高信頼度の半導体装置を提供することであ
る。
［問題点を解決するための手段］
この発明に係る半導体装置は、バリアメタル膜材料とし
て窒化チタンを用いたものである。
て窒化チタンを用いたものである。
［作用］
窒化チタン（Ｔｉ Ｎ）膜は、チタン・タングステン（
ＴＩ Ｗ）膜と比べて結晶性等の膜質が優れているため
、熱処理時においても小さな膜応力しか半導体基板へ与
えることはない。
ＴＩ Ｗ）膜と比べて結晶性等の膜質が優れているため
、熱処理時においても小さな膜応力しか半導体基板へ与
えることはない。
［発明の実施例］
第１八図ないし第１Ｃ図はこの発明の一実施例である半
導体装置の主要製造工程における工程断面図である。以
下、第１八図ないし第１Ｃ図を参照してこの発明の一実
施例である半導体装置の製造方法について説明する。
導体装置の主要製造工程における工程断面図である。以
下、第１八図ないし第１Ｃ図を参照してこの発明の一実
施例である半導体装置の製造方法について説明する。
第１Ａ図において、従来と同様にして、シリコンからな
る半導体基板１表面の所定領域に厚い酸化膜からなる素
子分離領域２、活性領域となる不純物拡散層ｊを形成し
た後、ＰＳＧ膜等からなる絶縁膜４を形成し、絶縁ｗＡ
４の所定領域にコンタクト孔５を形成する。次に、絶縁
１４およびコンタクト孔５を覆うように、反応性スパッ
タリング法を用いて膜厚５００Ａ以上の窒化チタン！ｌ
ｌ７ａを堆積する。窒化チタン膜７ａはバリアメタル膜
として用いられるので、その膜応力を低減するために、
反応性スパッタリング法におけるたとえば窒素分圧値な
どの成膜パラメータが適当に調整される。
る半導体基板１表面の所定領域に厚い酸化膜からなる素
子分離領域２、活性領域となる不純物拡散層ｊを形成し
た後、ＰＳＧ膜等からなる絶縁膜４を形成し、絶縁ｗＡ
４の所定領域にコンタクト孔５を形成する。次に、絶縁
１４およびコンタクト孔５を覆うように、反応性スパッ
タリング法を用いて膜厚５００Ａ以上の窒化チタン！ｌ
ｌ７ａを堆積する。窒化チタン膜７ａはバリアメタル膜
として用いられるので、その膜応力を低減するために、
反応性スパッタリング法におけるたとえば窒素分圧値な
どの成膜パラメータが適当に調整される。
第１Ｂ図において、窒化チタン（Ｔｉ Ｎ）膜７ａ上に
、従来と同様にして電極配線用のアルミニウム合金（ま
たはアルミニウム）Ｔｌ２Ｏをスパッタリング法等を用
いて堆積する。
、従来と同様にして電極配線用のアルミニウム合金（ま
たはアルミニウム）Ｔｌ２Ｏをスパッタリング法等を用
いて堆積する。
第１Ｃ図において、図示しないフォトレジストをマスク
として窒化チタン膜７ａおよびアルミニウム合金膜６を
エツチングしてバターニングすることにより所定形状の
電極配線膜を形成する。
として窒化チタン膜７ａおよびアルミニウム合金膜６を
エツチングしてバターニングすることにより所定形状の
電極配線膜を形成する。
上述のように電極配線を構成した場合、反応性スパッタ
リング法で膜厚５ｏｏÅ以上に形成された窒化チタン膜
７ａはその膜質が優れており、窒素分圧などの成膜パラ
メータを最適化することにより熱処理時に半導体基板１
へ加わる膜応力を５Ｘ １０９ｄｙｎ ／ａＩＩ２以下
にすることができ、半導体装置のＰＮ接合特性を劣化さ
せることはない。
リング法で膜厚５ｏｏÅ以上に形成された窒化チタン膜
７ａはその膜質が優れており、窒素分圧などの成膜パラ
メータを最適化することにより熱処理時に半導体基板１
へ加わる膜応力を５Ｘ １０９ｄｙｎ ／ａＩＩ２以下
にすることができ、半導体装置のＰＮ接合特性を劣化さ
せることはない。
バリアメタル膜から半導体基板へ加えられる膜応力が５
Ｘ １０９ｄｙｎ ７ｃｍ２以下であれば接合特性の
劣化はほとんど生じない。
Ｘ １０９ｄｙｎ ７ｃｍ２以下であれば接合特性の
劣化はほとんど生じない。
第２図はバリアメタルとして窒化チタンを用いた半導体
装置におけるアルミニウム（Ａｎ”）／窒化チタン膜（
Ｔｉ Ｎ）／白金シリサイド＜ｐｔ ｓ＋＞／ｘ−−シ
リコン（Ｎ−Ｓｔ ）系電極におけるＰｔ Ｓｔ −Ｎ
−Ｓｔショットキダイオードに対する熱加速時間と電流
増幅率との関係を示す図であり、横軸は熱加速時間を示
し、縦軸はエミッタ接地電流増幅率ｈＦＥを示す。第２
図から見られるように、バリアメタル膜として窒化チタ
ン膜を用いた場合、４９０℃による熱加速試験において
、ショットキダイオードの接合特性は、加速時間が３０
分経過するまでは劣化が生じておらず、また加速時間が
１２０２０分経過後でも電流増幅率ｈ「Ｅの劣化は１０
％以下である。したがって、バリアメタル膜として窒化
チタン膜を用いれば、熱処理時に発生するバリアメタル
膜から半導体基板へ加えられる膜応力を十分に低減する
ことができ、ＰＮ接合特性を劣化させることのない高信
頼度の電極配線構造を有する半導体装置を実現すること
が可能である。
装置におけるアルミニウム（Ａｎ”）／窒化チタン膜（
Ｔｉ Ｎ）／白金シリサイド＜ｐｔ ｓ＋＞／ｘ−−シ
リコン（Ｎ−Ｓｔ ）系電極におけるＰｔ Ｓｔ −Ｎ
−Ｓｔショットキダイオードに対する熱加速時間と電流
増幅率との関係を示す図であり、横軸は熱加速時間を示
し、縦軸はエミッタ接地電流増幅率ｈＦＥを示す。第２
図から見られるように、バリアメタル膜として窒化チタ
ン膜を用いた場合、４９０℃による熱加速試験において
、ショットキダイオードの接合特性は、加速時間が３０
分経過するまでは劣化が生じておらず、また加速時間が
１２０２０分経過後でも電流増幅率ｈ「Ｅの劣化は１０
％以下である。したがって、バリアメタル膜として窒化
チタン膜を用いれば、熱処理時に発生するバリアメタル
膜から半導体基板へ加えられる膜応力を十分に低減する
ことができ、ＰＮ接合特性を劣化させることのない高信
頼度の電極配線構造を有する半導体装置を実現すること
が可能である。
［発明の効果］
以上のようにこの発明によれば、バリアメタル膜として
窒化チタン膜を用いるようにしたので、熱処理時等に発
生するバリアメタル膜から半導体基板への膜応力を５
Ｘ １０９ｄｙｎ ／ｃ１以下に低減することができ、
微細かつ浅いＰＮ接合を有する半導体装置においても熱
処理時等におけるバリアメタル膜からの膜応力により接
合特性が劣化することがなく、電気的特性の優れた高信
頼度の半導体装置を実現することが可能となる。
窒化チタン膜を用いるようにしたので、熱処理時等に発
生するバリアメタル膜から半導体基板への膜応力を５
Ｘ １０９ｄｙｎ ／ｃ１以下に低減することができ、
微細かつ浅いＰＮ接合を有する半導体装置においても熱
処理時等におけるバリアメタル膜からの膜応力により接
合特性が劣化することがなく、電気的特性の優れた高信
頼度の半導体装置を実現することが可能となる。
第１八図ないし第１Ｃ図はこの発明の一実施例である半
導体装置の製造工程における主要製造工程断面図である
。第２図はこの発明の一実施例である半導体装置の電極
構造の効果を示す図であり、この発明の一実施例である
電極構造を用いたショットキダイオードにおける電流増
幅率と熱加速時間との関係を示す図である。第３八図な
いし第３Ｅ図は従来の半導体装置の製造方法における主
要工程断面図である。第４図は従来の電極構造を有する
半導体装置の問題点を説明するための図であリ、従来の
電極構造を有するショットキダイオードにおける電流増
幅率の熱加速時間に対する依存性を示す図である。 図において、１は半導体基板、２は素子分離領域、３は
不純物拡散層、４は絶縁膜、５はコンタクト孔、６は電
極配置１１Ｌ７は従来のバリアメタル膜、７ａはこの発
明によるバリアメタル膜を示す。 なお、図中、同一符号は同一または相当部分を示す。
導体装置の製造工程における主要製造工程断面図である
。第２図はこの発明の一実施例である半導体装置の電極
構造の効果を示す図であり、この発明の一実施例である
電極構造を用いたショットキダイオードにおける電流増
幅率と熱加速時間との関係を示す図である。第３八図な
いし第３Ｅ図は従来の半導体装置の製造方法における主
要工程断面図である。第４図は従来の電極構造を有する
半導体装置の問題点を説明するための図であリ、従来の
電極構造を有するショットキダイオードにおける電流増
幅率の熱加速時間に対する依存性を示す図である。 図において、１は半導体基板、２は素子分離領域、３は
不純物拡散層、４は絶縁膜、５はコンタクト孔、６は電
極配置１１Ｌ７は従来のバリアメタル膜、７ａはこの発
明によるバリアメタル膜を示す。 なお、図中、同一符号は同一または相当部分を示す。
Claims (4)
- （１）半導体基板表面の所定領域に形成される不純物拡
散領域と、前記不純物拡散領域と電気的に接続される低
抵抗の導電性電極配線膜と、前記電極配線膜と前記不純
物拡散層との反応を防止するために少なくとも前記電極
配線膜と前記不純物拡散領域との間に形成されるバリア
メタル膜とを備える半導体装置において、 前記バリアメタル膜材料として窒化チタンを用いたこと
を特徴とする半導体装置。 - （２）前記窒化チタンからなるバリアメタル膜の膜応力
は、５×１０＾９ｄｙｎ／ｃｍ＾２以下である、特許請
求の範囲１項記載の半導体装置。 - （３）前記窒化チタンからなるバリアメタル膜は反応性
スパッタリング法を用いて形成される、特許請求の範囲
第１項または第２項に記載の半導体装置。 - （４）前記窒化チタンからなるバリアメタル膜の膜厚は
５００Å以上である、特許請求の範囲第１項ないし第３
項のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25897586A JPS63111665A (ja) | 1986-10-30 | 1986-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25897586A JPS63111665A (ja) | 1986-10-30 | 1986-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111665A true JPS63111665A (ja) | 1988-05-16 |
Family
ID=17327614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25897586A Pending JPS63111665A (ja) | 1986-10-30 | 1986-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157466A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | シヨツトキ−バリアダイオ−ド |
| US6241859B1 (en) | 1997-08-22 | 2001-06-05 | Nec Corporation | Method of forming a self-aligned refractory metal silicide layer |
| US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
-
1986
- 1986-10-30 JP JP25897586A patent/JPS63111665A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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