JPH0564469B2

JPH0564469B2 -

Info

Publication number: JPH0564469B2
Application number: JP58226847A
Authority: JP
Inventors: Katsutada Horiuchi; Akira Kikuchi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-02
Filing date: 1983-12-02
Publication date: 1993-09-14
Also published as: JPS60120568A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体装置及びその製造方法に係り、
特に超微細化、及び高耐圧化に好適な絶縁ゲート
型電界効果トランジスタとその製造方法に関す
る。

〔発明の背景〕

半導体装置の超微細化の傾向に伴い、極めて浅
い接合を有する高濃度不純物拡散層と拡散抵抗の
低減化が要求されている。熱拡散技術やイオン打
込み技術などの従来公知の技術だけでは上記の要
求を同時に満すに有効な素子を得ることは難しく
なつてきている。上記の要求を満す一方法として
は本発明者の一部による特願昭58−55075号のご
とく、拡散層面のシリサイド化によりシリサイド
層直下に生ずる不純物の析出現象を利用する方法
がある。上記の析出現象において、シリサイド層
直下約10nｍ深さの領域で不純物濃度がシリサイ
ド化前の濃度に比べて約１桁上昇する。上記特願
昭58−55075号においては、シリサイド層は拡散
抵抗の低減化に、極めて薄い不純物析出層をシリ
サイド層と拡散層間のオーミツク接触に利用して
いる。上記の不純物析出現像はシリサイド層と自
己整合で生ずるものであり、種々の利点を有する
が、半導体装置への応用の観点からは欠点も存在
する。その第１は、析出現象によつて上昇し得る
不純物濃度は、シリサイド層形成前の基板の濃度
にくらべて約１桁であり、析出濃度を自由に制御
できないことである。すなわち極めて薄い高濃度
不純物領域の形成といつてももともと１桁低い不
純物濃度領域があらかじめ存在せぬ限り単独で極
めて薄い高不純物濃度層は構成されない欠点を有
している。さらに上記析出現象はパラジウム
（Pd）又は白金（Pt）のシリサイド層形成時に得
やすいが、MoやTi等他の高融点金属又は遷移金
属のシリサイド形成においては形成がむずかし
い。したがつて、Pd及びPt以外の上記金属によ
るシリサイド層形成においては、極めて薄い高不
純物濃度層を別手段により形成することが望まし
い。

極めて浅い接合形成手段としては、本発明者の
一人による特願昭58−76119号にも記載した短時
間熱処理法が存在する。すなわち、半導体基板上
に堆積した半導体膜に所望量の不純物を注入し、
その後上記短時間熱処理を施すと半導体基板と半
導体薄膜内における拡散係数の違いにより上記不
純物は半導体基板内では拡散がほとんど進まぬご
とく制御することができる。上記方法により数
10nｍ深さの極めて浅い拡散層を構成することが
可能であるが、残置された半導体薄膜は金属、又
はシリサイド層に比較すると１桁以上も高抵抗で
あり拡散層の低抵抗化の要求を満すことができな
い欠点を有している。

拡散層抵抗の低減の為に、シリサイド層を用
い、上記シリサイド層を形成する高融点金属膜を
被着後、上記金属膜を介してイオン打込みする手
法も公知である。上記技術は、上記金属膜と半導
体基板界面附近をイオン打込みにより混合し、形
成すべきシリサイド層を均一化することを目的と
するものである。上記技術を用いても、打込みイ
オンの分布がシリサイド層と半導体基板の界面附
近で急峻なままに制御できれば拡散層抵抗の低減
化と極めて浅い拡散層の形成を同時に成就し得
る。しかしながら上記手法に関しては1982年度国
際電子装置学会（International Electron
Devices Meeting）概要集24.3（556ページ）にも
報告されてあるごとく、形成された拡散層厚は
0.23μｍ程度と標準的な値であり、極めて浅い拡
散層形成が可能であるとは言難い。上記事実は、
イオン打込みエネルギーに基づいて決定される飛
程および分布係数により、拡散層厚が制御される
ことを示している。すなわち有限の膜厚を有する
シリサイド層下に極めて浅い拡散層を構成するこ
とは上記方法に基づいては不可能であることを示
している。

不純物が添加された金属を半導体基板上に被着
させ、上記不純物を基板表面に導入した後、金属
層をシリサイド化する技術も公知であり、「Barrier Height Control of Pd₂Si／Si
Schottky diodes using Diffusion from doped
Pd」なる論文がSOLiD−State Electronics誌23
巻1181ページ（1980年）に記載されている。上記
の不純物によりシリサイド化時の低温熱処理によ
り半導体基板内に極めて浅い拡散層を形成し得る
とも考えられる。しかしながら、上記手法によつ
ては、シリサイド・半導体基板間の障壁高さが変
化する程度の不純物量しか半導体基板面に導入で
きないことは上記報告からも明らかである。すな
わち上記手法においては導入すべき不純物の蒸気
圧に限界があるため金属表面、又は内部に添加で
きる不純物量に上限があり、一定値以上の不純物
を半導体基板表面に導入できない欠点を有してい
る。また蒸気不純物導入量は金属膜の蒸着又はス
パツタリング条件により変化し、制御性よく不純
物を半導体基板に導入できない。したがつて高不
純物濃度を要する絶縁ゲート型電界効果トランジ
スタのソース及びドレイン拡散層の形成には上記
技術は適用できない。さらに上記手法においては
金属膜がPdやPt以外の高融点金属又は遷移金属
の場合、半導体基板に導入された不純物はシリサ
イド形成時にシリサイド層内に取りこまれ、半導
体基板内に拡散層を形成することはできない致命
的欠点も有している。

その他、シリサイド上に高濃度の不純物を添加
した、たとえば硅燐酸ガラス等の不純物拡散源を
堆積させ、上記拡散源より不純物を下地シリコン
基板に拡散させる手法も考えられる。しかしなが
ら上記不純物拡散は機構的にシリサイド層が存在
しない場合と同様の熱拡散に基づくものであり、
本発明が目ざすごとき10nｍ程度と極めて浅い接
合をシリサイド層直下に制御性よく構成すること
は困難である。さらに固相ガラスの不純物拡散源
による拡散によつては拡散面の不純物濃度を所望
により制御することが困難であるとも考えられ
る。

〔発明の目的〕

本発明の目的は、上述した従来技術の欠点を克
服し、拡散層抵抗が十分に低く、かつ極めて浅い
拡散層を有する超微細半導体装置とその製造方法
を提供することにある。本発明の他の目的は上記
浅い拡散層の最大不純物濃度を前歴に関係なく所
望値に制御し得る半導体装置、及びその製造方法
を提供することにある。

〔発明の概要〕

本発明は前述した従来技術による拡散層の形成
に関し、シリサイドを構成すべき金属膜を介して
イオン打込みをする手法に着目し、上記手法を改
良すれば10nｍ以下の極めて浅い接合を有する拡
散層と上記拡散層上に自己整合でシリサイド層が
構成された超微細絶縁ゲート型電界効果トランジ
スタ等を実現できる製造方法及び構造を見出した
ことに基づく。すなわち、半導体基板上にシリサ
イド層を形成後、上記シリサイド層内で最大不純
物濃度を有するようにイオン打込みを行う。しか
る後、シリサイド層の抵抗の低減化も兼ねて熱処
理を行う。上記のシリサイドがPd、又はPtによ
るシリサイドの場合、上記熱処理によりシリサイ
ド内の不純物はシリコン半導体基板とシリサイド
層界面に析出し、シリコン基板内に極めて浅い接
合が形成される。上記の析出層内の不純物量は前
記イオン打込み量により決定される。したがつて
所望の不純物量に制御することができる。また析
出層厚に関してはイオン打込みがシリコン基板内
にまで及ばぬように打込みエネルギを設定してお
けば、析出層厚はシリサイド形成、およびその後
の熱処理条件により任意に設定できる。

上記のシリサイドがPd及びPt以外の高融点金
属又は遷移金属による場合においては、上記各シ
リサイドにおける析出限界（固容限界）以上の不
純物をシリサイド層内にイオン打込みにより注入
すればよい。上記条件においては、析出限界以上
の不純物は熱処理によりシリコン基板とシリサイ
ド層界面に析出し、極めて浅い接合が形成され
る。上記イオン打込み量が各シリサイドにおける
析出限界以下の場合はシリコン基板内にあらかじ
め導入されていた不純物までもシリサイド内に取
りこまれ、析出現象は生じない。

本発明におけるシリサイド内へのイオン打込み
とその後の熱処理により、不純物をシリサイド−
シリコン基板界面に析出させる機構は他の方法に
よつても実現できる。すなわちシリサイドを形成
すべき金属膜をシリコン基板上に形成した後、金
属膜およびシリコン基板内でシリサイド化される
べき領域内に不純物をイオン打込みした後、シリ
サイドを形成し、その後再び低抵抗化熱処理を施
せばよい。上記シリサイド化に用いる熱処理は通
常、200〜750℃と低く、打込みイオンがシリコン
基板内へ拡散する条件とはほど遠い。したがつて
打込まれた不純物イオンは熱処理による拡散とし
てではなく、むしろシリサイド形成に関する化合
物形成時の一機構としてシリサイド層界面に析出
される。上記の析出現象を用いればシリサイド層
による低抵抗化と極めて浅い接合を同時に実現す
ることができる。

〔発明の実施例〕

以下本発明を実施例によつてさらに詳細に説明
する。説明の都合上、図面をもつて説明するが要
部が拡大された図が示されているので注意を要す
る。

実施例１第１図ａ〜ｋは本発明による半導体装置の一実
施例を工程順に示した図で、１はＰ導電型比抵抗
１Ω−cmのシリコン基板２は絶縁膜、３はゲート
絶縁膜、４はゲート電極、５は絶縁膜、６，７，
８は金属シリサイド層、９，１０は高濃度領域、
１１は絶縁膜、１２〜１５は、接続用又は配線用
導体である。シリコン基板１表面に従来の素子分
離技術を利用して0.5μｍの厚いフイールド酸化膜
２を形成し（第１図ａ）、その後、活性領域の半
導体表面を露出し、10nｍの清浄なゲート酸化膜
３を形成する。しかる後、約0.2μｍのシリコン薄
膜４４をゲート酸化膜３上に形成し、POCl₃をソ
ースとする熱拡散により上記シリコン薄膜にリン
の高濃度拡散をおこなう（第１図ｂ）。しかる後、
写真蝕刻法により上記シリコン薄膜を加工し、ゲ
ート電極４を形成する。蝕刻後のゲート長は約
0.1μｍである。次にテトラエトキシシラン（Si
（OC₂H₅）₄）を用いた化学気相反応により60nｍ
なる膜厚を有するシリコン酸化膜５５を全面に堆
積させる（第１図ｃ）。上記堆積膜５５を反応性
スパツタエツチングによりシリコン基板表面と垂
直方向にエツチングし、平坦部に堆積されたシリ
コン酸化膜５５を除去すると、ゲート電極４の側
壁部にのみシリコン酸化膜５が残置される。この
状態で露出されているゲート酸化膜３を除去し
（第１図ｄ）、その後、全面に白金（Pt）膜６１
を50nｍの膜厚でスパツタ法により全面に被着さ
せた（第１図ｅ）。続いて440℃の熱処理を施し、
Ptとシリコン基板１、又はシリコン薄膜４が接
する領域において白金シリサイド（PtSi）層６，
７および８を形成した。上記の熱処理に於いてシ
リコン酸化膜２、及び５上ではPtは反応せず、
PtSi層は形成されない。上記熱処理後王水（堆積
比濃塩酸３：濃硝酸１）で残置されたPtをエツ
チングすると、PtSiは王水でエツチングされずソ
ース及びドレインとなるべき領域上、及びゲート
領域４上にのみ選択的にPtSi層６，７、及び８が
形成される（第１図ｆ）。上記のPtSi層６，７は
約50nｍの厚さを有し、その底面はシリコン基板
１表面から約25nｍの深さに位置していた。

PtSi層６，７、及び８形成後、打込みエネルギ
150KeV、打込み量１×10¹⁶cm^-2の条件で砒素
（As）をイオン注入した（第１図ｇ）。上記イオ
ン注入条件は、Asイオンの最大濃度がPtSi層６，
７内で、表面より約30nｍの深さに位置する条件
である。上記イオン打込みの後PtSi層６，７、及
び８の低抵抗化の為第２の熱処理を700℃の条件
で行つた。上記第２の熱処理後のPtSi層６及び７
内、およびシリコン基板１内のAsの分布につい
て、本実施例におけるPt膜の被着工程以降の工
程を本実施例に基づいて作成した参考試料により
分析した。この結果シリコン基板内において、
Asは接合深さ10nｍ以下表面濃度10²⁰cm^-3なる極
めて浅い接合を形成していることが認められた。
またPtSi層内における砒素濃度は10¹⁸cm^-3以下で
あつた。上記の砒素の分布特性は700℃の熱処理
温度における砒素原子の拡散に基づくものではな
くPtSiの再反応過程における砒素原子の析出現象
に基づくものと推定される。上記第２の熱処理に
より極めて浅いソース拡散層９およびドレイン拡
散層１０が各々にPtSi層６および７直下にPtSi層
と自己整合で形成された（第１図ｈ）。上記第２
の熱処理の後、公知の方法に従つて硅燐酸ガラス
（P₂O₅）を含むシリコン酸化膜を用いて表面保護
膜１１の形成を行ない（第１図ｉ）、さらに所望
接続箇所における表面保護膜１１への開孔を行つ
た。上記開孔に用いたフオトレジスト膜５０が残
置した状態に於て、TiW膜６０を全面に被着さ
せた（第１図ｊ）。この状態で上記フオトレジス
ト膜を除去すると開孔部に対応する領域にのみ選
択的にTiW膜１２および１３が残置した。次に
アルミニウム（Al）を全面に蒸着し、公知の配
線工程により所望の回路構成に従いソース電極１
４およびドレイン電極１５等の電極及び配線を構
成した（第１図ｋ）。

上記の製造過程を経て製造された絶縁ゲート型
電界効果トランジスタに於いては、ソース９、及
びドレイン不純物領域１０はPtSi層６及び７内に
注入された不純物が前記第２の熱処理工程による
析出現象により極めて浅く形成される。上記析出
現象の詳細はいまだ解明されていないが、PtSi層
６及び７内に不純物注入を実施したにもかかわら
ず前記PtSi層の低抵抗化に関する第２の低温熱処
理により、不純物はシリコン基板表面附近で最大
値を有するごとく再分布し、PtSi層６、及び７内
の不純物量が極端に低下するものである。上記現
象に基づき、本実施例においてはシリコン基板１
表面から約25nｍの深さに達するPtSi層６及び７
底面直下から10nｍ以下の深さに位置する極めて
浅いソース、及びドレイン接合を実現することが
できた。上記接合はシリコン基板１表面より35n
ｍ以下の深さに相当するものであり、イオン打込
み等による従来技術に基づく接合がいわゆるチヤ
ネル効果により50nｍ以下の深さの接合を実現で
きなかつたことと比較すれば極めて大きな進歩で
ある。本実施例に基づく極めて浅い接合形成によ
り製造されたチヤネル長が0.1μｍと超微細な絶縁
ゲート型電界効果トランジスタに於いても、ソー
ス・ドレイン間短絡を生ずることなく、正常な動
作特性を得ることができた。なお上記トランジス
タに於いてはソース、ドレイン不純物領域上に自
己整合でシリサイド層６及び７が構成されてお
り、いわゆる拡散層抵抗は６Ω／□と極めて浅い
接合にもかかわらず低く、直列抵抗の増大は抑止
されていることも確認された。

本実施例において、PtSi層６，７のかわりにパ
ラジウムシリサイド（Pd₂Si）を形成した本実施
例に基づくトランジスタに於いても、前記の析出
現象と同一現象が確認された。したがつて本実施
例におけるPtSi層６及び７のかわりにパラジウム
シリサイド層を用いてもさしつかえない。

第２図ａ及び、ｂは、第１の実施例の不純物濃
度分布を表わした図である。

第２図ａは、第１の実施例通り、シリサイド金
属として、Pt又はPdを用いた場合を示す。図中
１は半導体基板、９は高濃度層、６は白金シリサ
イド（PtSi）又はパラジウムシリサイド
（Pd₂Si）、２は絶縁膜、１２はTiW膜でありＡ
は、イオン打込み直後の不純物濃度分布を示す曲
線であり、Ｂは、熱処理後の不純物濃度分布を示
す曲線である。

参考の為、左端に半導体装置の要部拡大断面図
が不純物濃度分布と対応する位置に書かれてい
る。

第２図ａからも判るように、Pt又はPdを用い
た場合は、シリサイド部よりも高い濃度の高濃度
領域が形成される。これは、一実施例であるが、
不純物濃度を多少変更しても、同様な分布が得ら
れることはいうまでもない。

第２図ｂは、第１の実施例と同様に製造し、た
だ、シリサイド金属として、Pt又はPd以外の金
属、例えば、MoやTi等を使つた場合の不純物濃
度分布を示す図である。

図中の記号は第２図ａと同様である。

第２図ｂからは、Pd又はPt以外の金属を用い
ると、不純物濃度の分布が、Pd又はPtを用いた
場合とまつたく変わつてしまうことが判る。すな
わち、この場合は、金属シリサイド６中の不純物
濃度は、高濃度領域９よりも、高い濃度になつて
いるのである。この場合においても不純物濃度を
多少変更しても同様な分布が得られることは言う
までもない。

以上いずれの場合においても、本発明の第１の
実施例によれば、非常に浅い高濃度領域を有する
半導体装置が得られ、素子加工の微細化に非常な
効果を有するものである。

参考例１第３図乃至第５図は本発明の参考例を示した図
である。図中、１は半導体基板、２は絶縁膜、３
はゲート絶縁膜、４はゲート電極、５は絶縁膜、
６，７，８は金属シリサイド層、９，１０は高濃
度領域、１１は絶縁膜、１２，１３は金属、１
４，１５は配線用導体、１６，１７は低濃度領域
である。前記第１の実施例においてゲート電極４
の側壁に0.2μｍ厚のシリコン酸化膜５を選択的に
残置した後、ゲート酸化膜３を介してシリコン基
板表面で最大不純物濃度１×10¹⁷cm^-3となるよう
にAsをイオン打込みする。その後、注入イオン
の活性化の為の熱処理を行い、ソース拡散層１
６、及びドレイン拡散層１７を形成した。上記各
ソース及びドレイン接合の深さは各々0.25μｍで
あつた（第３図）。なお本実施例においてはゲー
ト電極４の長さは約0.2μｍになるよう設計した。
打込みイオンの活性化熱処理の後、露出している
ゲート酸化膜３を除去し、チタニウム（Ti）膜
をスパツタ法により全面に被着させた。上記Ti
膜の膜厚は0.1μｍであつた。次に打込みエネルギ
ー200KeVの条件で燐(P)イオンを２×10¹⁶cm^-2の
量だけ上記Ti膜内に注入した。上記条件に於て
はＰの最大濃度はTi膜表面から約90nｍの深さに
形成される。上記イオン打込みの後、700〜750℃
の熱処理を施し、Ti膜とシリコン基板又はシリ
コン薄膜が接する領域で反応を起させ、チタンシ
リサイド（TiSi₂）層６，７、及び８を各ソース
拡散層１６、ドレイン拡散層１７及びゲート電極
４上に形成した。上記熱処理に於いて、Ti膜は
シリコン酸化膜と反応せず、濃塩酸（HCl）によ
り未反応のTi膜を除去すると、TiSi₂層６，７、
及び８は各々ソース拡散層１６、ドレイン拡散層
１７及びゲート電極４上にそれらと自己整合的に
残置された（第４図）。上記の熱処理の結果、
TiSi₂層６、及び７はその膜厚の約4/5がシリコン
基板１表面より内部に存在するごとく構成されて
いた。

TiSi₂層６及び７の膜厚は約0.1μｍであつた。
上記シリサイド形成熱処理温度に於いては、打込
まれたＰイオンの再分布はほとんど無視できる。
したがつてシリコン基板１内にも注入されるＰイ
オンは上記シリサイドがシリコン基板内に食い込
んで形成されるため、シリサイド化する際にほと
んどTiSi₂層６、及び７内に取込まれる。余分の
Ti膜を除去した後、TiSi₂層６、及び７の低抵抗
化の為の第２の熱処理を900℃で施した。上記熱
処理の前後でTiSi₂層６、及び７直下のシリコン
基板におけるＰの濃度分布を測定したところ、上
記熱処理前には検出できなかつたＰが、熱処理後
はTiSi₂層底面より約10nｍの深さにわたり、１
×10¹⁹cm^-3の表面不純物濃度で分布していること
が認められた。上記熱処理後におけるTiSi₂層内
のＰ濃度は、１×10²⁰cm^-3以上であつた。上記の
Ｐ濃度分布の変化はTiSi₂層６、及び７内に析出
限度以上打込まれたＰ原子が上記、第２の熱処理
工程によるTiSi₂の再反応過程に於いてシリコン
基板１側に析出したものと推定される。すなわ
ち、上記第２の熱処理によりTiSi₂層６、及び７
直下に極めて浅い高不純物（リン）濃度層９、及
び１０が各々形成される。上記高不純物濃度層
９、及び１０の形成の後、前記第１の実施例に従
つて表面保護絶縁膜１１、TiW膜１２及び１３、
さらにはソース電極１４、ドレイン電極１５を形
成した（第５図）。

上記の製造工程を経て製造された絶縁ゲート型
電界効果トランジスタに於いて、トランジスタ特
性を測定したところ、TiSi₂層と低不純物濃度で
構成されたソース領域１６、及びドレイン領域１
７間はシヨツトキ特性を示さず、良好なオーミツ
ク特性を示すことが認められた。上記は極めて浅
い高不純物リン濃度領域が、拡散層１６、及び１
７とTiSi層６、及び７間のオーミツク接触を確
保する役割を演じた為と考えられる。

上記トランジスタ特性の測定に於て、ゲート電
極を接地したソースドレイン間耐圧BV_DS値も測
定した。従来構造トランジスタに於ては、ゲート
長が0.2μｍと極めて微細な場合、パンチスルー耐
圧によりBV_DS値は支配され3V以下の低い値であ
るが、本参考例におけるトランジスタに於いて
は、約6Vであつた。上記の高耐圧特性は低濃度
ソース・ドレイン構造に基づくものと考えられ
る。すなわち、ドレイン電圧印加に基づく高電界
は低濃度ドレイン拡散領域内で緩和され局部的な
電界集中が抑止された為と考えられる。上記の低
濃度ドレイン拡散層構造を可能ならしめたのは極
めて浅い高不純物濃度析出層９、及び１０により
良好なオーミツク接触が確保された為である第６図は、本参考例の不純物濃度分布を示す図
である。図中、１は半導体基板、１６は低濃度不
純物領域、９は高濃度不純物領域、６はシリサイ
ド、２は絶縁膜、１２は金属膜、Ａはイオン打込
み直後の不純物濃度分布を示す曲線、Ｂは熱処理
後の不純物濃度分布を示す曲線である。尚第２図
と同様、参考の為、本参考例による半導体装置の
要部拡大断面図を、不純物濃度分布と対応した位
置に示してある。

第６図は、第２図ｂと基本的には同様であるが
低濃度領域１６を有しているので、不純物濃度分
布も３段階になつている。尚、イオン打込み時に
も、低濃度領域１６は存在しているが、分布図で
は省略してある。

参考例２第７図乃至第８図は本発明の他の参考例を示し
た図である。図中、１８は電極保護膜、１９，２
０はシリコン薄膜であり、他の部分は前述の実施
例の同じ符号と同様な部分を示している。前記第
１の実施例において、ゲート酸化膜３形成後、ス
パツタ法によりタングステン(W)膜を被着してか
ら、化学気相反応により硅燐酸ガラスを堆積し
た。上記の２層膜を公知の写真蝕刻法とドライエ
ツチング法により加工し、各々ゲート電極４及び
電極保護膜１８を形成した。しかる後、前記第１
の実施例に従つてゲート電極４の側壁にのみシリ
コン酸化膜５を残置させた。続いて露出している
ゲート酸化膜３を除去し、ジクロルシラン
（SiH₂Cl₂）と塩酸（HCl）の化学気相反応を775
℃でおこない0.2μｍなる厚さの多結晶質、又は非
晶質のシリコン薄膜１９及び２０を露出されたシ
リコン基板１上に選択的に堆積させた。上記シリ
コン堆積膜の形成条件はジクロルシラン200c.c.、
塩酸60c.c.の条件であり堆積速度は10nｍ／分であ
つた。上記条件に於ては、被堆積表面にシリコン
窒化（Si₃N₄）膜が存在しない限りシリコン上に
のみ選択的に堆積され、かつ側壁酸化膜５との境
界部においてもいわゆるフアゼツトと称される凸
凹が発生しない平坦な形状を得ることができた。
シリコン薄膜１９及び２０を選択的に堆積した
後、イオン打込みによりAsをシリコン薄膜１９
及び２０に注入した。Asイオン打込み量は、最
終的な表面不純物濃度が５×10¹⁷cm^-3となるごと
く設定した。打込みエネルギは40KeVであり、
打込み時のAsイオンはシリコン基板１内には達
しない。上記のイオン打込みの後1100℃、30分の
条件による短時間熱処理を実施し、注入イオンの
活性化を行いソース拡散層１６およびドレイン拡
散層１７を形成した（第７図）。多結晶質又は非
晶質で構成されるシリコン薄膜１９及び２０内に
おける不純物の拡散係数は単結晶シリコン内に比
べて10乃至20倍も大きい。したがつて上記の短時
間熱処理によりシリコン薄膜１９及び２０内にお
けるAsはほぼ均一に分布し、シリコン基板１内
への拡散はほとんど進行しない。シリコン基板１
内におけるソース拡散層１６、及びドレイン拡散
層１７の接合深さは、20nｍであつた。上記短時
間熱処理の後、0.1μｍなるPdを全面に被着させ
た。次に第２回目のAsイオン打込みを打込みエ
ネルギ300KeV、打込み量１×10¹⁶cm^-2の条件で
行つた。上記条件においてはAsの最大濃度はPd
膜表面から約60nｍの深さに構成され、シリコン
薄膜１９及び２０内には注入されない。上記第２
のAsイオン打込みの後250℃の低温熱処理を施し
てPd膜とシリコン薄膜１９、及び２０を反応せ
しめパラジウムシリサイド（Pd₂Si）層６、及び
７を形成した。Pd₂Si層６、及び７の膜厚は0.1μ
ｍであつた。上記Pd₂Si層６、及び７形成後に於
けるシリコン薄膜１９及び２０の膜厚は0.15μｍ
に減少していた。Pdはシリコンが存在しない領
域に於ては反応することなく、Pdのまま残る。
したがつて、次に沃化アンモニウム（NH₄I）と
沃素（I₂）の水溶液で未反応のPdを除去すると、
ソース拡散層１６及びドレイン拡散層１７上にの
みPd₂Si層６及び７が各々自己整合的に残置され
た。Pd膜の除去後、Pd₂Si層６及び７の低抵抗化
の為の熱処理を600℃で実施した。上記第２の低
温熱処理温度に於ては、Asイオンの再分布は無
視できる程度に小さい。上記第２の低温熱処理の
前後でPd₂Si層６、及び７直下のシリコン薄膜１
９、及び２０におけるAsの濃度分布を測定した
ところ、上記熱処理前後でAsの表面濃度が１×
10¹⁸cm^-3から１×10²⁰cm^-3に増大していた。上記
の高濃度領域は約10nｍの深さであることも認め
られた。また上記熱処理後におけるPd₂Si層内の
As濃度は１×10¹⁹cm^-3以下であつた。上記のAs
濃度分布の変化は低温熱処理工程におけるPd₂Si
の反応過程でPd₂Si層６、及び７内のAsがシリコ
ン薄膜１９、及び２０側に析出した為と考えられ
る。すなわち、上記第２の低温熱処理により、極
めて浅い高不純物濃度層９、及び１０がPd₂Si層
６、及び７の各々の直下に形成される。上記高不
純物濃度層９、及び１０の形成の後、前記第１の
実施例に従つて表面保護絶縁膜１１、TiW膜１
２及び１３、さらにはソース電極１４、ドレイン
電極１５を形成した（第８図）。

上記の製造工程を経て製造された絶縁ゲート型
電界効果トランジスタのソースドレイン電流電圧
特性に於いては、低濃度ソース・ドレイン拡散層
とシリサイドの間には、シヨツトキ接合としての
動作は観測されず良好なオーミツク特性が得られ
た。すなわち、多結晶、又は非晶質シリコン薄膜
内に構成された10¹⁸cm^-3以下の低濃度ソース・ド
レイン拡散層においても、単結晶シリコンに関す
る前記参考例１の場合と同様にシリサイドとの間
で良好なオーミツク特性が実現できた。本参考例
におけるトランジスタにおいて、ドレイン電圧
5Vの条件でゲート電圧の関数として基板電流を
測定したが、その最大値は従来構造における同一
寸法トランジスタにおける基板電流の最大値に比
べ10⁵倍も小さかつた。基板電流はドレイン強電
界により生じた小数キヤリアが基板側に流れ込む
成分によるものである。上記結果は低濃度の均一
分布を有するドレイン拡散層１７内で電界緩和が
十分に行なわれた為と思われる。上記の特性は本
発明における極めて浅く、かつ高不純物濃度層１
０により低不純物濃度ドレイン層１７とシリサイ
ド電極７間で良好なオーミツク特性が確保された
為である。ここで高不純物濃度層１０が10nｍと
極めて浅いことはドレイン高電界を緩和する低濃
度ドレイン拡散層１７を相対的に広く占有させる
ことに相当し、極めて有効である。

〔発明の効果〕

本発明によれば、基板における不純物濃度に依
存せず高不純物濃度でかつ極めて浅い不純物析出
層をシリサイド層直下にシリサイド層と自己整合
の関係で構成することができる。上記の不純物析
出層はソースドレイン領域としての使用が可能で
あり、10nｍ以下なる接合深さと従来構造の1/10
以下と極めて浅いソース・ドレイン接合を有する
絶縁ゲート型電界効果トランジスタを実現できる
効果がある。上記効果はN⁺P接合と共にP⁺Nに
於ても実現できることから、特にＰチヤネル型又
は相補型の絶縁ゲート型電界効果トランジスタの
超微細化において最も有効である。

本発明によれば上記の極めて浅い接合はシリサ
イド層と自己整合で構成されるため超微細トラン
ジスタにおける拡散抵抗の低減に極めて有効であ
る。さらに本発明によれば上記の極めて浅い析出
層の不純物濃度を基板不純物濃度によらず高濃度
に構成できるため、従来オーミツク接触が困難で
あつたシリサイド層と低濃度拡散層間接触に良好
なオーミツク接触を導入することができる。した
がつて、超微細トランジスタのドレイン構造とし
て低濃度拡散層を導入することができる。上記ド
レイン構造に於てはドレイン強電界の局所的集中
を緩和することができるのでソース・ドレイン間
耐圧の向上、あるいはホツトキヤリア注入による
トランジスタ劣化に関与する基板電流の大幅な低
減、等を実現することができる。

前記実施例１、参考例１および参考例２に於て
は、Pt、Pd、Ti、Mo等の金属、又はそのシリサ
イド内へのイオン打込みとその後の低抵抗化熱処
理により得られる極めて浅くかつ高不純物濃度析
出層を半導体装置及びその製造方法として用いる
ものである。上記の析出現象はシリサイドを形成
する高融点金属又は遷移金属の種類により二つに
大別される。すなわち第１のグループはPtとPd
であり、他はそれ以外の高融点金属、又は遷移金
属でTi、Zr、Hf、Ｖ、Nb、Ta、Cr、Mo、Ｗ、
Co、Ni等である。後者に於てはそのシリサイド
層内に析出限界以上の不純物が注入されていない
限り、前記実施例のごとき効果は生じない。上記
の観点、並びに極めて浅い接合形成の制御性の観
点からはPd、又はPtのシリサイド層が望ましい。
しかしながらPt及びPdは、高温に耐えない為、
後の製造工程の自由度からは、Mo、Ti等の高融
点金属が有利となる。よつて、製造工程、素子特
性の両面から検討しなければならない。

前記、参考例１および参考例２に於ては、シリ
サイド層を形成する前に高濃度のイオン打込みを
金属膜中に実施し、しかる後シリサイドの形成と
その低抵抗化熱処理を実施した例について示した
が、上記高濃度イオン打込み工程はシリサイド形
成後に実施しても良い。この場合、シリサイド層
内への注入量の制御の点ではやや改善される。

本発明は単体トランジスタに限定されることな
く、半導体集積回路装置に対しても適用できるこ
とは言うまでもない。

【図面の簡単な説明】

第１図ａ〜ｋは本発明の第１の実施例を製造工
程順に示す断面図、第２図ａ及びｂは本発明の実
施例における不純物濃度分布を示す図、第３図乃
至第５図は本発明の第１の参考例を示す断面図、
第６図は当該第１の参考例における不純物濃度分
布を示す図、第７図乃至第８図は本発明の第２の
参考例を示す断面図である。１……半導体基板、２……絶縁膜、３……絶縁
膜、４……ゲート電極、４４……シリコン薄膜、
５……絶縁膜、５５……絶縁膜、６１……白金、
６……金属シリサイド膜、７……金属シリサイド
膜、８……金属シリサイド膜、１１……絶縁膜、
１２……金属、１３……金属、１４……配線用金
属、１５……配線用金属、１８……硅燐酸ガラ
ス、１９……シリコン薄膜、２０……シリコン薄
膜。

Claims

【特許請求の範囲】１第１導電型を有する半導体基板の表面領域
に、所定の間隔を介して形成された上記第１導電
型とは逆の第２導電型を有するソースおよびドレ
インと、上記ソースとドレインの間の上記半導体
基板の表面上に絶縁膜を介して形成されたゲート
電極を具備し、上記ソースおよびドレインの少な
くとも一方は、上記第２導電型を有する不純物が
ドープされた金属シリサイド膜と、当該金属シリ
サイド膜の下面に接して形成された、10nｍを超
えない厚さを有し、かつ、上記第２導電型を有す
る高不純物濃度領域からなることを特徴とする半
導体装置。２上記金属シリサイド膜はPt若しくはPdのシ
リサイド膜であることを特徴とする特許請求の範
囲第１項記載の半導体装置。３上記高不純物濃度領域は、上記金属シリサイ
ド膜よりも高い不純物濃度を有していることを特
徴とする特許請求の範囲第２項記載の半導体装
置。４上記金属シリサイド膜は、Ti、Zr、Hf、Ｖ、
Nb、Ta、Cr、Mo、CoおよびNiからなる群から
選択された金属のシリサイド膜であることを特徴
とする特許請求の範囲第１項記載の半導体装置。５上記高不純物濃度領域は、上記金属シリサイ
ド膜よりも低い不純物濃度を有していることを特
徴とする特許請求の範囲第４項記載の半導体装
置。６第１導電型を有する半導体基板の表面上に絶
縁膜を介してゲート電極を形成する工程と、上記
半導体基板の少なくともソースおよびドレインを
形成すべき領域の表面に接する金属膜を形成する
工程と、第１の熱処理を行なつて上記ソースおよ
びドレインを形成すべき領域の表面に上記金属の
シリサイド膜を形成する工程と、未反応の上記金
属膜を除去した後、上記第１導電型とは逆の第２
導電型を有する不純物を、上記シリサイド膜内が
当該不純物の最大濃度になるようにイオン打込み
する工程と、第２の熱処理を行なつて、上記シリ
サイド膜中に打込まれた不純物を上記半導体基板
内に拡散させ、上記不純物を高濃度に含み、厚さ
が10nｍを超えない領域を、上記シリサイド膜の
下面に接して形成する工程を含むことを特徴とす
る半導体装置の製造方法。