JPH088224B2 - 集積回路のコンタクト及び内部接続線の形成方法 - Google Patents
集積回路のコンタクト及び内部接続線の形成方法Info
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- JPH088224B2 JPH088224B2 JP61503279A JP50327986A JPH088224B2 JP H088224 B2 JPH088224 B2 JP H088224B2 JP 61503279 A JP61503279 A JP 61503279A JP 50327986 A JP50327986 A JP 50327986A JP H088224 B2 JPH088224 B2 JP H088224B2
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体基板の基板領域に対するコンタクト
及び内部接続線の形成方法に関する。
及び内部接続線の形成方法に関する。
特にこの発明は、半導体基板にCMOS装置を形成する際
に、内部接続線及びコンタクトを設ける方法として有用
である。
に、内部接続線及びコンタクトを設ける方法として有用
である。
半導体の金属配線技術は大きく分けて３つの分野があ
る。第１にアルミニウム配線技術であり、第２はタング
ステン等の金属を含む高融点金属配線技術、及び第３は
２以上の導体を順次堆積した後全体の希望のパターンに
エッチングする複合層処理技術である。これらの３つの
技術はそれぞれ独自の利点と欠点を有する。
る。第１にアルミニウム配線技術であり、第２はタング
ステン等の金属を含む高融点金属配線技術、及び第３は
２以上の導体を順次堆積した後全体の希望のパターンに
エッチングする複合層処理技術である。これらの３つの
技術はそれぞれ独自の利点と欠点を有する。
まず、最も普及しているアルミニウム配線技術につい
て検討する。アルミニウム、または少量のシリコンまた
は銅を含むアルミニウム合金は、何年もの期間、マイク
ロエレクトロニクスにおける内部配線の標準的な金属で
あった。従って、アルミニウムは利用法及びその特性が
よく分かっているという利点を有する一方、LSIからVLS
I技術に技術が進歩していき各素子の構成要素の厚さ及
び幅が益々小さくなるにつれて、アルミニウムの欠点が
問題となってきた。すなわち、アルミニウムにおける細
線エッチングの困難性、アルミニウムのエレクトロマイ
グレーションの問題、浅い接続部におけるスパイキング
等により、超LSIのような微少な構造の配線にアルミニ
ウムを使用することが難しくなってきた。
て検討する。アルミニウム、または少量のシリコンまた
は銅を含むアルミニウム合金は、何年もの期間、マイク
ロエレクトロニクスにおける内部配線の標準的な金属で
あった。従って、アルミニウムは利用法及びその特性が
よく分かっているという利点を有する一方、LSIからVLS
I技術に技術が進歩していき各素子の構成要素の厚さ及
び幅が益々小さくなるにつれて、アルミニウムの欠点が
問題となってきた。すなわち、アルミニウムにおける細
線エッチングの困難性、アルミニウムのエレクトロマイ
グレーションの問題、浅い接続部におけるスパイキング
等により、超LSIのような微少な構造の配線にアルミニ
ウムを使用することが難しくなってきた。
Miler他による論文“VLSI用CVDタングステン接続及び
コンタクト・バリヤ技術”（CVD Tungsten Interconnec
t and Contact Barrier Technology）,Solid State Tec
hnology）,1982年12月、P85〜90はシリコン基板の露出
したコンタクト領域にCVDタングステンを選択的に付着
して、アルミニウム配線層とシリコン基板コンタクト領
域との間に低抵抗コンタクト・バリヤを設けた処理方法
を開示している。この論文はまた、ポリシリコンゲート
のようなポリシリコン・ラインにタングステンをCVD堆
積させてシート抵抗として使用することによりシャント
用の材料を削減するという点についても開示している。
コンタクト・バリヤ技術”（CVD Tungsten Interconnec
t and Contact Barrier Technology）,Solid State Tec
hnology）,1982年12月、P85〜90はシリコン基板の露出
したコンタクト領域にCVDタングステンを選択的に付着
して、アルミニウム配線層とシリコン基板コンタクト領
域との間に低抵抗コンタクト・バリヤを設けた処理方法
を開示している。この論文はまた、ポリシリコンゲート
のようなポリシリコン・ラインにタングステンをCVD堆
積させてシート抵抗として使用することによりシャント
用の材料を削減するという点についても開示している。
米国特許第4,441,247号はポリシリコン・ゲートの上
面及びソース及びドレイン領域の上に対するタングステ
ンの選択的付着を開示している。
面及びソース及びドレイン領域の上に対するタングステ
ンの選択的付着を開示している。
米国特許第4,042,953号は高融点金属コンタクト及び
内部接続線製造技術に関するものである。代表的な構造
は、例えばモリブデン、タングステン、プラチナ、ニッ
ケルまたはパラジウムのような高温不活性の高融点金属
を上下からシリコン層で挟んだサンドイッチ構造であ
る。この高融点金属サンドイッチ構造は、半導体基板と
金属内部接続線間のオーミック・コンタクトとして使用
したり、MOSFETのゲート電極と内部接続として用いるこ
とができる。
内部接続線製造技術に関するものである。代表的な構造
は、例えばモリブデン、タングステン、プラチナ、ニッ
ケルまたはパラジウムのような高温不活性の高融点金属
を上下からシリコン層で挟んだサンドイッチ構造であ
る。この高融点金属サンドイッチ構造は、半導体基板と
金属内部接続線間のオーミック・コンタクトとして使用
したり、MOSFETのゲート電極と内部接続として用いるこ
とができる。
〔発明の目的〕 この発明は、ドープされた半導体にコンタクト形成す
る方法を提供するものであり、特に、接続される半導体
領域の不純物の型と無関係にコンタクトを形成する簡単
な方法を提供することを目的とする。
る方法を提供するものであり、特に、接続される半導体
領域の不純物の型と無関係にコンタクトを形成する簡単
な方法を提供することを目的とする。
本発明は、第１の導電タイプまたは第２の導電タイプ
の不純物をドープした表面領域を有するシリコン基板を
設け、少なくとも前記ドープされた領域に多結晶シリコ
ン層またはアモルファス・シリコン層を堆積し、前記シ
リコン層をパターン化することにより、隣接している前
記第１及び第２の導電タイプがドープされている第１及
び第２のドープ領域の上にそれぞれ第１のコンタクト領
域を規定し、絶縁領域で分離されており前記第１及び第
２の導電タイプの不純物がドープされている第３及び第
４のドープ表面領域上にそれぞれ第２のコンタクト領域
を規定し、前記絶縁領域の上に設けられ前記２つの第２
のコンタクト領域を相互接続する内部接続線層を規定
し、加熱処理することにより前記表面領域から前記第１
及び第２のコンタクト領域の厚さ方向（上方向）にドー
パントを拡散し、前記パターン化されたシリコン層上に
高融点金属層を選択的に堆積して、前記ドープ表面領域
と高融点金属間に低抵抗のオーミック・コンタクトを形
成する各工程により、上記目的を達成した。
の不純物をドープした表面領域を有するシリコン基板を
設け、少なくとも前記ドープされた領域に多結晶シリコ
ン層またはアモルファス・シリコン層を堆積し、前記シ
リコン層をパターン化することにより、隣接している前
記第１及び第２の導電タイプがドープされている第１及
び第２のドープ領域の上にそれぞれ第１のコンタクト領
域を規定し、絶縁領域で分離されており前記第１及び第
２の導電タイプの不純物がドープされている第３及び第
４のドープ表面領域上にそれぞれ第２のコンタクト領域
を規定し、前記絶縁領域の上に設けられ前記２つの第２
のコンタクト領域を相互接続する内部接続線層を規定
し、加熱処理することにより前記表面領域から前記第１
及び第２のコンタクト領域の厚さ方向（上方向）にドー
パントを拡散し、前記パターン化されたシリコン層上に
高融点金属層を選択的に堆積して、前記ドープ表面領域
と高融点金属間に低抵抗のオーミック・コンタクトを形
成する各工程により、上記目的を達成した。
この発明は、ドープされた表面領域の上にシリコン層
を形成した後、基板を加熱してシリコン基板のドープ領
域からドーパントを上方向に拡散し、その後シリコン層
に金属層を選択的にデポジットしてドープされた表面領
域と金属との間に低抵抗のオーム・コンタクトを設ける
ようにした。これにより、従来の処理工程に僅かな処理
を加えるだけで、基板拡散領域に低抵抗性のオーム・コ
ンタクトを自己整合的に設けることができる。
を形成した後、基板を加熱してシリコン基板のドープ領
域からドーパントを上方向に拡散し、その後シリコン層
に金属層を選択的にデポジットしてドープされた表面領
域と金属との間に低抵抗のオーム・コンタクトを設ける
ようにした。これにより、従来の処理工程に僅かな処理
を加えるだけで、基板拡散領域に低抵抗性のオーム・コ
ンタクトを自己整合的に設けることができる。
図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の実施例を説明する。
明の実施例を説明する。
第１図乃至第４図は、この発明による低レベルの金属
化及び自己整合コンタクトの形成中に順次とられた集積
回路の断面略図である。
化及び自己整合コンタクトの形成中に順次とられた集積
回路の断面略図である。
第５図は、第４図の構造によって形成されたCMOS回路
の回路図である。
の回路図である。
第6A図乃至第6D図は、代替実施例の各製造工程を示す
もので、ポリシリコンを拡散抵抗性コンタクトになし、
S/D又は基板に対する拡散相互接続領域の形成前にポリ
シリコン層を形成する処理に続く各工程を示す断面図で
ある。
もので、ポリシリコンを拡散抵抗性コンタクトになし、
S/D又は基板に対する拡散相互接続領域の形成前にポリ
シリコン層を形成する処理に続く各工程を示す断面図で
ある。
発明を実施するための最良の形態 第１図は、インバータとして構成される中間製造段階
におけるCMOSタイプ集積回路の断面図である。第１図は
ソース及びドレイン領域にコンタクト・カットが形成さ
れた直後のCMOS集積回路構造10を示す。構造10はこの発
明を適用する開始点である。この時点では、集積回路構
造10はアクティブ領域がフィールド分離酸化物16によっ
て分離され、＜100＞シリコン基板15のｐ井戸13及びｎ
井戸14に夫々形成されているNMOS FET構造11及びPMOS F
ET構造12から成る。NMOS FET11及びPMOS FET12は夫々ソ
ース及びドレイン領域18,17を持ち、それらはポリシリ
コンFETゲート電極19と自己整合する。ソース及びドレ
イン領域17,18に直ちに隣接する重くドープされた井戸
コンタクト領域8,9は夫々の井戸14,13に対する抵抗性接
続を提供する。図に示すように、コンタクト・カット20
−20は二酸化シリコン中間レベル誘電体層21に形成され
た。それは多数の従来からあるホトリソグラフ・マスク
方式及びエッチング技術のいずれかを使用して行うこと
ができる。第１図は、明らかに、この発明のコンタクト
及び相互接続形成処理の、各種NMOS,PMOS,CMOS,バイポ
ーラ及び他の適用間の１つに対する模範的適用例であ
る。
におけるCMOSタイプ集積回路の断面図である。第１図は
ソース及びドレイン領域にコンタクト・カットが形成さ
れた直後のCMOS集積回路構造10を示す。構造10はこの発
明を適用する開始点である。この時点では、集積回路構
造10はアクティブ領域がフィールド分離酸化物16によっ
て分離され、＜100＞シリコン基板15のｐ井戸13及びｎ
井戸14に夫々形成されているNMOS FET構造11及びPMOS F
ET構造12から成る。NMOS FET11及びPMOS FET12は夫々ソ
ース及びドレイン領域18,17を持ち、それらはポリシリ
コンFETゲート電極19と自己整合する。ソース及びドレ
イン領域17,18に直ちに隣接する重くドープされた井戸
コンタクト領域8,9は夫々の井戸14,13に対する抵抗性接
続を提供する。図に示すように、コンタクト・カット20
−20は二酸化シリコン中間レベル誘電体層21に形成され
た。それは多数の従来からあるホトリソグラフ・マスク
方式及びエッチング技術のいずれかを使用して行うこと
ができる。第１図は、明らかに、この発明のコンタクト
及び相互接続形成処理の、各種NMOS,PMOS,CMOS,バイポ
ーラ及び他の適用間の１つに対する模範的適用例であ
る。
次に、第２図は、望ましくは厚さが約50ナノメートル
又はそれ以下の真性多結晶又はアモルファス・シリコン
層22を典型的な低圧化学蒸着（LPCVD）処理を使用して
第１図のIC構造にデポジットする工程を示す。例えば、
ポリシリコンをデポジットするため、温度625℃〜675
℃、圧力240ミリトールにおいてシランを使用してそれ
を行うことができる。選択的に、デポジション処理中又
は処理後、例えば、拡散又はイオン注入によるような多
数の標準技術のいずれかを使用して約１×1020atom/cc
の濃度を提供するよう、シリコン層22をｎ形不純物で比
較的低濃度にドープする。デポジットされたシリコン層
は基板15の単結晶シリコン及びフィールド酸化物16に対
する優秀な接着効果を与え、正角性であるということが
優秀な各工程達成率を与える。
又はそれ以下の真性多結晶又はアモルファス・シリコン
層22を典型的な低圧化学蒸着（LPCVD）処理を使用して
第１図のIC構造にデポジットする工程を示す。例えば、
ポリシリコンをデポジットするため、温度625℃〜675
℃、圧力240ミリトールにおいてシランを使用してそれ
を行うことができる。選択的に、デポジション処理中又
は処理後、例えば、拡散又はイオン注入によるような多
数の標準技術のいずれかを使用して約１×1020atom/cc
の濃度を提供するよう、シリコン層22をｎ形不純物で比
較的低濃度にドープする。デポジットされたシリコン層
は基板15の単結晶シリコン及びフィールド酸化物16に対
する優秀な接着効果を与え、正角性であるということが
優秀な各工程達成率を与える。
次に、第３図を見ると、ポリシリコン層22はホトレジ
スト（PR）エッチ・マスク23でデリネートされ、エッチ
ングによってパターン化され、細いコンタクト24及びコ
ンタクト／相互接続25が形成される。ポリシリコン層22
（第２図）は、例えば、異方性反応イオン・エッチング
（RIE）を使用し、マスク23でパターン化されて、２マ
イクロメートル以下の非常に細い図形を形成する。代表
的なエッチング処理は、例えば、窒素トリフロライド
（NF3）のようなフローライン・ベース・エッチング・
ガスを使用する反応イオン・エッチングである。反応イ
オン・エッチングにおける機構成分又は攻撃成分は化学
的反応性分を制御し、横方向の導体寸法のばらつきを非
常に小さくするに望ましい非常によく規定された縦構造
を提供する。
スト（PR）エッチ・マスク23でデリネートされ、エッチ
ングによってパターン化され、細いコンタクト24及びコ
ンタクト／相互接続25が形成される。ポリシリコン層22
（第２図）は、例えば、異方性反応イオン・エッチング
（RIE）を使用し、マスク23でパターン化されて、２マ
イクロメートル以下の非常に細い図形を形成する。代表
的なエッチング処理は、例えば、窒素トリフロライド
（NF3）のようなフローライン・ベース・エッチング・
ガスを使用する反応イオン・エッチングである。反応イ
オン・エッチングにおける機構成分又は攻撃成分は化学
的反応性分を制御し、横方向の導体寸法のばらつきを非
常に小さくするに望ましい非常によく規定された縦構造
を提供する。
領域8,9,17,18からポリシリコン層24,25の表面隣接領
域24A,25A（第４図）を通してドーパントを上に拡散す
る焼結動作はホトレジスト・マスク23の除去後に行う。
代表的な焼結動作は大気圧800〜1000℃の条件下で10〜6
0分N2内で行うものを含む。ソース／ドレイン領域17,18
及び井戸コンタクト領域8,9からのｐ形及びｎ形ドーパ
ントの上拡散において、焼結ポリシリコン層24,25は対
応するドーパント形により、表面隣接領域24A,25Aにお
いて導電性にされる。もし、上記の動作に従い、薄いシ
リコン層22が軽くドープされたとすると、ドーパントの
上拡散は軽い反対ドーパントをオフセットすることがで
き、それによって、ソース／ドレイン領域におけるｐ−
ｎジャンクションの作用を保護することができるという
ことに注意を要する。
域24A,25A（第４図）を通してドーパントを上に拡散す
る焼結動作はホトレジスト・マスク23の除去後に行う。
代表的な焼結動作は大気圧800〜1000℃の条件下で10〜6
0分N2内で行うものを含む。ソース／ドレイン領域17,18
及び井戸コンタクト領域8,9からのｐ形及びｎ形ドーパ
ントの上拡散において、焼結ポリシリコン層24,25は対
応するドーパント形により、表面隣接領域24A,25Aにお
いて導電性にされる。もし、上記の動作に従い、薄いシ
リコン層22が軽くドープされたとすると、ドーパントの
上拡散は軽い反対ドーパントをオフセットすることがで
き、それによって、ソース／ドレイン領域におけるｐ−
ｎジャンクションの作用を保護することができるという
ことに注意を要する。
上拡散するために使用された焼結又はアニール動作に
続き、例えば、HNO3を使用して85℃10分間、それに続
き、30゜1HFだけ27℃で30秒間の適当な洗浄の後、タン
グステンが選択的に、例えば、約250〜500ナノメートル
厚の範囲にデポジットされる。例えば、圧力100ミリト
ール及び温度300℃において、WF6＋H2の使用を含む代表
的な条件下で低圧化学的蒸着（LPCVD）処理を使用する
こともできる。この処理は、特にパターン化されたポリ
シリコン領域24,24A,25,25A上のすべての露出したシリ
コン領域の上にタングステン26,27をデポジットする。
これは、第４図で証明されるように、タングステン26,2
7のシャント層に対し、自己整合抵抗性低抵抗を設ける
ことになる。焼結中、ドーパントの上拡散と共にドープ
されていないシリコンを使用すると、それは8,9,17,18
のようなｎ形及びｐ形領域に対するコンタクトの同時形
成にする。上拡散ドープド・ポリシリコン又はアモルフ
ァス・シリコン層領域24,25内に発生したすべてのｐ−
ｎジャンクションは直上にできたタングステン層によっ
て短絡される。この選択的デポジション工程中、露出し
たレベル間誘導体21のような酸化物領域の上には、タン
グステンは形成されない。タングステンは単結晶、多結
晶又はアモルファス・シリコンの上に選択的にデポジッ
トされるため、タングステンのパターンは露出したシリ
コンの形状によって規定される。それによって、固有の
上拡散ポリシリコン・ドープド領域24,24A,25,25Aの上
に自動的にパターン化された低抵抗シャント領域26,27
を提供する。そのようなシリコンはその下の酸化物に優
秀な接着効果を表わすということを思い出すべきであ
る。その上、タングステンは、その特徴が微小組織では
きわどい存在となる電気移動に対して高い抵抗を示すと
いうことが知られている。更に、第４図からわかるよう
に、タングステンの選択的なデポジットは上面と同様、
ポリシリコンの側面にも発生して、ポリシリコンの優秀
な方形性を保証する。
続き、例えば、HNO3を使用して85℃10分間、それに続
き、30゜1HFだけ27℃で30秒間の適当な洗浄の後、タン
グステンが選択的に、例えば、約250〜500ナノメートル
厚の範囲にデポジットされる。例えば、圧力100ミリト
ール及び温度300℃において、WF6＋H2の使用を含む代表
的な条件下で低圧化学的蒸着（LPCVD）処理を使用する
こともできる。この処理は、特にパターン化されたポリ
シリコン領域24,24A,25,25A上のすべての露出したシリ
コン領域の上にタングステン26,27をデポジットする。
これは、第４図で証明されるように、タングステン26,2
7のシャント層に対し、自己整合抵抗性低抵抗を設ける
ことになる。焼結中、ドーパントの上拡散と共にドープ
されていないシリコンを使用すると、それは8,9,17,18
のようなｎ形及びｐ形領域に対するコンタクトの同時形
成にする。上拡散ドープド・ポリシリコン又はアモルフ
ァス・シリコン層領域24,25内に発生したすべてのｐ−
ｎジャンクションは直上にできたタングステン層によっ
て短絡される。この選択的デポジション工程中、露出し
たレベル間誘導体21のような酸化物領域の上には、タン
グステンは形成されない。タングステンは単結晶、多結
晶又はアモルファス・シリコンの上に選択的にデポジッ
トされるため、タングステンのパターンは露出したシリ
コンの形状によって規定される。それによって、固有の
上拡散ポリシリコン・ドープド領域24,24A,25,25Aの上
に自動的にパターン化された低抵抗シャント領域26,27
を提供する。そのようなシリコンはその下の酸化物に優
秀な接着効果を表わすということを思い出すべきであ
る。その上、タングステンは、その特徴が微小組織では
きわどい存在となる電気移動に対して高い抵抗を示すと
いうことが知られている。更に、第４図からわかるよう
に、タングステンの選択的なデポジットは上面と同様、
ポリシリコンの側面にも発生して、ポリシリコンの優秀
な方形性を保証する。
固有の多結晶又はアモルファス・シリコンを通して上
拡散ドーパントに行われる焼結又はアニールはタングス
テンの選択的デポジションの前に行われる。それはその
ようなシリコンのタングステン・シリサイドへの温度誘
導変換を回避する。その変換はそのようなシリサイドの
形成と共同する堆積の変化の結果としてストレスが発生
するということが知られている。
拡散ドーパントに行われる焼結又はアニールはタングス
テンの選択的デポジションの前に行われる。それはその
ようなシリコンのタングステン・シリサイドへの温度誘
導変換を回避する。その変換はそのようなシリサイドの
形成と共同する堆積の変化の結果としてストレスが発生
するということが知られている。
第４図の構造的実施例は第５図の電子回路によって更
に明らかとなる。タングステンの選択的デポジットの使
用は、ｎ＋拡散８を介してｎ井戸14とｐ−チャンネルFE
T12のｐ＋ドープドS/D拡散17との両方に対する供給電圧
VDDの直接バリード・コンタクト形接続を可能にする。
それは、更にｐ井戸13のｐ＋拡散９とFET11のS/D拡散18
との両方に対する電気接地の接続のための同様なバリー
ド・コンタクト構造を提供する。図に示すように、２つ
のFET CMOSインバータ10のための相互接続パターンはシ
リコン層25とタングステン層27との複合体によって形成
され、その相互接続はS/D拡散17,18において自己整合コ
ンタクトを有する。この相互接続は第５図に示すインバ
ータの出力に相当するということに注意しよう。
に明らかとなる。タングステンの選択的デポジットの使
用は、ｎ＋拡散８を介してｎ井戸14とｐ−チャンネルFE
T12のｐ＋ドープドS/D拡散17との両方に対する供給電圧
VDDの直接バリード・コンタクト形接続を可能にする。
それは、更にｐ井戸13のｐ＋拡散９とFET11のS/D拡散18
との両方に対する電気接地の接続のための同様なバリー
ド・コンタクト構造を提供する。図に示すように、２つ
のFET CMOSインバータ10のための相互接続パターンはシ
リコン層25とタングステン層27との複合体によって形成
され、その相互接続はS/D拡散17,18において自己整合コ
ンタクトを有する。この相互接続は第５図に示すインバ
ータの出力に相当するということに注意しよう。
加えて、十分に薄いポリシリコン又はアモルファス・
シリコン層24,25がコンタクト領域に使用されると、シ
リコンの完全な還元によって、基板のｐ形及びｎ形ソー
ス／ドレイン及び拡散領域に対し、タングステンが直接
自己整合抵抗性低抵抗コンタクトを形成する。その上、
シリコンを還元してタングステンのみにすることができ
るから、2WF6＋3Siが反応して2W＋3SiF4が形成され、そ
れはガスとなって除去することができる。上記の処理パ
ラメータを使用して行うタングステンへの希望する完全
なポリシリコンの還元とその結果生じた直接コンタクト
とはシリコン層領域24,25のための約40ナノメートル厚
程のポリシリコンと、少くとも約50ナノメートルのタン
グステン厚とを使用した結果発生することができる。ド
ープド基板領域8,17の上の多結晶又はアモルファス・シ
リコン層22の保持とその後のタングステンへの還元とは
それに代わるそのような基板領域の上の多結晶又はアモ
ルファス・シリコン層22のエッチングとそこに直接タン
グステンをデポジットすることに較べて有益である。す
なわち、望ましくないその下の基板表面のエッチングを
することなく、正確に多結晶又はアモルファス・シリコ
ンを除去することは制御が困難であるためである。
シリコン層24,25がコンタクト領域に使用されると、シ
リコンの完全な還元によって、基板のｐ形及びｎ形ソー
ス／ドレイン及び拡散領域に対し、タングステンが直接
自己整合抵抗性低抵抗コンタクトを形成する。その上、
シリコンを還元してタングステンのみにすることができ
るから、2WF6＋3Siが反応して2W＋3SiF4が形成され、そ
れはガスとなって除去することができる。上記の処理パ
ラメータを使用して行うタングステンへの希望する完全
なポリシリコンの還元とその結果生じた直接コンタクト
とはシリコン層領域24,25のための約40ナノメートル厚
程のポリシリコンと、少くとも約50ナノメートルのタン
グステン厚とを使用した結果発生することができる。ド
ープド基板領域8,17の上の多結晶又はアモルファス・シ
リコン層22の保持とその後のタングステンへの還元とは
それに代わるそのような基板領域の上の多結晶又はアモ
ルファス・シリコン層22のエッチングとそこに直接タン
グステンをデポジットすることに較べて有益である。す
なわち、望ましくないその下の基板表面のエッチングを
することなく、正確に多結晶又はアモルファス・シリコ
ンを除去することは制御が困難であるためである。
以上説明した線引きされたコンタクトの形成に続き、
集積回路構造10は従来方式に従い、基板にパッシベーシ
ョン層を与えることによって完成することができる。
集積回路構造10は従来方式に従い、基板にパッシベーシ
ョン層を与えることによって完成することができる。
以上、VLSI装置に対する選択的タングステン・デポジ
ション金属化方式を使用した処理を説明した。選択的タ
ングステン・デポジション／パターニングのためのベー
ス導体層として多結晶シリコンか又はアモルファス・シ
リコンのどちらを使用してもよい。ベース層にアンドー
プド・シリコンが使用された場合、自己整合抵抗性コン
タクトは低温焼結動作を使用してｎ形及びｐ形シリコン
領域（ソース及びドレイン拡散領域のような）両方同時
に形成される。その代りに、焼結を使用して、非常に薄
いシリコン層をタングステンのみに還元することによっ
て、ソース及びドレイン領域及びその他の領域、例えば
ポリシリコン・ゲートのような領域に対する自己整合直
接抵抗性コンタクトを形成することができる。この組合
せコンタクト及びコンタクト／相互接続処理は普通の構
造のようにコンタクト及び金属化層を形成することがで
きる。
ション金属化方式を使用した処理を説明した。選択的タ
ングステン・デポジション／パターニングのためのベー
ス導体層として多結晶シリコンか又はアモルファス・シ
リコンのどちらを使用してもよい。ベース層にアンドー
プド・シリコンが使用された場合、自己整合抵抗性コン
タクトは低温焼結動作を使用してｎ形及びｐ形シリコン
領域（ソース及びドレイン拡散領域のような）両方同時
に形成される。その代りに、焼結を使用して、非常に薄
いシリコン層をタングステンのみに還元することによっ
て、ソース及びドレイン領域及びその他の領域、例えば
ポリシリコン・ゲートのような領域に対する自己整合直
接抵抗性コンタクトを形成することができる。この組合
せコンタクト及びコンタクト／相互接続処理は普通の構
造のようにコンタクト及び金属化層を形成することがで
きる。
この発明による処理の変化は第6A図乃至第6D図の他の
製造工程の断面図に示すものがある。
製造工程の断面図に示すものがある。
この処理の異なる点は、選択的にデポジットされたタ
ングステンはタングステンをブリッジにすることによっ
て、基板拡散コンタクトに対しポリシリコンを形成する
ということである。この発明のこの方式によると、相互
接続層に従ってパターン化されたポリシリコン又はアモ
ルファス・シリコンの厚さ及び不純物形のどちらも、選
択的にデポジットされたタングステンのシャント値に影
響を与えないということに特に注目するべきである。
ングステンはタングステンをブリッジにすることによっ
て、基板拡散コンタクトに対しポリシリコンを形成する
ということである。この発明のこの方式によると、相互
接続層に従ってパターン化されたポリシリコン又はアモ
ルファス・シリコンの厚さ及び不純物形のどちらも、選
択的にデポジットされたタングステンのシャント値に影
響を与えないということに特に注目するべきである。
第6A図から始まる半製FETはゲート電極28と、その上
のシリコン窒化物層35と、比較的厚い側壁二酸化シリコ
ン領域29とを有する。側壁酸化物29外のアクティブ領域
はそれより薄い酸化物層30でカバーされる。この方式に
よると、望ましくは、酸化物層29は熱成長により横方向
に約100〜150ナノメートル延び、層30はその動作中、25
〜50ナノメートル厚の範囲に成長する。
のシリコン窒化物層35と、比較的厚い側壁二酸化シリコ
ン領域29とを有する。側壁酸化物29外のアクティブ領域
はそれより薄い酸化物層30でカバーされる。この方式に
よると、望ましくは、酸化物層29は熱成長により横方向
に約100〜150ナノメートル延び、層30はその動作中、25
〜50ナノメートル厚の範囲に成長する。
第6A図のFET構造はマスクしていない酸化物30のエッ
チングの準備としてホトレジスト31をパターン化し、第
6A図のｐ井戸13のような単結晶基板の表面の上の酸化物
30を選択的にエッチングして除去する。
チングの準備としてホトレジスト31をパターン化し、第
6A図のｐ井戸13のような単結晶基板の表面の上の酸化物
30を選択的にエッチングして除去する。
第6B図の如く、酸化物30のエッチングに続き、ホトレ
ジスト31が取去られ、ポリシリコン32のLPCVD層によっ
て、好ましくは約10〜50ナノメートル厚に、正角的にカ
バーされ、それに続きパターン化ホトレジスト33でマス
クされる。ホトレジスト33のパターンは場所34において
残留酸化物層30から離れるということに注意するべきで
ある。ポリシリコン層32の不純物形はこの方式では重要
なものではないから、それはデポジションによって元の
位置にドープされ、ブランケット・インプラントによっ
て後にドープされ、又はS/D領域のその後のドーピング
によてドープすることができる。
ジスト31が取去られ、ポリシリコン32のLPCVD層によっ
て、好ましくは約10〜50ナノメートル厚に、正角的にカ
バーされ、それに続きパターン化ホトレジスト33でマス
クされる。ホトレジスト33のパターンは場所34において
残留酸化物層30から離れるということに注意するべきで
ある。ポリシリコン層32の不純物形はこの方式では重要
なものではないから、それはデポジションによって元の
位置にドープされ、ブランケット・インプラントによっ
て後にドープされ、又はS/D領域のその後のドーピング
によてドープすることができる。
第6C図は第6B図の構造の処理後の構造の形状を示すも
ので、まずシリコン・エッチング剤によりエッチングす
るが、二酸化シリコン及び窒化シリコンがエッチング剤
バリヤであり、その後窒化シリコン除去動作を行う。そ
の両動作は普通に知られたものである。略図であるが、
従来のオーバーエッチング処理により、シリコン・エッ
チング剤は、又露出した表面領域34,36の薄いｐ井戸基
板13層を除去する。
ので、まずシリコン・エッチング剤によりエッチングす
るが、二酸化シリコン及び窒化シリコンがエッチング剤
バリヤであり、その後窒化シリコン除去動作を行う。そ
の両動作は普通に知られたものである。略図であるが、
従来のオーバーエッチング処理により、シリコン・エッ
チング剤は、又露出した表面領域34,36の薄いｐ井戸基
板13層を除去する。
第6D図の製造工程に達するために、第6C図の構造は拡
散又は好ましくは注入動作を受けてソース／ドレイン領
域37,38を形成し、分離動作により井戸コンタクト拡散3
9を形成する。37,39のような異なる不純物形の領域を形
成するために個々にマスク動作及びドーピング動作を行
う必要があるということは当業者が自から証明するであ
ろう。
散又は好ましくは注入動作を受けてソース／ドレイン領
域37,38を形成し、分離動作により井戸コンタクト拡散3
9を形成する。37,39のような異なる不純物形の領域を形
成するために個々にマスク動作及びドーピング動作を行
う必要があるということは当業者が自から証明するであ
ろう。
異なる不純物形のドープド・シリコン領域が相互接続
されるような電気シャントは選択的にデポジットされた
タングステン層42,43,44によって提供される。第6D図の
FET45は、今低抵抗バリード・タングステン・シャント
層42によって、ｐ井戸コンタクト拡散39に接続されたS/
D拡散37を有し、更に低抵抗タングステン層43によって
シャントされたポリシリコン・ゲート電極28と、シャン
ト・タングステン層44によってS/D拡散38へのコンタク
トを形成する相互接続ポリシリコン層32とを有する。タ
ングステン層44は拡散38とポリシリコン32との間のｐ−
ｎジャンクションを電気的にブリッジする。故に、拡散
38とポリシリコン層32との間の不純物形の違いはコンタ
クトの形成に重要ではない。上拡散は抵抗性コンタクト
を形成するために、この実施例では使用されないため、
ポリシリコン32の厚さも重要ではない。
されるような電気シャントは選択的にデポジットされた
タングステン層42,43,44によって提供される。第6D図の
FET45は、今低抵抗バリード・タングステン・シャント
層42によって、ｐ井戸コンタクト拡散39に接続されたS/
D拡散37を有し、更に低抵抗タングステン層43によって
シャントされたポリシリコン・ゲート電極28と、シャン
ト・タングステン層44によってS/D拡散38へのコンタク
トを形成する相互接続ポリシリコン層32とを有する。タ
ングステン層44は拡散38とポリシリコン32との間のｐ−
ｎジャンクションを電気的にブリッジする。故に、拡散
38とポリシリコン層32との間の不純物形の違いはコンタ
クトの形成に重要ではない。上拡散は抵抗性コンタクト
を形成するために、この実施例では使用されないため、
ポリシリコン32の厚さも重要ではない。
第6A図乃至第6D図の製造工程における実施例は、ポリ
シリコン・コンタクト／相互接続層32のパターニング
中、ゲート・ポリシリコン28をマスクするために、キャ
プ窒化物35を使用するが、ポリシリコン・ゲート28又は
パターン化されたポリシリコン・ゲートの上に酸化物を
デポジットされたLPCVDから成長することができる。そ
の場合、FETゲート電極を取囲む酸化物の異方性エッチ
ングは側壁酸化物隣接ゲート・ポリシリコン28を選択的
に保持するために、第6B図と第6C図との間に行われた窒
化物除去動作に取って代わるであろう。
シリコン・コンタクト／相互接続層32のパターニング
中、ゲート・ポリシリコン28をマスクするために、キャ
プ窒化物35を使用するが、ポリシリコン・ゲート28又は
パターン化されたポリシリコン・ゲートの上に酸化物を
デポジットされたLPCVDから成長することができる。そ
の場合、FETゲート電極を取囲む酸化物の異方性エッチ
ングは側壁酸化物隣接ゲート・ポリシリコン28を選択的
に保持するために、第6B図と第6C図との間に行われた窒
化物除去動作に取って代わるであろう。
この発明は、ドープされた表面領域の上にシリコン層
を形成した後、基板を加熱してシリコン基板のドープ領
域からドーパントを上方向に拡散するようにしたことに
より、従来の処理工程に僅かな処理を加えるだけで、簡
単に基板拡散領域に低抵抗性のオーム・コンタクトを自
己整合的に設けることができるようになった。また、接
続される半導体領域の不純物の型の如何にかかわらず、
簡単な方法でドープ領域上にコンタクトを形成すること
ができた。
を形成した後、基板を加熱してシリコン基板のドープ領
域からドーパントを上方向に拡散するようにしたことに
より、従来の処理工程に僅かな処理を加えるだけで、簡
単に基板拡散領域に低抵抗性のオーム・コンタクトを自
己整合的に設けることができるようになった。また、接
続される半導体領域の不純物の型の如何にかかわらず、
簡単な方法でドープ領域上にコンタクトを形成すること
ができた。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミラー，ゲイル ウイルバーン アメリカ合衆国 80525 コロラド フオ ート コリンズ，ベント トリー コート 1125 (72)発明者 ドルアリー，マイケル ジヨウゼフ アメリカ合衆国 80525 コロラド フオ ート コリンズ，ストーヴア 2400 (72)発明者 サリヴアン，ポール アンドリユー アメリカ合衆国 80525 コロラド フオ ート コリンズ，オークモント コート 1136 (56)参考文献 特開 昭56−60063（ＪＰ，Ａ) 特開 昭52−10673（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の導電タイプ（８、18）または第２の
導電タイプ（９、17）の不純物をドープした表面領域
（８、９、17、18）を有するシリコン基板（15）を設
け、 少なくとも、前記ドープされた領域（８、９、17、18）
に多結晶シリコン層またはアモルファス・シリコン層を
堆積し、 前記シリコン層（22）をパターン化することにより、前
記第１及び第２の導電タイプにドープされた隣接する第
１及び第２のドープ領域（８、17）の上にそれぞれ第１
のコンタクト領域（24A）を規定し、 前記第１及び第２の導電タイプの不純物がドープされて
おり絶縁領域（16）で分離されている第３及び第４のド
ープ表面領域（17、18）上にそれぞれ第２のコンタクト
領域（25A）を規定し、 前記絶縁領域（16）上に設けられた前記２つの第２のコ
ンタクト領域（25A）を相互接続する内部接続線層（2
5）を規定し、 加熱処理することにより、表面領域（８、９、17、18）
にそれぞれドープされた不純物ドーパンドを前記第１及
び第２のコンタクト領域（24A,25A）へ拡散させること
により、前記第１及び第２のコンタクト領域（24A,25
A）を導電性にし、 前記パターン化されたシリコン層上に高融点金属層（2
6）を選択的に堆積して、前記ドープ表面領域（８、
９、17、18）と高融点金属（26）間に低抵抗のオーミッ
ク・コンタクトを形成する、各工程からなる集積回路の
コンタクト及び内部接続線の形成方法。
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