DE3314879A1 - Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen - Google Patents

Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen

Info

Publication number
DE3314879A1
DE3314879A1 DE19833314879 DE3314879A DE3314879A1 DE 3314879 A1 DE3314879 A1 DE 3314879A1 DE 19833314879 DE19833314879 DE 19833314879 DE 3314879 A DE3314879 A DE 3314879A DE 3314879 A1 DE3314879 A1 DE 3314879A1
Authority
DE
Germany
Prior art keywords
layer
aluminum
contact hole
doped polysilicon
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19833314879
Other languages
English (en)
Inventor
Reiner Dipl.-Ing. 8000 München Sigusch
Dietrich Dr.-Ing. 8025 Unterhaching Widmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19833314879 priority Critical patent/DE3314879A1/de
Priority to US06/592,402 priority patent/US4562640A/en
Priority to JP59081680A priority patent/JPS59205717A/ja
Priority to EP84104577A priority patent/EP0123309B1/de
Priority to AT84104577T priority patent/ATE54227T1/de
Priority to DE8484104577T priority patent/DE3482611D1/de
Publication of DE3314879A1 publication Critical patent/DE3314879A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

■ - ψ-
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 83 P T 2 9 6 DE
Verfahren zum Herstellen von stabilen, niederohmigen Kontakten in integrierten Halbleiterschaltunqen.
Die Patentanmeldung betrifft ein Verfahren zum Herstellen von stabilen, niederohmigen Kontakten in integrierten Halbleiterschaltungen mit einem aus Silizium bestehenden Substrat, in dem und auf dem die die Schaltung bildenden Elemente erzeugt sind und mit einer aus Aluminium oder einer Aluminiumlegierung bestehenden äußeren Kontaktleiterbahnebene r welche unter Verwendung einer Metallsilizidzwischenschicht mit den diffundierten Siliziumbereichen der Schaltung verbunden ist.
In heutigen VLSI-Schaltungen, die durch minimale Strukturen um 2 μπι gekennzeichnet sind, werden die Kontakte zwischen den Aluminium-Leiterbahnen und den darunter befindlichen einkristallinen oder polykristallinen Siliziumbereichen im allgemeinen dadurch realisiert, daß in eine isolierende Schicht, zum Beispiel eine ca. 1 μΐη dicke SiOp-Schicht Kontaktlöcher geätzt werden. Dann wird das Leitbahnmuster, meist bestehend aus Aluminium mit geringfügigen Zusätzen von Silizium und Kupfer, ausgebildet, sodaß im Kontaktloch ein direkter Kontakt zwischen dem Metall und dem dotierten Silizium entsteht.
Mit fortschreitender Verkleinerung der lateralen Strukturabmessungen wird in der Regel auch die Eindringtiefe der zu kontaktierenden dotierten Siliziumbereiche geringer. Sie beträgt bei MOS-Schaltungen mit 1 μΐη-Strukturen ca. 0,2 μπι. Andererseits besteht die Tendenz, die Dicke der Isolationsschicht und damit die Tiefe der Kontaktlöcher
Edt 1 Plr/12.4.1983
"/■":· ; "■■!■-!"!. '\ 33Η879
- ί - VPA 83 P 1296 OE
nicht oder nur geringfügig zu verringern, um parasitäre Kapazitäten möglichst klein zu halten. Für MOS-Schaltungen mit Kontaktlochgrößen von 1 pjn Kann zum Beispiel eine Isolationsschichtdicke von 1 |im wünschenswert sein.
Bedingt durch diese Verhältnisse bei verkleinerten Schaltungen (kleine Eindringtiefe, kleine Kontaktlochfläche, tiefe Kontaktlöcher) ergeben sich bei Anwendung des aus dem Stand der Technik bekannten Aluminiumkontaktes eine Reihe von Problemen, die für das Beispiel einer n-Kanal-PlOS-Schaltung im folgenden aufgelistet sind:
1. Der Schichtwiderstand der diffundierten Bereiche steigt wegen der kleineren Eindringtiefe an und verschlechtert zum Beispiel die Steilheit der MOS-Transistoren.
2. Bei überschüssigem Silizium im Aluminium kann es zu Siliziumausscheidungen in den Kontaktlöchern kommen. Diese Ausscheidungen haben einen erhöhten Kontaktwiderstand zur Folge, wenn die Abmessungen der Kontaktlöcher so klein werden, daß sie in die Größenordnung der ausgeschiedenen Siliziumkristallite kommen oder wenn die Ausscheidungen epitaktisch im ganzen Kontaktloch aufwachsen (bei nachfolgenden Wärmebehandlungen).
3· Bei zu geringem Siliziumgehalt im Aluminium kommt es zu Aluminium-Silizium-Reaktionen im Kontaktloch. Reicht die Reaktionszone auch nur lokal bis zur Eindringtiefe des diffundierten Gebietes, so wird hier der pn-Übergang kurzgeschlossen. Bei kleinen Eindringtiefen verschärft sich dieses Problem.
4. Der elektrische Strom fließt im Kontaktloch nicht mit homogener Stromdichte vom Aluminium in den diffundierten Bereich. Vielmehr kommt es am Kontaktlochrand zu einer Stromzusammendrängungn, die bei kleinerer Eindringtiefe des diffundierten Bereiches größer wird.
" . - - - : ■-.;.. 33U879
- 3 - VPA 33 P ! 2 3 6 OE
Die lokal erhöhte Stromdichte kann zu einer Materialwanderung (Elektromigration) und starker lokaler Erwärmung im Kontaktlochbereich (Zuverlässigkeit) führen.
5. Bei Schaltungen mit Strukturen im Bereich von 1 μΐΐι
müssen die Aluminium-Leitbahnen mit anisotropen Ätzverfahren geätzt werden, um die ünterätzung unter die Lackmaske möglichst gering zu halten. Die heute bekannten anisotropen Ätzverfahren für Aluminium (Plasmaätzen, reaktives Ionenätzen, reaktives Ionenstrahlätzen) haben die Eigenschaft, daß auch Silizium geätzt wird, und zwar mit vergleichbarer Ätzrate, jedenfalls nicht einer um Größenordnungen kleineren Ätzrate. Dies hat zur Folge, daß an solchen Stellen, wo die Aluminiumschicht über Silizium geätzt wird (zum Beispiel im Kontaktlochbereich), nach dem vollständigen Abtrag des Aluminiums das darunterliegende Silizium ebenfalls geringfügig abgetragen wird. Bei geringer Eindringtiefe des diffundierten Bereichs kann dieser bis zum pn-übergang durchgeätzt werden, wodurch die elektrischen Sperreigenschaften des pn-Übergangs beeinträchtigt werden. Es ist in den Schaltungen zwar üblich, daß die Aluminium-Leitbahnen die Kontaktlöcher vollständig bedecken, so daß der geschilderte Fall des Durchätzens eines diffundierten Bereiches eigentlich nicht eintreten kann, aber ein einziger sonst unbedeutender Maskenfehler oder ein etwas zu großer Justierfehler beim Justieren der Aluminiummaske kann zu dem geschilderten Effekt und eventuell zum Ausfall der gesamten Schaltung führen.
6. Da die Kontaktlöcher verkleinerter Schaltungen sehr kleine laterale Abmessungen (zum Beispiel 1 μΐη χ 1 μΐη) bei relativ großer Tiefe (zum Beispiel 1 μπι) aufweisen können, kommt es im Kontaktloch bei der Metallbeschichtung infolge von Abschattungseffekten zu einer stark
- if - VPA 83 P 1 2 9 6 DE
verminderten Metallbelegung im Kontaktloch und an den steilen Kontaktlochflanken. Dieser Effekt vermindert die Zuverlässigkeit der Schaltungen. Das Problem i:-. L noch gravierender, wenn eine Mehrlagenmetallisierung vorgesehen ist, da dann unter Umständen jede der nachfolgenden Schichten (Metall- und Isolationsschicht) von dem Problem betroffen ist.
Die unter 1. und 3- geschilderten Probleme können durch eine Silizidschicht auf den diffundierten Gebieten behoben bzw. gemildert werden, wie beispielsweise aus einem Aufsatz von P. A. Gargini, I. Beinglass aus dem IEDM Digest, Seiten 54 bis 51 (Dezember 1981) zu entnehmen ist.
Um den unter den Punkten 2., 3., 4. und 6. geschilderten Problemen zu begegnen, wurde in einem Aufsatz von S. Vaidya im J. Appl. Phys. 39 (11), Seiten 900 bis 902 (Dezember 1981) vorgeschlagen, anstelle der Aluminium-(+ ca. 1 % Silizium)-Metallisierung eine Doppelschicht aus η -dotiertem Polysilizium und Aluminium zu verwenden.
Das unter Punkt 6. angeschnittene Problem der stark verminderten Metallbelegung im Kontaktloch kann auch durch Ausbildung schräger Kontaktlochflanken vermindert werden, wie beispielsweise in einem Aufsatz von R. A. Moline in IEEE Trans. Electron. Dev., ED-20, Seite 804 (1973) bekannt ist.
Die Erfindung dient zur Lösung der Aufgabe, alle diese
Probleme zu beheben und ein Verfahren anzugeben, mit
dessen Hilfe stabile, niederahmige Kontakte auch bei VLSI-Schaltungen herstellbar sind.
Die Erfindung betrifft ein Verfahren der eingangs genannten Art, welches durch folgende Merkmale gekennzeichnet ist:
- / - VPA 83 P 1 2 3 δ DE
a) die für die Kontaktierung vorgesehenen diffundierten Bereiche der Schaltung werden mit Kontaktlöchern gleicher, den minimalen Abmessungen der Schaltungselemente angepaßter Größe versehen,
b) gegebenenfalls werden bei größerflächigen diffundierten Bereichen mehrere solcher gleich großer Kontaktlöcher eingebracht,
c) die diffundierten Bereiche im Kontaktlochbereich werden mit einer Metallsilizidschicht oder mit einer Metall/Metallsilizid-Doppelschicht bedeckt und
d) als äußere Kontaktleiterbahnebene werden Doppelschichten aus n+-dotiertem Polysilizium und Aluminium verwendet .
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird anhand der in der Zeichnung befindlichen Figur der Schichtaufbau des Kontaktes in einem Kon taktloch im Schnittbild noch näher erläutert. Dabei ist mit dem Bezugszeichen 1 das den n+- bzw. p+-dotierten Be-.
reich 2 enthaltende Siliziumsubstrat und mit 3 die das Kontaktloch (siehe Pfeil 4) von der Größe 1 μια χ 1 μΐΐι ent haltende SiOp-Schicht bezeichnet. Auf den Kontaktlochbereich (4) des η bzw. ρ -dotierten Bereiches 2 wird nach bekannten Verfahren eine Silizidschicht, zum Beispiel eine Platinsilizidschicht 5 in einer Schichtdicke von 50 bis 100 nm niedergeschlagen und darauf mittels einer Miederdruckgasphasenabscheidung η dotiertes Polysilizium 6 aufgebracht. Wichtig ist, daß das Kontaktloch 4 fast voll ständig mit Polysilizium 6 gefüllt ist, so daß eine fast ebene Oberfläche entsteht. Die Dicke der Polysiliziuntschicht 6a wird über der SiO-^-Schicht 3 auf etwa die halbe Kontaktlochkantenlänge eingestellt, das sind im Aus-
\. V: . - 33H879
- Q- ■
-Β - VPA 33 P 1 2 3 6 OE
führungsbeispiel etwa 0,4 bis 0,5 μπι. Abschließend wird eine Aluminium-Schicht 7 in einer Schichtdicke von ca. μιΐι aufgedampft. Nach Aufbringen einer Fotolackmaske wird das Leiterbahnmuster durch Ätzen der Doppelschicht (1 μπι Al, 0,4 bis 0,5 μπι Polysilizium) definiert.
Die eingangs aufgeführten Probleme 1 bis β werden durch die Erfindung wie folgt behoben:
Problem 1 : Durch die Metallsilizidschicht 5.
Problem 2: Durch die Polysiliziumschicht 6 unter der Aluminiumschicht 7-
Problem 3: Durch die Metallsilizidschicht 5 und durch die
Polysiliziumschicht 6 unter der Aluminiumschicht 7.
Problem 4: Oberhalb und unterhalb der Polysiliziuraschicht 6 befinden sich im Kontaktlochbereich (4) Schichten, die eine wesentlich höhere Leitfähigkeit haben als das n+-dotierte Polysiliziuffl 6. Aus energetischen Gründen ergibt sich in diesem Fall eine nahezu homogene Stromdichte-Verteilung im Kontaktloch 4. Für das ob'en angenommene Beispiel eines 1 μπι tiefen Kontaktlochs mit 1 μΐη Fläche beträgt der Widerstand für den vertikalen Stromfluß im Kontaktloch ca. 10 0hm bei einem angenommenen spezifischen Widerstand des Polysiliziums von
10 Ohm cm.
Problem 5: Bei der Ätzung der Polysilizium-Aluminium-Doppelschicht 6, 7 ist auch bei einer nicht vollständigen Bedeckung des Kontaktlochs 4
durch die Ätzmaske nicht mit einem Durchätzen bis zur Silizidschicht 5 zu rechnen, weil das
-pf- VPA 83 P 1 2 9 5 DE
Polysilizium 6 im Kontaktloch 4 wesentlich dicker ist als die durchzuätzende Polysiliziunischicht 6a. Bei einem lokalen Maskenfehler oder einer größeren Masken-Fehl justierung sind keine katastrophalen Folgen zu erwarten,
selbst wenn diese Fehler nahezu die Größe der Kontaktlochabmessung aufweisen. Lediglich der Kontaktlochwiderstand wird etwas höher.
Problem 6: Dieses Problem wird behoben durch die nahezu
planare Oberfläche im Kontaktlochbereich 4.
Das erfindungsgemäße Verfahren ist nicht nur für n-Kanal-MOS-Schaltungen, die hier meist beispielhaft erwähnt wurden, sondern im Prinzip auch für CMOS- und Bipolarschaltungen geeignet, bei denen sowohl n- als auch p-dotierte Gebiete kontaktiert werden müssen.
Besteht die Isolationsschicht (im Ausführungsbeispiel SiO-) aus einem Material, das eine geringere Temperaturstabilität aufweist, zum Beispiel aus Polyamid, das eine maximale Temperatur von ca. 400°C verträgt, so ist das Verfahren auch anwendbar, wenn sowohl die Polysiliziumbeschichtung (6) als auch die Aktivierung des Dotierstoffes im Polysilizium (Phosphor oder Arsen) bei Temperaturen unter 400°C erfolgen, bzw. die Isolationsschicht nicht beeinträchtigen. Zum Beispiel kann dies durch eine Plasmaabscheidung des Polysiliziums und eine Laserstrahl- oder Elektronenstrahl-Aktivierung des Dotierstoffes realisiert werden.
Das Verfahren ist auch anwendbar für Kontaktlöcher bei einer Mehrlagenmetallisierung, bei der Kontakte zwischen Aluminiumleitbahnen aus einer ersten und einer zweiten Metallisierungsebene realisiert werden müssen.
In einer weiteren Ausführungsform der Erfindung ist vorge-
,: ..'":■-..■ ν ■ ■. : 33U879
- 44-
-έ- VPA 83 P ' 2 9 5 OE
sehen, das bekannte Verfahren zur Einebnung von Schichten wie in einem Aufsatz von Adams und Capio im J. Electrochem. Soc. 128, No. 2 (1981) auf den Seiten 423 bis beschrieben, auf die Polysiliziumschicht (6) anzuwenden (vor der Aluminiumbeschichtung (7)). Das Polysilizium wird bei diesem Vorgehen ganzflächig in einer Dicke abgetragen, die etwas größer ist als die auf ebenen Teilen der Oberfläche abgeschiedene Polysiliziumschicht. Nach dem Schichtabtrag verbleibt dann das Polysilizium (6) nur in den Kontaktlöchern (4), die fast vollständig mit Polysilizium gefüllt sind. Dadurch liegt auf den SiCL-Bereichen keine Doppelschicht mehr vor, was für spezielle Ätzprobleme von Bedeutung ist.
10 Patentansprüche 1 Figur
- Leerseite -

Claims (10)

  1. ' ■ :- :·-: 33U879
    - VPA 83 P 1 2 9 6 DE
    Patentansprüche
    1, Verfahren zum Herstellen von stabilen, niederohroigen Kontakten in integrierten Halbleiterschaltungen mit einem aus Silizium bestehenden Substrat (1), in dem und auf dem die die Schaltung bildenden Elemente (2) erzeugt sind und mit einer aus Aluminium oder aus einer Aluminium-Legierung bestehenden äußeren Kontaktleiterbahnebene (7), welche unter Verwendung einer Metallsilizidzwischenschicht (5) mit den diffundierten Siliziumbereichen (2) der Schaltung verbunden ist, dadurch gekennzeichnet, daß
    a) die für die Kontaktierung vorgesehenen diffundierten Bereiche (2) der Schaltung mit Kontaktlöchern (4) gleicher, den minimalen Abmessungen der Schaltungselemente angepaßter Größe versehen werden,
    b) gegebenenfalls bei größerflächigen diffundierten Bereichen (2) mehrere solcher gleichgroßer Kontaktlöcher (4) eingebracht werden,
    c) die diffundierten Bereiche (2) im Kontaktlochbereich (4) mit einer Metallsilizidschicht (5) oder mit einer Metall/Metallsilizid-Doppelschicht (5) bedeckt werden und
    d) als äußere Kontaktleiterbahnebene Doppelschichten aus η -dotierten Pi
    wendet werden.
    η -dotierten Polysilizium (6) und Aluminium (7) ver-
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß die Dicke der η -dotierten Polysiliziumschicht (6a) über dem Kontaktloch (4) so eingestellt wird, daß sie etwa der halben Kontaktlochkantenlänge entspricht.
    \'::-':-l i- ν ■':":. "': 33U879
    '"*."" _ vT-^vpa 33 P 129 5 DE
  3. 3. Verfahren nach Anspruch 1 und/oder 2, dadurch gekennzeichnet , daß als Metallsilizid (5) Platin-Silizid verwendet wird.
  4. 4. Verfahren nach Anspruch 1 bis 3, dadurch g e kennzeichnet, daß zwischen der Metallsilizidschicht (5) und dem η -dotierten Polysilizium (6) eine
    aus Chrom-Chromoxid (CrCr 0 )-bestehende Barriereschicht \ χ y
    in einer Schichtdicke im Bereich von 150 nm erzeugt wird.
  5. 5· Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Aluminiumschicht (7) einen Anteil von 1 bis 2 % Silizium enthält.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet , daß der Aluminiumschicht (7) bis zu 6 % Kupfer zugesetzt werden.
  7. 7· Verfahren nach Anspruch 1 bis 6, dadurch g e kennzeichnet, daß die Abscheidung des n+-dotierten Polysiliziums (6) so geführt wird, daß die Abscheiderate auf horizontalen und vertikalen Teilen des Substrats (1, 2, 3, 5) gleich hoch ist.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet , daß das n+-dotierte Polysilizium (6) durch eine Niederdruck-Gasphasenabscheidung, durch eine plasma-induzierte Gasphasenabscheidung oder durch eine fotochemisch-induzierte Gasphasenabscheidung niedergeschlagen wird.
  9. 9. Verfahren nach Anspruch 1 bis 8, dadurch gekennzeichnet , daß vor der Abscheidung der Aluminiumschicht (7) die η -dotierte Polysiliziumschicht (6) ganzflächig so weit abgetragen wird, daß nur das Kontaktloch (4) mit Polysilizium (6) gefüllt bleibt.
    33U879
    -3- - vi - VPA 83 P t 2 9 6 DE
  10. 10. Verwendung des Verfahrens nach Anspruch 1 bis 9 zur Herstellung von MOS- und Bipolar-Schaltungen in VLSI-Technologie. 5
DE19833314879 1983-04-25 1983-04-25 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen Withdrawn DE3314879A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE19833314879 DE3314879A1 (de) 1983-04-25 1983-04-25 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
US06/592,402 US4562640A (en) 1983-04-25 1984-03-22 Method of manufacturing stable, low resistance contacts in integrated semiconductor circuits
JP59081680A JPS59205717A (ja) 1983-04-25 1984-04-23 半導体集積回路の低抵抗接触生成方法
EP84104577A EP0123309B1 (de) 1983-04-25 1984-04-24 Verfahren zum Herstellen von stabilen, niederohmigen Kontakten in integrierten Halbleiterschaltungen
AT84104577T ATE54227T1 (de) 1983-04-25 1984-04-24 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen.
DE8484104577T DE3482611D1 (de) 1983-04-25 1984-04-24 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19833314879 DE3314879A1 (de) 1983-04-25 1983-04-25 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen

Publications (1)

Publication Number Publication Date
DE3314879A1 true DE3314879A1 (de) 1984-10-25

Family

ID=6197276

Family Applications (2)

Application Number Title Priority Date Filing Date
DE19833314879 Withdrawn DE3314879A1 (de) 1983-04-25 1983-04-25 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
DE8484104577T Expired - Fee Related DE3482611D1 (de) 1983-04-25 1984-04-24 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen.

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE8484104577T Expired - Fee Related DE3482611D1 (de) 1983-04-25 1984-04-24 Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen.

Country Status (5)

Country Link
US (1) US4562640A (de)
EP (1) EP0123309B1 (de)
JP (1) JPS59205717A (de)
AT (1) ATE54227T1 (de)
DE (2) DE3314879A1 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4568565A (en) * 1984-05-14 1986-02-04 Allied Corporation Light induced chemical vapor deposition of conductive titanium silicide films
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4714686A (en) * 1985-07-31 1987-12-22 Advanced Micro Devices, Inc. Method of forming contact plugs for planarized integrated circuits
US4630357A (en) * 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
US4808552A (en) * 1985-09-11 1989-02-28 Texas Instruments Incorporated Process for making vertically-oriented interconnections for VLSI devices
US4818723A (en) * 1985-11-27 1989-04-04 Advanced Micro Devices, Inc. Silicide contact plug formation technique
US4920070A (en) * 1987-02-19 1990-04-24 Fujitsu Limited Method for forming wirings for a semiconductor device by filling very narrow via holes
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
CA1306072C (en) * 1987-03-30 1992-08-04 John E. Cronin Refractory metal - titanium nitride conductive structures and processes for forming the same
FR2624304B1 (fr) * 1987-12-04 1990-05-04 Philips Nv Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium
US5084418A (en) * 1988-12-27 1992-01-28 Texas Instruments Incorporated Method of making an array device with buried interconnects
US5059554A (en) * 1989-06-23 1991-10-22 Sgs-Thomson Microelectronics, Inc. Method for forming polycrystalline silicon contacts
US5151387A (en) * 1990-04-30 1992-09-29 Sgs-Thomson Microelectronics, Inc. Polycrystalline silicon contact structure
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法
US5164333A (en) * 1990-06-19 1992-11-17 Siemens Aktiengesellschaft Method for manufacturing a multi-layer gate electrode for a mos transistor
US5180688A (en) * 1990-07-31 1993-01-19 Sgs-Thomson Microelectronics, Inc. Method of forming tunneling diffusion barrier for local interconnect and polysilicon high impedance device
US5213999A (en) * 1990-09-04 1993-05-25 Delco Electronics Corporation Method of metal filled trench buried contacts
JPH04309248A (ja) * 1991-04-08 1992-10-30 Nec Corp 半導体装置
JP3443219B2 (ja) * 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP3523405B2 (ja) * 1996-01-26 2004-04-26 株式会社日立製作所 荷電ビーム処理によるパターン形成方法及び荷電ビーム処理装置
KR19980032827A (ko) * 1996-10-08 1998-07-25 윌리엄비.켐플러 트랜지스터 상호접속 구조 및 그 방법
KR100379136B1 (ko) * 1998-10-02 2003-04-08 인터내셔널 비지네스 머신즈 코포레이션 반도체 소자 형성 방법과 반도체 소자
US6429101B1 (en) 1999-01-29 2002-08-06 International Business Machines Corporation Method of forming thermally stable polycrystal to single crystal electrical contact structure
JP2002033361A (ja) * 2000-07-17 2002-01-31 Mitsumi Electric Co Ltd 半導体ウェハ
US6395632B1 (en) * 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2823855A1 (de) * 1978-05-31 1979-12-06 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
EP0054129A2 (de) * 1980-12-17 1982-06-23 International Business Machines Corporation Verfahren zur Herstellung einer linienförmigen Leitung in einem integrierten Halbleiterspeicher und integrierter Halbleiterspeicher mit Zellen, die einen Kondensator und einen Feldeffekttransistor aufweisen
EP0055161A1 (de) * 1980-12-09 1982-06-30 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Mehrschichtige Metallsilizid-Verbindungsleiter für integrierte Schaltungen
DE3218974A1 (de) * 1981-05-20 1982-12-16 Mitsubishi Electric Corp Leiterverbindungsschicht fuer halbleitervorrichtungen und verfahren zu ihrer herstellung
DE3132809A1 (de) * 1981-08-19 1983-03-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3839515A (en) * 1972-04-26 1974-10-01 Koppers Co Inc Shaped articles of isotropic carbon and a method for making the same
JPS519574A (en) * 1974-07-12 1976-01-26 Fujitsu Ltd Handotaisochino seizohoho
US4187599A (en) * 1975-04-14 1980-02-12 Motorola, Inc. Semiconductor device having a tin metallization system and package containing same
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
JPS5443353A (en) * 1977-09-12 1979-04-05 Mitsubishi Electric Corp Refrigerating apparatus
JPS5846052B2 (ja) * 1977-10-20 1983-10-14 工業技術院長 半導体装置の製造方法
US4206472A (en) * 1977-12-27 1980-06-03 International Business Machines Corporation Thin film structures and method for fabricating same
US4233337A (en) * 1978-05-01 1980-11-11 International Business Machines Corporation Method for forming semiconductor contacts
US4214256A (en) * 1978-09-08 1980-07-22 International Business Machines Corporation Tantalum semiconductor contacts and method for fabricating same
FR2476913B1 (fr) * 1980-02-25 1985-09-13 Nippon Electric Co Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit
JPS5720463A (en) * 1980-07-14 1982-02-02 Toshiba Corp Semiconductor memory device
US4392150A (en) * 1980-10-27 1983-07-05 National Semiconductor Corporation MOS Integrated circuit having refractory metal or metal silicide interconnect layer
JPS5780720A (en) * 1980-11-06 1982-05-20 Fujitsu Ltd Manufacture of semiconductor device
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS5815250A (ja) * 1981-07-21 1983-01-28 Fujitsu Ltd 半導体装置の製造方法
US4378628A (en) * 1981-08-27 1983-04-05 Bell Telephone Laboratories, Incorporated Cobalt silicide metallization for semiconductor integrated circuits
JPS59154040A (ja) * 1983-02-22 1984-09-03 Toshiba Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2823855A1 (de) * 1978-05-31 1979-12-06 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
EP0055161A1 (de) * 1980-12-09 1982-06-30 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Mehrschichtige Metallsilizid-Verbindungsleiter für integrierte Schaltungen
EP0054129A2 (de) * 1980-12-17 1982-06-23 International Business Machines Corporation Verfahren zur Herstellung einer linienförmigen Leitung in einem integrierten Halbleiterspeicher und integrierter Halbleiterspeicher mit Zellen, die einen Kondensator und einen Feldeffekttransistor aufweisen
DE3218974A1 (de) * 1981-05-20 1982-12-16 Mitsubishi Electric Corp Leiterverbindungsschicht fuer halbleitervorrichtungen und verfahren zu ihrer herstellung
DE3132809A1 (de) * 1981-08-19 1983-03-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
US-Z: Electronics, H.14, 25. August 1982, S.116-119 *
US-Z: J. Appl. Phys., Bd.53, H.12, Dezember 1982, S.8856-8852 *
US-Z: Solid-State Technology, März 1983, S.131-138 *

Also Published As

Publication number Publication date
JPS59205717A (ja) 1984-11-21
US4562640A (en) 1986-01-07
DE3482611D1 (de) 1990-08-02
ATE54227T1 (de) 1990-07-15
EP0123309A3 (en) 1987-09-30
EP0123309A2 (de) 1984-10-31
EP0123309B1 (de) 1990-06-27

Similar Documents

Publication Publication Date Title
DE3314879A1 (de) Verfahren zum herstellen von stabilen, niederohmigen kontakten in integrierten halbleiterschaltungen
DE69215926T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung, wobei ein selbstregistrierendes Kobalt- oder Nickelsilizid gebildet wird
EP0022474B1 (de) Verfahren zum Herstellen von niederohmigen, diffundierten Bereichen bei der Silizium-Gate-Technologie
DE2951734C2 (de)
DE2817430C2 (de) Verfahren zum Herstellen von Feldeffekt-Transistoren mit isolierter Gate- Elektrode
DE69427959T2 (de) Integrierte Schaltung mit verbesserter Kontaktbarriere
DE4010618C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE3211761A1 (de) Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
DE3541587A1 (de) Verfahren zur herstellung eines duennen halbleiterfilms
DE4037699A1 (de) Halbleiteranordnung mit salicide-struktur sowie verfahren und heizvorrichtung zu ihrer herstellung
DE2612667A1 (de) Verfahren zur herstellung dielektrisch isolierter halbleiterbereiche
DE2923737A1 (de) Passivierung eines integrierten schaltkreises
DE3230077A1 (de) Integrierte bipolar- und mos-transistoren enthaltende halbleiterschaltung auf einem chip und verfahren zu ihrer herstellung
DE4420052C2 (de) Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen
DE2546314A1 (de) Feldeffekt-transistorstruktur und verfahren zur herstellung
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
EP0002703A1 (de) Verfahren zum Herstellen von dünnen metallisch leitenden Streifen auf Halbleitersubstraten und damit hergestellte metallisch leitende Streifen
DE3109074C2 (de)
DE3625860A1 (de) Halbleitervorrichtung mit einem kontakt und vorrichtung zur herstellung derselben
DE2132034A1 (de) Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern
EP0129045A1 (de) Verfahren zum Herstellen eines integrierten Isolierschicht-Feldeffekttransistors mit zur Gateelektrode selbstausgerichteten Kontakten
DE4244115A1 (en) Semiconductor device - comprises silicon@ layer, and foreign atom layer contg. boron ions
DE19853684A1 (de) Verfahren zur Herstellung eines Lastwiderstands
DE3888511T2 (de) Verfahren zum Herstellen von elektrischen Kontakten in integrierten Schaltungen.
DE69132505T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einem Bipolartransistor

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8139 Disposal/non-payment of the annual fee