DE3109074C2 - - Google Patents

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Description

Die Erfindung betrifft eine Halbleitervorrichtung nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zu deren Herstellung nach dem Oberbegriff des Patent­ anspruches 4.
Die Integrationstechnik ist so weit fortgeschritten, daß ein großintegrierter MOS-Schaltkreis (MOS-LSI-Schaltkreis) mit einem außerordentlich kleinen Halbleiterelement, das eine klein­ ste Abmessung von 2 µm besitzt, entwickelt werden konnte. Insbesondere wurde auch bereits ein MOS-LSI-Speicher mit einer Speicherkapazität von 16 Kilobit (16 k-bit) und 64 Kilo­ bit (64 k-bit) entwickelt und praktisch eingesetzt. Im Hin­ blick auf hohe Integrationsdichte und niedrigen Stromver­ brauch wird derzeit eine Speicherzelle als Anreicherungs­ transistor-Widerstands-Struktur (E/R-Typ), bei welcher hochohmige Elemente als Lastelement verwendet werden, an­ stelle der Sechstransistorstruktur ausgebildet, bei welcher eine Speicherzelle durch sechs MOS-Transistoren gebildet wird. Fig. 1 zeigt ein Schaltbild einer Speicherzelle die­ ses E/R-Typs. Die Speicherzelle umfaßt Anreicherungs-MOS- Treibertransistoren 2 und 4 mit an Masse liegenden Source- Elektroden, Lastwiderstände 6 und 8, die zwischen eine Stromversorgungsklemme V D und die Drain-Elektroden der Tran­ sistoren 2 bzw. 4 geschaltet sind, einen Anreicherungs- MOS-Übertragungstransistor 10, bei dem das eine Ende seiner Stromstrecke mit der Drain-Elektrode des MOS-Transistors 2 und der Gate-Elektrode des MOS-Transistors 4 verbunden ist, sowie einen Anreicherungs-MOS-Übertragungstransistor 12, bei dem das eine Ende seiner Stromstrecke mit der Gate- Elektrode des MOS-Transistors 2 und der Drain-Elektrode des MOS-Transistors 4 verbunden ist. Die anderen Enden der Stromstrecken der MOS-Transistoren 10 und 12 sind mit Bitleitungen BL 1 und BL 2 verbunden, während ihre Gate-Elek­ troden gemeinsam an eine Wortleitung WL angeschlossen sind.
Die üblicherweise bei der E/R-Typ-Speicherzelle verwen­ deten Lastwiderstände 6 und 8 werden aus polykristallinem Silizium geformt, so daß sie große Widerstandswerte im Be­ reich von 1-100 m Ω besitzen. Bei der Ausbildung der Wi­ derstandselemente aus polykristallinen Siliziumzonen ergeben sich gewisse Probleme dahingehend, daß ihr Widerstandswert in Ab­ hängigkeit von den kristallographischen Eigenschaften des polykristallinen Siliziums, wie Radius der Kristallteilchen und den Unterschieden in den Wachstumsbedingungen variiert und daß die Ausbildung eines ohmschen Kontakts zwischen den polykristallinen Siliziumzonen großen Widerstandswerts und leitfähigen Zonen schwierig ist. Ein ohmscher Kontakt kann dadurch hergestellt werden, daß die Fremdatomkonzentration in einem Bereich neben den Kontaktzonen groß gewählt wird. Die Fremdatome aus einem hochdotierten Bereich diffundieren jedoch abnormal, z. B. längs der Grenzflächen der Kristallteilchen, in einen niedrig- dotierten Bereich, wodurch der Widerstandswert der hoch­ ohmigen Zone herabgesetzt wird.
Im folgenden sei eine andere Speicherzelle des 4-Transistor- 2-Dioden-Typs betrachtet, bei welcher gemäß Fig. 2 zwei Dioden 14 und 16 anstelle der Lastwiderstände 6 und 8 als Lastelemente verwendet werden. Für die Einstellung der Sperr­ widerstandsgröße der Dioden 14 und 16 auf ein Mehrfaches von 10 M Ω oder mehr ist es erforderlich, die Sperrstromdichte dieser Dioden auf ein Vielfaches von 1 nA/µm einzustellen. Bei Verwendung des üblichen Siliziumsubstrats ist es jedoch schwierig, diese Eigenschaft mit solchen Dioden zu er­ zielen. Außerdem benötigen auf einem Siliziumsubstrat ausge­ bildete Dioden eine größere Oberfläche als aus polykristal­ linem Silizium hergestellte Lastwiderstände.
Aus der DE-OS 26 43 931 ist eine Halbleitervorrichtung der eingangs genannten Art mit einem isolierenden Substrat, einer darauf ausgebildeten Siliziumschicht, einer Isolier­ schicht, die auf dem Substrat ausgeführt ist und teilweise die Siliziumschicht umgibt, einer ersten, zweiten und drit­ ten Halbleiterzone eines ersten Leitungstyps, welche sich jeweils von der Oberfläche der Siliziumschicht bis zum iso­ lierenden Substrat erstrecken, einer vierten Halbleiter­ zone eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, welche zwischen der ersten und der zweiten Halbleiterzone ausgebildet ist, einer fünften Halbleiter­ zone vom zweiten Leitungstyp, welche auf dem Substrat aus­ gebildet ist, einer Gate-Isolierschicht, welche auf der vierten Halbleiterzone ausgebildet ist, einer Gate-Elek­ trodenschicht, welche auf der Gate-Isolierschicht ausge­ bildet ist, und einer leitenden Schicht, welche isoliert durch eine Isolierzone über der fünften Halbleiterzone aus­ gebildet ist, bekannt. Bei dieser Halbleitervorrichtung hat die Isolierschicht eine gleichmäßige, konstante Dicke, und zahlreiche Substrate sind, voneinander durch Gräben getrennt, auf einem gemeinsamen, isolierenden Träger durch Epitaxie aufgetragen.
Weiterhin ist aus "Reihe Informatik/25", Halbleiterspeicher, Walter Motsch, Bibliographisches Institut AG, Zürich 1978, Seiten 74 und 75, ein CMOS-Transistorpaar bekannt, bei dem auf einem Halbleitersubstrat Isolierschichten unterschied­ licher Dicke ausgeführt sind, wobei Gate-Isolierschichten jeweils eine geringere Dicke als übrige Isolierschichten besitzen.
Schließlich beschreibt die US-PS 40 73 055 eine Halbleiter­ vorrichtung in SOS-Technik, bei der auf einem isolierenden Substrat verschiedene Halbleiterzonen voneinander durch Isolierschichten getrennt sind.
Es ist Aufgabe der vorliegenden Erfindung, eine einfach ausgebaute Halbleitervorrichtung zu schaffen, bei der im Bereich eines Sperrschichtelementes ein Verdrahtungsele­ ment angeordnet ist, ohne daß dadurch die Beeinflussung von Diodenelementen erfolgt.
Diese Aufgabe wird bei einer Halbleitervorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 5.
Das pn-Sperrschichtelement dieser Halbleitervorrichtung enthält bei der Isolierzone ausgebildete p- und n-Typ- Zonen, die somit von schlechter Kristallinität sein können, so daß der Sperrstrom groß eingestellt werden kann. Außerdem ist die Isolierzone im Oberflächenbereich der p-Typ- und n-Typ-Zonen, welche das pn-Sperrschichtelement bilden, dick ausgebildet, so daß auf der Isolierzone die leitende Schicht als Verdrahtungs- bzw. Anschlußschicht vorgesehen und damit die Integrationsdichte der Elemente verbessert werden kann.
Im folgenden sind bevorzugte Ausführungsformen der Erfin­ dung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen
Fig. 1 und 2 Schaltbilder bisheriger Speicherzellen,
Fig. 3A bis 3F in stark vergrößertem Maßstab gehaltene Teil­ schnittansichten zur Verdeutlichung der Verfahrens­ schritte bei der Herstellung einer Halbleitervorrich­ tung gemäß der Erfindung mit einem pn-Sperrschicht­ element, das bei einer Speicherzelle gemäß Fig. 2 verwendet werden kann,
Fig. 4 eine graphische Darstellung der elektrischen Eigen­ schaften des pn-Sperrschichtelements gemäß Fig. 3F,
Fig. 5 eine Abwandlung des Halbleiteraufbaus gemäß Fig. 3B und
Fig. 6 und 7 Abwandlungen des Halbleiteraufbaus gemäß Fig. 3E.
Die Fig. 1 und 2 sind eingangs bereits erläutert worden.
Die Fig. 3A bis 3F veranschaulichen die Verfahrensschrit­ te zur Herstellung einer Halbleitervorrichtung mit einem pn- Sperrschichtelement, das wirkungsvoll als Diode 14 oder 16 bei der Speicherzelle gemäß Fig. 2 eingesetzt werden kann. Gemäß Fig. 3A wird auf die Oberfläche eines isolie­ renden bzw. Saphir-Substrats 22 Silizium aufgetragen, um eine p-Typ-Siliziumschicht 20 mit einer Dicke von etwa 0,8 µm zu bilden. Auf der Oberfläche der Siliziumschicht 20 wird eine Siliziumdioxid- bzw. SiO2-Schicht 25 mit einer Dicke von etwa 0,1 µm (1000 Å) ausgebildet, und auf dieser Schicht wird weiterhin eine Siliziumnitrid- bzw. Si3N4-Schicht 26 mit einer Dicke von 0,1 µm (1000 Å) vorgesehen. Die beiden Schichten 24 und 26 werden hierauf selektiv so abgetragen, daß eine vorbestimmte Elementzone zurückbleibt.
Gemäß Fig. 3B wird die Siliziumschicht 20, außer unter der genannten Elementzone, bis zu einer Tiefe von etwa 0,4 µm (4000 Å) bzw. auf die Hälfte der ursprünglichen Dicke weggeätzt.
Gemäß Fig. 3C werden sodann die SiO2- und die Si3N4-Schicht 24 bzw. 26 unter Ausbildung eines die beiden Schichten 24 und 26 in zwei Abschnitte unterteilenden Spalts 28 selektiv weggeätzt. Anschließend werden p-Typ-Fremdatome, wie Bor, über den Spalt bzw. die Öffnung 28 nach einem Ionenimplanta­ tionsverfahren bei einer Implantationspannung von 50 keV in einer Konzentration von 5 × 1011 Atome/cm2 in die Sili­ ziumschicht 20 injiziert. Die auf diese Weise freigeleg­ te Oberfläche des Halbleitersubstrats wird gemäß Fig. 3D zur Ausbildung von Oxidschichten 30, 32 und 34 einer Naß­ oxidation bei einer Temperatur von 1000°C unterworfen.
Diese Oxidation wird fortgesetzt, bis die Oxidschichten 30 und 32 das Saphir-Substrat 22 erreichen. Die p-Sili­ ziumschicht 20 in der Elementzone ist daher durch diese SiO2-Schichten 30 und 32 von den anderen Bereichen oder Zonen getrennt. Die SiO2-Schicht 34 wird so geformt, daß der Abstand zwischen ihrer Unterseite und der Oberseite des isolierenden Substrats 22 etwa 0,4 µm (4000 Å) beträgt. Die beim vorhergehenden Verfahrensschritt in die Siliziumschicht 20 injizierten Bor-Fremdatome werden beim Oxidationsvorgang geglüht, um unter der Oxidschicht 34 eine p-Zo­ ne 35 zu bilden, die zusammen mit der SiO2-Schicht 34 die Siliziumschicht 20 in zwei Bereiche bzw. Zonen 20-1 und 20-2 unterteilt. Nach der Oxidationsbehandlung werden die SiO2- und Si3N4-Schichten 24 und 26 weggeätzt.
Unter Anwendung des üblichen Silizium-Gate-MOS-Verfahrens wird eine Gate-Zone 36 aus der SiO2-Schicht von 0,1 µm (1000 Å) Dic­ ke und eine auf dieser SiO2-Schicht geformten polykri­ stallinen Siliziumschicht auf einem Teil der Oberfläche der Siliziumschicht 20-1 ausgebildet, während eine Verdrah­ tungs- bzw. Anschlußschicht 38 aus polykristallinem Silizium auf der SiO2-Schicht 34 vorgesehen wird. Hierauf wird auf der Oberfläche dieses Halbleiteraufbaus eine nicht darge­ stellte Schicht aus Phosphorsilikatglas (PSG) vorgesehen, wobei der in der Glasschicht enthaltene Phosphor bei einer Temperatur von etwa 1000°C in die p-Typ-Siliziumschicht 20 ein­ diffundiert wird. Die PSG-Schicht wird anschließend weg­ geätzt. Infolgedessen entstehen in der Siliziumschicht 20-1 n⁺-Typ-Zonen 40 und 42, die als Source- bzw. Drain- Elektrode eines MOS-Transistors dienen, und die Silizium­ schicht 20-2 wird in eine n⁺-Zone 44 umgewandelt, die zu­ sammen mit der p-Zone 35 ein pn-Sperrschichtelement bildet.
Wenn der Halbleiteraufbau gemäß Fig. 3E auf vorstehend be­ schriebene Weise ausgebildet wird, werden die SiO2- Schicht 46 und die Phophorsilikatglasschicht 48 auf die in Fig. 3F gezeigte Weise durch chemisches Aufdampfen nach­ einander auf die SiO2-Schichten 30, 32, 34 sowie die Gate- Zone 36 aufgebracht. Anschließend werden die SiO2-Schicht 46 und die PSG-Schicht 48 selektiv weggeätzt, um die Ober­ flächen der n⁺-Zonen 40, 42 und 44 teilweise freizulegen. Auf die freigelegten Bereiche der n⁺-Zonen 40, 42 und 44 sowie der PSG-Schicht 48 wird danach Aluminium aufgedampft, und die so ausgebildete Aluminiumschicht wird daraufhin selektiv weggeätzt, um Elektrodenmuster 50, 52 und 54 für die n⁺-Zonen 40, 42 bzw. 44 auszubilden.
Wie beispielsweise aus Fig. 3F hervorgeht, wird das pn- Sperrschichtelement, das als Diode 14 oder 16 bei der Speicherzelle gemäß Fig. 2 benutzt werden kann, durch die p-Zone 35 und die n⁺-Zone 44 gebildet. Dieses pn-Sperr­ schichtelement besitzt dabei z. B. eine Breite von 5 µm und eine Dicke von 0,4 µm (4000 Å). Fig. 4 veranschaulicht die Spannungs- und Stromkennlinien des auf die beschriebene Weise herge­ stellten pn-Sperrschichtelements.
Wie aus den Kennlinien von Fig. 4 hervorgeht, fließt ein Sperrstrom IR von 5 × 10-9 A über die Diode, wenn an dieser eine Sperrspannung VR von 5 V anliegt. Eine Diode mit die­ ser IR-VR-Charakteristik kann effektiv als Diode 14 oder 16 bei der Speicherzelle gemäß Fig. 2 verwendet werden. Bei dieser Diode steigt der Vorwärts- bzw. Durchlaßstrom IF in Abhängigkeit von einer Durchlaßspannung VF von mehr als 0,5 V exponentiell an, so daß diese Dicke die üblichen Dioden-Durchlaß- bzw. -Durchschalteigenschaften zeigt. Im Fall des auf dem isolierenden Substrat, beispielsweise von dem Silizium-auf-Saphir- bzw. SOS-Typ, ausgebildeten pn- Sperrschichtelements kann eine Diode mit einem derart gro­ ßen Sperrstrom erhalten werden, weil die Erzeugungs- und Rekombinationsströme groß sind.
Wie aus den Fig. 3E und 3F hervorgeht, kann die SiO2- Schicht 34 auf der p-Typ-Schicht 35 mit solcher Dicke ausgebil­ det werden, daß die Verdrahtungs- bzw. Anschlußschicht 38 unter Verbesserung der Integrationsdichte der Elemente auf der SiO2-Schicht 34 geformt werden kann.
Wäh­ rend beispielsweise gemäß Fig. 3B die Siliziumschicht 20, außer unter der Elementzone, auf eine Dicke von 0,4 µm (4000 Å) weg­ geätzt wird, kann gemäß Fig. 5 eine Inselzone 21 aus Si­ lizium ausgebildet werden, indem der nicht unter der Ele­ mentzone liegende Teil der Siliziumschicht 20 vollständig weggeätzt wird. Anschließend können dieselben Verfahrens­ schritte, wie sie vorstehend beschrieben sind, durchge­ führt werden, um eine Halbleitervorrichtung mit den in Verbindung mit Fig. 3A bis 3F beschriebenen Eigenschaf­ ten herzustellen.
Bei der Ausführungsform gemäß Fig. 3E wird die p-Typ-Zone 35 neben der n⁺-Typ-Zone 42 durch Dotieren der Siliziumschicht 20 mit Bor nach dem Ionenimplantationsverfahren ausgebildet, doch kann gemäß Fig. 6 eine als Elektrodenzone dienende p⁺-Typ- Zone 56 in der n⁺-Typ-Zone 42 neben der p-Typ-Zone 35 nach dem üblichen CMOS-Herstellungsverfahren geformt werden. Wäh­ rend bei der beschriebenen Ausführungsform die p-Typ-Zone 35 nach dem Ionenimplantationsverfahren mit Bor dotiert wird, können die betreffenden Zonen gemäß Fig. 7 nach demselben Verfahren mit Bor und Phosphor dotiert werden, um eine p-Typ-Zone 59 auszubilden, die zusammen mit der n⁺-Typ-Zone 44 das pn-Sperrschichtelement bildet, sowie um weiterhin eine n-Typ-Zone 60 zwischen der p-Typ-Zone 58 und der n⁺-Typ-Zone 42 zu formen.
Es ist nicht unbedingt erforderlich, daß die Zonen 54 und 56 mit hoher Fremdatomkonzentration ausgebildet werden, vielmehr können sie auch durch n-Typ- bzw. p-Typ-Zonen gebildet werden.
Bei der beschriebenen Ausführungsform wird eine p--Typ-Silizium­ schicht 20 verwendet, doch kann wahlweise auch ein p--Typ-Sili­ ziumschicht verwendet werden, wenn die Leitungstypen der anderen Bereiche bzw. Zonen entsprechend umgekehrt gewählt werden. Mit dieser Abwandlung lassen sich dieselben Wir­ kungen erzielen wie mit der beschriebenen Ausführungsform.
Während bei der beschriebenen Ausführungsform für die Aus­ bildung der Gate-Elektrode und der Verdrahtungs- bzw. An­ schlußschicht polykristallines Silizium verwendet wird, kann an dessen Stelle auch ein hochschmelzendes Metall, wie Molybdän oder Wolfram, benutzt werden. Wahlweise kann auch ein Silizid, wie Molybdänsilizid, Wolframsilizid, Titansili­ zid und Tantalsilizid oder aber Aluminium verwendet werden.

Claims (6)

1. Halbleitervorrichtung mit einem isolierenden Substrat (22), einer darauf ausgebildeten Siliziumschicht (20), einer Isolierschicht (30, 32), die auf dem Substrat (22) ausgeführt ist und wenigstens teilweise die Siliziumschicht umgibt, einer ersten, zweiten und dritten Halbleiterzone (40, 42, 44) eines ersten Leitungstyps, welche sich jeweils von der Oberfläche der Siliziumschicht bis zum isolierenden Substrat (22) erstrecken, einer vierten Halbleiterzone (20-1) eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, welche zwischen der ersten und der zweiten Halbleiterzone (40, 42) ausgebildet ist, einer fünften Halbleiterzone (35) vom zweiten Leitungstyp, welche auf dem Substrat ausgebildet ist, einer Gate- Isolierschicht, welche auf der vierten Halbleiterzone (10-1) ausgebildet ist, einer Gate-Elektrodenschicht (36), welche auf der Gate-Isolierschicht ausgebildet ist, und einer leitenden Schicht (38), welche isoliert durch eine Isolierzone (34) über der fünften Halbleiter­ zone (35) ausgebildet ist, dadurch gekennzeichnet, daß die Isolierzone (34) im Oberflächenbereich der in Berührung mit der dritten Halbleiterzone stehenden fünften Halbleiterzone (35) eine Dicke besitzt, die größer ist als die Dicke der Gate-Isolierschicht, und zusammen im gleichen Verfahrens­ schritt mit der Isolierschicht (30, 32) herstellbar ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate- Elektrodenschicht (36) und die leitende Schicht (38) in dem gleichen Fertigungsschritt gebildet sind.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gate- Elektrodenschicht (36) und die leitende Schicht (38) aus polykristallinem Silizium gebildet sind.
4. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, mit dem
  • - zunächst auf dem isolierenden Substrat (22) eine Silizium-Inselzone (20) aus Silizium gebildet wird,
  • - die fünfte Halbleiterzone (35) vom zweiten Leitungs­ typ und mit höherer Fremdstoffkonzentration als die Silizium-Inselzone (20) zur Teilung der Silizium- Inselzone (20) in einen ersten (20-1) und einen zwei­ ten (20-2) Abschnitt gebildet wird,
  • - dann die Gate-Isolierschicht auf einem Teil des ersten Abschnitts (20-1) der Silizium-Inselzone und außerdem die leitende Schicht (38) isoliert über der fünften Halbleiterzone (35) gebildet werden, und
  • - der erste und der zweite Abschnitt (20-1, 20-2) der Silizium-Inselzone (20), mit Ausnahme des unter der Gate-Isolierschicht liegenden Teils, mit Fremdatomen dotiert werden, um dadurch die erste, zweite und dritte Halbleiterzone (40, 42, 44) vom ersten Leitungstyp zu bilden,
dadurch gekennzeichnet, daß
  • - die Silizium-Inselzone (20) durch Vorbereitung einer im wesentlichen flachen Siliziumschicht, durch Verminderung der Dicke eines den aktiven Bereich um­ gebenden Abschnitts und durch Bildung der Isolier­ schicht (30, 32) im Umgebungsbereich der im wesent­ lichen flachen Siliziumschicht auf dem isolierenden Substrat (22) gebildet wird, und
  • - eine Isolierung zwischen der fünften Halbleiterzone (35) und der leitenden Schicht (38) durch die Isolier­ zone (34) erzielt wird, welche in dem Oberflächen­ bereich der fünften Halbleiterzone (35) ausgebildet wird und die im selben Verfahrensschritt wie die Isolierschicht (30, 32) gebildet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Gate- Elektrodenschicht (36) und die leitende Schicht (38) in einem Arbeitsgang aus polykristallinem Silizium ge­ bildet werden.
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