JPS582068A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS582068A JPS582068A JP56099357A JP9935781A JPS582068A JP S582068 A JPS582068 A JP S582068A JP 56099357 A JP56099357 A JP 56099357A JP 9935781 A JP9935781 A JP 9935781A JP S582068 A JPS582068 A JP S582068A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は例えばシリコン等の半導体材料あるいはその金
属化合物を電極あるいは配線として用いた牛導体装置藝
よびその創造方法に関する口例えばシリコンはその融点
が1400℃以上であり、電極あるいは配線材料として
従来多用されているアルミニウムに較べて高温熱処理に
対する耐性が著しく大きい。このため、シリコンをダー
ト電極材料とした電界効果型半導体装置では、r−ト電
極そのものをマスクとしてソースおよびドレイン領域を
形成できるからチャンネル領域がダート電極に対して自
己整合鼠に形成されることとなり、ダート電極とソース
およびドレイン領域との重なシによる寄生容量を低下さ
せることができる。従って、シリコンは高速動作を要求
される電界効果型半導体装置に適したデート電極材料と
考えられている。しかしながら、シリコン層、特に通常
ダート電極に用いられる多結晶シリコン層は、例えば膜
厚3000Xのn型多結晶シリコン層のシート抵抗値が
約204.勺であることに見られるように抵抗値が高く
、このようなr−)電極の延在部を配線として用いた場
合にはその高抵抗による信号伝搬の遅れが装置の高速動
作を損う一因となっている。
属化合物を電極あるいは配線として用いた牛導体装置藝
よびその創造方法に関する口例えばシリコンはその融点
が1400℃以上であり、電極あるいは配線材料として
従来多用されているアルミニウムに較べて高温熱処理に
対する耐性が著しく大きい。このため、シリコンをダー
ト電極材料とした電界効果型半導体装置では、r−ト電
極そのものをマスクとしてソースおよびドレイン領域を
形成できるからチャンネル領域がダート電極に対して自
己整合鼠に形成されることとなり、ダート電極とソース
およびドレイン領域との重なシによる寄生容量を低下さ
せることができる。従って、シリコンは高速動作を要求
される電界効果型半導体装置に適したデート電極材料と
考えられている。しかしながら、シリコン層、特に通常
ダート電極に用いられる多結晶シリコン層は、例えば膜
厚3000Xのn型多結晶シリコン層のシート抵抗値が
約204.勺であることに見られるように抵抗値が高く
、このようなr−)電極の延在部を配線として用いた場
合にはその高抵抗による信号伝搬の遅れが装置の高速動
作を損う一因となっている。
そこで、近年、シリコンに代わるダート電極材料として
MO,PtNT龜等のシリサイドを用いることが試みら
れている。これらの金属シリサ3− イド層の抵抗値は上述した多結晶シリコン層の抵抗値の
約L/10であり、しかもシリコン同様に高温熱処理に
対して安定であるから、これをダート電極材料とするこ
とによシ多結晶シリコン層をr−)電極とした場合と同
様の効果が得られると共にr−)電極配線の抵抗増大と
いつ九問題を回避することができる。また、上記金属シ
リサイドは耐酸性を有するから硫酸、硝酸、塩酸等によ
る洗滌が可能であシ、半導体装置の製造工程において多
結晶シリコンと同様の取扱いが可能である。
MO,PtNT龜等のシリサイドを用いることが試みら
れている。これらの金属シリサ3− イド層の抵抗値は上述した多結晶シリコン層の抵抗値の
約L/10であり、しかもシリコン同様に高温熱処理に
対して安定であるから、これをダート電極材料とするこ
とによシ多結晶シリコン層をr−)電極とした場合と同
様の効果が得られると共にr−)電極配線の抵抗増大と
いつ九問題を回避することができる。また、上記金属シ
リサイドは耐酸性を有するから硫酸、硝酸、塩酸等によ
る洗滌が可能であシ、半導体装置の製造工程において多
結晶シリコンと同様の取扱いが可能である。
ところが、金属シリサイド層とシリコン等の半導体基体
との熱膨張率はかなシ相違するため、金属シリサイド層
をr−)電極とした場合、熱処理後におけるr−)絶縁
膜下の半導体基体表面には残留歪による数多くの界面単
位が生じて装置の特性を損うという別の問題が発生する
。
との熱膨張率はかなシ相違するため、金属シリサイド層
をr−)電極とした場合、熱処理後におけるr−)絶縁
膜下の半導体基体表面には残留歪による数多くの界面単
位が生じて装置の特性を損うという別の問題が発生する
。
また、金属シリサイド下のダート絶縁膜中に存在する可
動イオンがr、ターされ難いといつだ困難な問題も生じ
る・ 4− 金属シリサイドには上述の問題の他にも半導体層との間
の密着性が悪いという問題があり、このために金17リ
サイド膜による配線と半導体基体に形成された素子領域
との間に良好なオーミックコンタクトが得られないとい
う問題がある。そして、この問題祉金属シリサイドを配
線材料として使用する限シ、電界効果型半導体装置のみ
ならずバイポーラ型半導体装置においても同様に発生す
るものである。
動イオンがr、ターされ難いといつだ困難な問題も生じ
る・ 4− 金属シリサイドには上述の問題の他にも半導体層との間
の密着性が悪いという問題があり、このために金17リ
サイド膜による配線と半導体基体に形成された素子領域
との間に良好なオーミックコンタクトが得られないとい
う問題がある。そして、この問題祉金属シリサイドを配
線材料として使用する限シ、電界効果型半導体装置のみ
ならずバイポーラ型半導体装置においても同様に発生す
るものである。
本発明は上述の事情に鑑みてなされたもので、−半導体
装置における連続した配線のうち、ダート電極および素
子領域とオーミックコンタクトする部、分のみをシリコ
ン等の半導体材料で形成し、その他の部分を金属シリサ
イド等の半導体材料と金属との化合物で形成することに
よシ、配線材料としての両者の長所を併有し、かつ両者
の短所を解消した半導体装置およびその製造方法を提供
するものである。
装置における連続した配線のうち、ダート電極および素
子領域とオーミックコンタクトする部、分のみをシリコ
ン等の半導体材料で形成し、その他の部分を金属シリサ
イド等の半導体材料と金属との化合物で形成することに
よシ、配線材料としての両者の長所を併有し、かつ両者
の短所を解消した半導体装置およびその製造方法を提供
するものである。
即ち、本願の第1発明は、所定部分が半導体材料で形成
され、その他の部分は当該半導体材−5= 科の金属化合物で形成された同一層の連続した配線を具
備したことを特歎とする半導体装置である。
され、その他の部分は当該半導体材−5= 科の金属化合物で形成された同一層の連続した配線を具
備したことを特歎とする半導体装置である。
また、本願の第2発明は、半導体基体上に絶縁膜を介し
て半導体材料からなる連続した配線ノ譬ターンを形成す
る工程と、該配線パターンの所定部分以外の部分を金属
層で被覆する工程と、熱処理を行なりて該金属層を構成
する金属と前記配線/4ターンを構成する半導体材料と
を反応させることによシ、配線・りタンのうちの前記所
定部分以外の部分を前記半導体材料の金属化合物に転化
する工程とを具備したことを特徴とする半導体装置の製
造方法である〇 本発明における配線バター/を構成する半導体材料とし
てはシリコンを用いることができる。
て半導体材料からなる連続した配線ノ譬ターンを形成す
る工程と、該配線パターンの所定部分以外の部分を金属
層で被覆する工程と、熱処理を行なりて該金属層を構成
する金属と前記配線/4ターンを構成する半導体材料と
を反応させることによシ、配線・りタンのうちの前記所
定部分以外の部分を前記半導体材料の金属化合物に転化
する工程とを具備したことを特徴とする半導体装置の製
造方法である〇 本発明における配線バター/を構成する半導体材料とし
てはシリコンを用いることができる。
またこの半導体材料を金属シリサイドに転化するたl2
属としてはモリブデン(Mo ) 、タングステン(W
)、白金(Pt)、タンクル(Ta)等を用いることが
できる◇ 以下本発明の詳細な説明する〇 6− 実施例1 この実施例は本発明を相補型半導体装*(以下CMO8
という)に適用したものである。以下第1図(A1)〜
(J*)および同図(Aり〜(Jl)を参照し、その製
造方法を併記して説明する。
属としてはモリブデン(Mo ) 、タングステン(W
)、白金(Pt)、タンクル(Ta)等を用いることが
できる◇ 以下本発明の詳細な説明する〇 6− 実施例1 この実施例は本発明を相補型半導体装*(以下CMO8
という)に適用したものである。以下第1図(A1)〜
(J*)および同図(Aり〜(Jl)を参照し、その製
造方法を併記して説明する。
なお、第1図(Al)〜(Jl)はp型ウェル領域の図
示を省略したノ9ターン平面図であシ、同図(A2)〜
(J2)は夫々対応−するノ9ターン平面図の同一切断
線(第1図(A1)における…−II線)における断面
図である。
示を省略したノ9ターン平面図であシ、同図(A2)〜
(J2)は夫々対応−するノ9ターン平面図の同一切断
線(第1図(A1)における…−II線)における断面
図である。
(1)まず、n型シリコン基板1に選択的にIロン拡散
を行なってp型ウェル領域2を形成した後、CVD法(
Chemical Vapour D@positio
n )により素子領域予定部上を覆うシリコン窒化膜ノ
9ターン3を形成する。続いて、該シリコン窒化膜パタ
ーン3を耐酸化性マスクとして選択酸化を行ない、厚い
フィールド酸化膜4t−形成して素子領域を分離する(
第1図(A1)および同図(A3)図示)。
を行なってp型ウェル領域2を形成した後、CVD法(
Chemical Vapour D@positio
n )により素子領域予定部上を覆うシリコン窒化膜ノ
9ターン3を形成する。続いて、該シリコン窒化膜パタ
ーン3を耐酸化性マスクとして選択酸化を行ない、厚い
フィールド酸化膜4t−形成して素子領域を分離する(
第1図(A1)および同図(A3)図示)。
なお、耐酸化性マスクとして用いるシリコン窒化膜パタ
ーン3とシリコン基板1との間に薄いシリコン酸化層を
パ、ファーとして介在させて選択酸化を行なうのがより
望ましい。
ーン3とシリコン基板1との間に薄いシリコン酸化層を
パ、ファーとして介在させて選択酸化を行なうのがより
望ましい。
(11)次に、シリコン窒化膜/臂ターン3を除去した
後、ドライ酸化謬囲気中で素子領域表面を熱酸化し、膜
厚500Xのf−)酸化膜5を成長させる(第1図(B
1)および同図(Bs)図示)。
後、ドライ酸化謬囲気中で素子領域表面を熱酸化し、膜
厚500Xのf−)酸化膜5を成長させる(第1図(B
1)および同図(Bs)図示)。
ここで必要に応じてnチャンネル素子領域およびpチャ
ンネル素子領域の夫々に、闇値電圧を制御するだめのチ
ャンネルドーグを行なう。
ンネル素子領域の夫々に、闇値電圧を制御するだめのチ
ャンネルドーグを行なう。
GiD 次に、CVD法にヨシ全面に膜厚3000X
の多結晶シリコン層を堆積した後、写真蝕刻法によるノ
リーン二ングを行ない、ダート電極61およびその延在
部#露を含む配線・リーン互を形成する(第1図(C1
)および−図(CI)図示)。
の多結晶シリコン層を堆積した後、写真蝕刻法によるノ
リーン二ングを行ない、ダート電極61およびその延在
部#露を含む配線・リーン互を形成する(第1図(C1
)および−図(CI)図示)。
このとき、配線/量ターン!とは別に、r−・ト電極6
1と嬬全く独dした配線・リーンを同時に形成すること
もできる。
1と嬬全く独dした配線・リーンを同時に形成すること
もできる。
4ψ 次に、ス/々ツタ蒸着法によシ膜厚aooolの
モリブデン膜7を全面に被着する(第1図(D+)およ
び同図(Di)図示)。
モリブデン膜7を全面に被着する(第1図(D+)およ
び同図(Di)図示)。
モリブデン膜7を被着する方法としてはス/4ツク蒸着
法以外にも、真空蒸着法等積々の方法が可能である。
法以外にも、真空蒸着法等積々の方法が可能である。
M 次に、写真蝕刻法によりモリブデン膜1を選択的に
エツチング除去し、nチャンネル素子領域、pチャンネ
ル素子領域および画素子領域周縁部のフィールド酸化膜
4を露出させ、これ以外の部分にはモリブデンMy/を
残存させる(第1図(El)および同図(Ex)図示)
。
エツチング除去し、nチャンネル素子領域、pチャンネ
ル素子領域および画素子領域周縁部のフィールド酸化膜
4を露出させ、これ以外の部分にはモリブデンMy/を
残存させる(第1図(El)および同図(Ex)図示)
。
6/D 次に、nチャンネル素子領域上のみを覆うレ
ノストパターン81を形成した後、該レジスト・母ター
ン81およびpチャンネル素子領域上のダート電極61
をマスクとし、加速電圧120 k@V、 ドー、e
ii I X 1 u 7cm O条件で?ロンをイ
オン注入する(第1図(Fl)および同図(F冨)図示
)。
ノストパターン81を形成した後、該レジスト・母ター
ン81およびpチャンネル素子領域上のダート電極61
をマスクとし、加速電圧120 k@V、 ドー、e
ii I X 1 u 7cm O条件で?ロンをイ
オン注入する(第1図(Fl)および同図(F冨)図示
)。
このとき、基板表面の大部分が残存モリブデン膜7′で
被覆されていることから次のような効9− 果を得ることができる。即ち、上記のように多量の不純
物を短時間でイオン注入するような場合、もしモリブデ
ン膜1′が存在しなければ、r−ト酸化膜5やフィール
ド酸化膜4といりた絶縁膜上に形成された多結晶シリコ
ン力蔦らなる配mノリーン舊にはイオン注入によシもた
らされる電荷が蓄積されるため、f−)破壊等の卿電破
壊あるいは放電によシ装置の信頼性力裟著しく損なわれ
ることがある。またf−)酸化膜5自体にも電荷が蓄積
されてこれも装置の信頼性を低下する原因とな9、しか
もこの方がむしろ電荷蓄積の程度は大きい。これに対し
て、上目己のように配線・リーン見および基板表面の大
部分が残存モリブデン膜7′で被覆されている場合、イ
オン注入により配線ノ母ターン互に付与される電荷はモ
リブデン膜1′を介して速や力為に流出し、何等蓄積さ
れることが危いからこのような問題の発生を防止するこ
とができる。このモリブデン膜7′による効果はサファ
イア基板上にシリコン層をエピタキシャル成長させた所
謂SO8基板10− を用いる場合にはより顕著に現われる。
被覆されていることから次のような効9− 果を得ることができる。即ち、上記のように多量の不純
物を短時間でイオン注入するような場合、もしモリブデ
ン膜1′が存在しなければ、r−ト酸化膜5やフィール
ド酸化膜4といりた絶縁膜上に形成された多結晶シリコ
ン力蔦らなる配mノリーン舊にはイオン注入によシもた
らされる電荷が蓄積されるため、f−)破壊等の卿電破
壊あるいは放電によシ装置の信頼性力裟著しく損なわれ
ることがある。またf−)酸化膜5自体にも電荷が蓄積
されてこれも装置の信頼性を低下する原因とな9、しか
もこの方がむしろ電荷蓄積の程度は大きい。これに対し
て、上目己のように配線・リーン見および基板表面の大
部分が残存モリブデン膜7′で被覆されている場合、イ
オン注入により配線ノ母ターン互に付与される電荷はモ
リブデン膜1′を介して速や力為に流出し、何等蓄積さ
れることが危いからこのような問題の発生を防止するこ
とができる。このモリブデン膜7′による効果はサファ
イア基板上にシリコン層をエピタキシャル成長させた所
謂SO8基板10− を用いる場合にはより顕著に現われる。
011 次に、レノストa4ターフ81を除去した後
、今度はpチャンネル素子領域上のみを覆うレジスト・
リーフ811を形成する。続いて、該會レジストパター
ン8諺お、よびれチャンネルg子領域上のダート電極6
1゛をマスクとし、加速電圧100 keV、ドース量
I X 10 /amの条件で砒素をイオン注入する(
第1図(C1)および同図(G鵞)図示)。
、今度はpチャンネル素子領域上のみを覆うレジスト・
リーフ811を形成する。続いて、該會レジストパター
ン8諺お、よびれチャンネルg子領域上のダート電極6
1゛をマスクとし、加速電圧100 keV、ドース量
I X 10 /amの条件で砒素をイオン注入する(
第1図(C1)および同図(G鵞)図示)。
このときも前記と同様モリブデン膜7′によシ配線パタ
ーン旦に電荷が蓄積されるのを防止することができる。
ーン旦に電荷が蓄積されるのを防止することができる。
(VIID次に、レノストノやターン8寓を除去した゛
後、1000℃、30分間の熱処理を行なって素子領
域およびダート電極61にイ1ン注入された不純物の活
性化全行なう。これにより、pチャンネル素子領域には
p+型のソース、ドレイン領域9.9が形成されると共
に、pチャンネル素子領域上のff−)電極61にはp
導電型が付与される。他方、nチャンネル素子領域には
されると共に、f−)電極6!にはn導電型が付与され
る(第1図(Hl)および同図(Hり図示)o− この熱処理によル配線パターン玉の残存モリブデン膜1
′で被覆された部分では、配線パターン克の構成物質で
あるシリコンがモリブデンと反応してモリブデンシリサ
イド(Mas1□)に転化する。
後、1000℃、30分間の熱処理を行なって素子領
域およびダート電極61にイ1ン注入された不純物の活
性化全行なう。これにより、pチャンネル素子領域には
p+型のソース、ドレイン領域9.9が形成されると共
に、pチャンネル素子領域上のff−)電極61にはp
導電型が付与される。他方、nチャンネル素子領域には
されると共に、f−)電極6!にはn導電型が付与され
る(第1図(Hl)および同図(Hり図示)o− この熱処理によル配線パターン玉の残存モリブデン膜1
′で被覆された部分では、配線パターン克の構成物質で
あるシリコンがモリブデンと反応してモリブデンシリサ
イド(Mas1□)に転化する。
なお、このときの熱処理は窒素中で行なってもよいが、
素子特性上は真空中あるいは減圧された不活性ガス中で
行なうのが望ましい。
素子特性上は真空中あるいは減圧された不活性ガス中で
行なうのが望ましい。
(1×)次に、希硫酸等による酸洗滌により未反応のモ
リブデン膜1′を除去する(第1図(■1)および同図
(In )図示)。
リブデン膜1′を除去する(第1図(■1)および同図
(In )図示)。
図示のように、配線/母ターン互のうち、ダート電極’
1 * ’1は多結晶シリコンのまま残っているが、そ
の他め部分6sは前述のように総てモリブデンシリサイ
ド(Mo8t2 )に転化している。従って、pmのダ
ート電極6!とn型のff−)電極61とはMo 81
z、 K転化したダート電極の延設部を介して接゛続
されることとなるから、配線パターン互にpn接合が形
成されること社なく、pn接合による電圧低下や寄生容
量の発生による動作速度の遅延を防止することができる
。
1 * ’1は多結晶シリコンのまま残っているが、そ
の他め部分6sは前述のように総てモリブデンシリサイ
ド(Mo8t2 )に転化している。従って、pmのダ
ート電極6!とn型のff−)電極61とはMo 81
z、 K転化したダート電極の延設部を介して接゛続
されることとなるから、配線パターン互にpn接合が形
成されること社なく、pn接合による電圧低下や寄生容
量の発生による動作速度の遅延を防止することができる
。
(2) 次に、CVD法によシ5102からなる層間絶
縁膜11−を堆積し、コンタクトホール12を開孔した
後、AI−等によシ金属配線ISを形成する(第1図(
Jx)および同図(J:)図示)。
縁膜11−を堆積し、コンタクトホール12を開孔した
後、AI−等によシ金属配線ISを形成する(第1図(
Jx)および同図(J:)図示)。
こうして得られたC−MO8構造の半導体装置では、ソ
ースおよびドレイン領域が自己整合で形成されるから素
子の高密度化が達成されるのみならず、r−ト電極’j
1.e 61 を除く配lsパターン互がモリブデンシ
リサイドで形成されているから配線抵抗の増大による動
作速度の遅延を回避し、かつダート電極gl’+61の
部分は、多結晶シリコンのまま残されているから素子特
性の劣化も防止することができる。しかも、゛全体が多
結晶シリコンからなる配線パターン互を形成した後、そ
のケ°−ト電極’1 + 61以外の13− S分t−モリブデンクリサイドに転化しているから、配
線/母ターン互の多結晶シリコン部分j1wc1とモリ
ブデンシリサイド部分6sとの間の密着性が不良になる
こともない0また、既述のように、配線ノ奢ターン互を
総て多結晶シリコンで形成した場合には配線ノ臂ターン
互にpm接合を生じることとなるため、911部分とn
型部分とを離間し、両者を第2層配線によシコンタクト
ホールを介して接続するといったことが必賛とされてい
喪が、上記実施例ではこのような配線およびその丸めの
面積が全く不要となるから装置の微細化を達成し、かつ
配線部分の接続不良などといった装置の信頼性低下をも
たらす原因を除去することができる。
ースおよびドレイン領域が自己整合で形成されるから素
子の高密度化が達成されるのみならず、r−ト電極’j
1.e 61 を除く配lsパターン互がモリブデンシ
リサイドで形成されているから配線抵抗の増大による動
作速度の遅延を回避し、かつダート電極gl’+61の
部分は、多結晶シリコンのまま残されているから素子特
性の劣化も防止することができる。しかも、゛全体が多
結晶シリコンからなる配線パターン互を形成した後、そ
のケ°−ト電極’1 + 61以外の13− S分t−モリブデンクリサイドに転化しているから、配
線/母ターン互の多結晶シリコン部分j1wc1とモリ
ブデンシリサイド部分6sとの間の密着性が不良になる
こともない0また、既述のように、配線ノ奢ターン互を
総て多結晶シリコンで形成した場合には配線ノ臂ターン
互にpm接合を生じることとなるため、911部分とn
型部分とを離間し、両者を第2層配線によシコンタクト
ホールを介して接続するといったことが必賛とされてい
喪が、上記実施例ではこのような配線およびその丸めの
面積が全く不要となるから装置の微細化を達成し、かつ
配線部分の接続不良などといった装置の信頼性低下をも
たらす原因を除去することができる。
なお、この実施例ではダート電極61 m ’1以外の
配線ノ量゛ターンLをモリブデンシリサイドに転化する
ための熱処理とイオン注入された不純物を活性化するた
めの熱処理と同時に行なっているが、前者の熱処理はイ
オン注入を行なう前、即ち、第1図(El)および同図
(E2)の状態で14− 行なうこともできる。この場合にはイオン注杏後の熱処
理条件を不岬物の活性化の観点のみから必要最小限にお
さえることができ、従って不純物の過度の最拡散による
チャンネル長のン。
配線ノ量゛ターンLをモリブデンシリサイドに転化する
ための熱処理とイオン注入された不純物を活性化するた
めの熱処理と同時に行なっているが、前者の熱処理はイ
オン注入を行なう前、即ち、第1図(El)および同図
(E2)の状態で14− 行なうこともできる。この場合にはイオン注杏後の熱処
理条件を不岬物の活性化の観点のみから必要最小限にお
さえることができ、従って不純物の過度の最拡散による
チャンネル長のン。
−ト化を防止することができる。また、二回のイオン注
入工程の間、即ち、第1図(Fl)および同図(F2)
に示す状態でモリブデンシリサイド化するための熱処理
を行ない、この熱処理をpチャンネル素子またはnチャ
ンネル素子の不純物拡散長の制御に利用することができ
る。即ち、−この場合、モリブデンシリサイド化するた
めの熱処理よりも前にpチャンネル素子領域にイオン注
入されたボロンはこのときの熱処理とその後nチャンネ
ル素子領域にイオン注入される砒素を活性化するための
熱処理との二回の熱処理により再拡散されることになる
から、nチャンネル素子とpチャンチル、素子との不純
物の再拡散条件を変えることがでする。
入工程の間、即ち、第1図(Fl)および同図(F2)
に示す状態でモリブデンシリサイド化するための熱処理
を行ない、この熱処理をpチャンネル素子またはnチャ
ンネル素子の不純物拡散長の制御に利用することができ
る。即ち、−この場合、モリブデンシリサイド化するた
めの熱処理よりも前にpチャンネル素子領域にイオン注
入されたボロンはこのときの熱処理とその後nチャンネ
ル素子領域にイオン注入される砒素を活性化するための
熱処理との二回の熱処理により再拡散されることになる
から、nチャンネル素子とpチャンチル、素子との不純
物の再拡散条件を変えることがでする。
実施例2 。
この実施例は1煕実施例1iCおける製造方法の簡略法
である。以下第2図(A1)〜(Dl)および同図(A
3)〜(Dm)を参照して説明する。
である。以下第2図(A1)〜(Dl)および同図(A
3)〜(Dm)を参照して説明する。
なお、第2図(ム1)〜(DI)はp型ウェル焦域の図
示を省略したパターン平面図であり、同図(A1)〜(
Da)は夫々対応するノ9ターン平面図の同一切断線(
第2図における■−■線)に沿う断面図である。
示を省略したパターン平面図であり、同図(A1)〜(
Da)は夫々対応するノ9ターン平面図の同一切断線(
第2図における■−■線)に沿う断面図である。
(1)実施例1における工程(1)〜IIJと同様に行
なう(第2図(AI)および同図(A3)図示)。
なう(第2図(AI)および同図(A3)図示)。
(11) 次に、pチャンネル素子領域およ・びその
周縁近傍上に開孔部を有するレジストパターン81′を
形成した後、骸しジストノ母ターン81′をマスクとし
てモリブデン膜7の選択工、チングを行ない、p、チャ
ンネル素子領域およびその周縁部近傍のフィールド酸化
膜4のみを露出させる。続いて、レジストパターン81
Iおよび露出したr−)電極61をマスクとし、実施例
1と同一〇条件で一口ンをイオン注入する(第2図(B
1)および同図(Bり図示)0 (iiD 次に、レジストパターン81′を除去した
仮、今度はnチャンネル素子領域および雪の周縁部近傍
上に開孔部を有す今レノストパターン82′を形成し、
該レノスト・母ターン83′をマスクとするモリブデン
膜1の遇拭工、テングを行なってnチャンネル素子領域
およびその周縁部のフィールド酸化膜4を露出させる。
周縁近傍上に開孔部を有するレジストパターン81′を
形成した後、骸しジストノ母ターン81′をマスクとし
てモリブデン膜7の選択工、チングを行ない、p、チャ
ンネル素子領域およびその周縁部近傍のフィールド酸化
膜4のみを露出させる。続いて、レジストパターン81
Iおよび露出したr−)電極61をマスクとし、実施例
1と同一〇条件で一口ンをイオン注入する(第2図(B
1)および同図(Bり図示)0 (iiD 次に、レジストパターン81′を除去した
仮、今度はnチャンネル素子領域および雪の周縁部近傍
上に開孔部を有す今レノストパターン82′を形成し、
該レノスト・母ターン83′をマスクとするモリブデン
膜1の遇拭工、テングを行なってnチャンネル素子領域
およびその周縁部のフィールド酸化膜4を露出させる。
続いて、この状態で実施例1と同様の条件で砒素をイオ
ン注入する(第1Li((−)および同図(Cm)図示
)。
ン注入する(第1Li((−)および同図(Cm)図示
)。
怜 次に、レジストパターン83′を除去し支後、実施
例1と同じ条件で熱処理を行ない、イオン注入された不
純−の活性化を行なうと共に多結晶シリコンからなる配
M/母ターン6C)l’−計電極6k + 61以外の
部分をモリブデンシリサイドに転化する(第2図(Ds
);J?よび同一(Ds)図示)・〕 (V) その後、実施例1における工程4カおよび(
2)と同様に行ない、第1図(11)および同図(Is
)2)cnos@造を有する半導体装tを得る。
例1と同じ条件で熱処理を行ない、イオン注入された不
純−の活性化を行なうと共に多結晶シリコンからなる配
M/母ターン6C)l’−計電極6k + 61以外の
部分をモリブデンシリサイドに転化する(第2図(Ds
);J?よび同一(Ds)図示)・〕 (V) その後、実施例1における工程4カおよび(
2)と同様に行ない、第1図(11)および同図(Is
)2)cnos@造を有する半導体装tを得る。
仁の実施例ではモリブデン膜1の工、チング17−
に用いたレジストパターン8.x′、 、g、/をイオ
ン注入の際のマスクとして用いているため、実施例1の
製造方法に比較してレジスト/皆ターンを形成する工程
が1回少なくてすむ0 まえ、この実施例でも配置a14ターン互の一部をモリ
ブデンシリサイド化するための熱処理をイオン注入され
た不純物の活性化のための熱処理と同時に行なっている
が、前者の熱処理を第2図(AI)および同図(A3)
に示す状態あるいは第2図(B1)および同図(Bm)
の状態で行なってもよいことは実施例1と同様である0
ただし、この実施例では、第2図(B1)および同図(
B3)の状態でモリブデンシリサイド化のための熱処理
を行なうと、勤チャ/ネル素子領域上のダート電極61
もモリブデンシリサイドに転化されてしまい、nチャン
ネル素子はモリブデンシリサイドからなるダート電極を
使用することにふる点で実施例1の場合とは相違してい
るOこの場合、モリブデンシリサイドからなるダート電
極61.匂を有するnチャンネル素子では18− f−計電極6!、杓をn型多結晶シリコン層で形成した
nチャンネル素子に比べて、その闇値電圧が約0.5v
正側に移動することになる。
ン注入の際のマスクとして用いているため、実施例1の
製造方法に比較してレジスト/皆ターンを形成する工程
が1回少なくてすむ0 まえ、この実施例でも配置a14ターン互の一部をモリ
ブデンシリサイド化するための熱処理をイオン注入され
た不純物の活性化のための熱処理と同時に行なっている
が、前者の熱処理を第2図(AI)および同図(A3)
に示す状態あるいは第2図(B1)および同図(Bm)
の状態で行なってもよいことは実施例1と同様である0
ただし、この実施例では、第2図(B1)および同図(
B3)の状態でモリブデンシリサイド化のための熱処理
を行なうと、勤チャ/ネル素子領域上のダート電極61
もモリブデンシリサイドに転化されてしまい、nチャン
ネル素子はモリブデンシリサイドからなるダート電極を
使用することにふる点で実施例1の場合とは相違してい
るOこの場合、モリブデンシリサイドからなるダート電
極61.匂を有するnチャンネル素子では18− f−計電極6!、杓をn型多結晶シリコン層で形成した
nチャンネル素子に比べて、その闇値電圧が約0.5v
正側に移動することになる。
そして、イオン注入の順序を入れ替ればpチャンネル素
子のf−)電極のみをモリブデンシリサイドで形成する
ことができ、更にこのような方法を部分的に用いること
によfinチャノネル木子またはpチャンネル素子の一
部を選択してそのダート電極をモリブデンシリサイドで
形成することができるから、多様な闇値電圧を有する素
子を含んだ半導体装置を製造することが可能となる。
子のf−)電極のみをモリブデンシリサイドで形成する
ことができ、更にこのような方法を部分的に用いること
によfinチャノネル木子またはpチャンネル素子の一
部を選択してそのダート電極をモリブデンシリサイドで
形成することができるから、多様な闇値電圧を有する素
子を含んだ半導体装置を製造することが可能となる。
実施例3
第3図(菊は本発明の他の実施例になるCMO8半導体
装置のpチャンネル素子部分を示す)9タ一ン平面図で
あシ、第3図<11)は同図(A)のB−11線に沿う
断面図である◇これらの図において、実施例1および実
施例2と一己部分には同一の参照番号を付しである。
装置のpチャンネル素子部分を示す)9タ一ン平面図で
あシ、第3図<11)は同図(A)のB−11線に沿う
断面図である◇これらの図において、実施例1および実
施例2と一己部分には同一の参照番号を付しである。
この実施例ではダート電極61およびその延設部分σ雪
を含む配線14ターン互の他に、pチャンネル素子の不
純物領域9にダイレクトコンタクトした配線/中ターン
互′が形成されている。
を含む配線14ターン互の他に、pチャンネル素子の不
純物領域9にダイレクトコンタクトした配線/中ターン
互′が形成されている。
該配線/豐ターン互′のダイレクトコンタクト部分σ思
′は多結晶シリコンで形成されておシ、その他の部分6
s1はモリブデンシリサイドで形成されている。そして
このような配線ノぐターン!′は実施例1および実施例
2の製造方法にょシ配線/譬ター、ン旦と同時に同じ方
法で形成することができる。なお、nチャンネル素子部
分にも同様の配線ノ臂ターン互′を形成できることは言
うまでもない。
′は多結晶シリコンで形成されておシ、その他の部分6
s1はモリブデンシリサイドで形成されている。そして
このような配線ノぐターン!′は実施例1および実施例
2の製造方法にょシ配線/譬ター、ン旦と同時に同じ方
法で形成することができる。なお、nチャンネル素子部
分にも同様の配線ノ臂ターン互′を形成できることは言
うまでもない。
上記実施例3の半導体装置における配線ノ9ターン互′
の大部分はモリブデンシリサイドで形成されているため
に抵抗が小さく、装置の動作速度が遅延する・ことはな
い。しかも、ダイレクトコンタクト部分61′拡多結晶
シリコンで形成されているから% p”liM禾純物領
域9との間に良好なオー1.り接続を得ることができる
。また、配線パターン互′上に層間線縁膜を介して第2
層配線としての多結晶シリコン配線を形成し、この第2
層配線と配線・やターン旦′との間でコンタクトをとる
場合があるが、この場合には配縁ノ譬ターン互′におけ
る当該コンタクト部分をも多結晶シリコンのまま残すこ
とにより両配線間に良好なオーミックコンタクトを形成
することができる。
の大部分はモリブデンシリサイドで形成されているため
に抵抗が小さく、装置の動作速度が遅延する・ことはな
い。しかも、ダイレクトコンタクト部分61′拡多結晶
シリコンで形成されているから% p”liM禾純物領
域9との間に良好なオー1.り接続を得ることができる
。また、配線パターン互′上に層間線縁膜を介して第2
層配線としての多結晶シリコン配線を形成し、この第2
層配線と配線・やターン旦′との間でコンタクトをとる
場合があるが、この場合には配縁ノ譬ターン互′におけ
る当該コンタクト部分をも多結晶シリコンのまま残すこ
とにより両配線間に良好なオーミックコンタクトを形成
することができる。
なお、上記実施例1〜実施例3は総てCMO8構造の半
導体装置に関するものであるが、本発明はnチャンネル
型あるいはpチャンネル型MO8半導体装置にもそのま
ま適用することができることは言うまでもない。
導体装置に関するものであるが、本発明はnチャンネル
型あるいはpチャンネル型MO8半導体装置にもそのま
ま適用することができることは言うまでもない。
また、本発明はバルク半導体基板を用いた半導体装置の
みならずサファイア、スピネル等の絶縁基板上に設けた
半導体層に素子を形成した半導体装置にも適用すること
ができ、この場合には既に述べたように特に顕著な効果
を得ることができる。
みならずサファイア、スピネル等の絶縁基板上に設けた
半導体層に素子を形成した半導体装置にも適用すること
ができ、この場合には既に述べたように特に顕著な効果
を得ることができる。
更に、本発明は素子領域とオーミック・コンタクトした
配線を有するものであれば、電界効果21− 型半導体装置だけでなく、バイポーラ型半導体装置等の
総ての半導体装置に適用することができる。
配線を有するものであれば、電界効果21− 型半導体装置だけでなく、バイポーラ型半導体装置等の
総ての半導体装置に適用することができる。
以上詳述したように、本発明によれば、半導体材料およ
びその金属化合物の両者の長所を併せもった配線を有す
る半導体装置およびその製逝方法を提供できるものであ
る。
びその金属化合物の両者の長所を併せもった配線を有す
る半導体装置およびその製逝方法を提供できるものであ
る。
第1図(AI)〜(Jl)は本発明の一実施例になるC
MO8半導体装置の製造工程をp壓つェル領域の図示を
省略して示す・臂ターン平面図であり、同図(Am)〜
(Jm)は対応するパターン平面図の同一切断線(第1
図(Al)に訃ける■−■線)に沿う断面図、第2図(
AI)〜(Dl)U本発明の他の実施例によるCMO8
半導体装置の製造工程をp型ウェル領域の図示を省略し
て示すパターン平面図であシ、同図(Ax)〜(D2)
は対応する/4’ターン平面図の同一切断線(第2図(
A1)における■−■線)゛に沿う断面図、第3図囚は
本発明の他の実施例になるCM08半導半導− 体装置のpチャンネル素子部分を示すノ臂ターン平面図
であり、第3図(B)は同図(4)のB−Bjliに沿
う断面図である。 1・・・n型シリコン基板、2・・・pをウェル領域、
3・・・シリコン窒化膜、4・・・フィールド酸化膜、
5・・・f−)酸化膜、!、旦′・・・配線パターン6
1・・・r−)電極、6意・・・f−)電極の延設部分
、6 l/・・・ダイレクトコンタクト部分、7・・・
モリブデン風81.8怠+ J’l’e am’・・・
レジストパターン、9・・・p+型ソース・ ドレイン
領域、10・・・n+型ソース・ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦23− 第1図 62第 1図
MO8半導体装置の製造工程をp壓つェル領域の図示を
省略して示す・臂ターン平面図であり、同図(Am)〜
(Jm)は対応するパターン平面図の同一切断線(第1
図(Al)に訃ける■−■線)に沿う断面図、第2図(
AI)〜(Dl)U本発明の他の実施例によるCMO8
半導体装置の製造工程をp型ウェル領域の図示を省略し
て示すパターン平面図であシ、同図(Ax)〜(D2)
は対応する/4’ターン平面図の同一切断線(第2図(
A1)における■−■線)゛に沿う断面図、第3図囚は
本発明の他の実施例になるCM08半導半導− 体装置のpチャンネル素子部分を示すノ臂ターン平面図
であり、第3図(B)は同図(4)のB−Bjliに沿
う断面図である。 1・・・n型シリコン基板、2・・・pをウェル領域、
3・・・シリコン窒化膜、4・・・フィールド酸化膜、
5・・・f−)酸化膜、!、旦′・・・配線パターン6
1・・・r−)電極、6意・・・f−)電極の延設部分
、6 l/・・・ダイレクトコンタクト部分、7・・・
モリブデン風81.8怠+ J’l’e am’・・・
レジストパターン、9・・・p+型ソース・ ドレイン
領域、10・・・n+型ソース・ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦23− 第1図 62第 1図
Claims (1)
- 【特許請求の範囲】 ′(1)所定部分が半導体材料で形成され、−その他の
部分が当該半導体材料の金属化合物で形成された同一層
の連続した配線を具備したことを特徴とする半導体装置
。 (2)所定部分が電界効果型半導体装置のデート電極部
分であることを特徴とする特許請求の範囲第(1)項記
載の半導体装置。 ゛(3) 所定部分が虻−ト電極
を備えた複数の素子を含む電界効果型半導体装置におけ
る一部の索子あダート電極部分であることを特徴とする
%ItllF請求の範囲第(1)項記載の半導体装置。 (4)所定部分が素子領域とのオーミックコンタクト部
分であることを特徴とする特許請求の範囲第(1)項、
第(2)項または第(3)項記載の半導体装置。 (5)所定部分を構成する半導体材料がシリコンである
ことを特徴とする特許請求の範囲第(1)項乃至槙(4
)項の何れが1項記載の半導体装置。 (6)半導体基体上に絶縁膜を介して半導体材料からな
る連続した配線パターンを形成する工程と、該配線Iリ
ーンの所定部分以外の部分を金属層で被覆する工程と、
熱処理を行なって該金属層を構成する金属と前記配線ノ
リーンを構成する半導体材料とを反応させることにより
、−1配線ツリー7のうちの前記所定部分以外の部分を
前記半導体材料め金属化合物に転化する工程とを具備し
たことを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56099357A JPS582068A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置およびその製造方法 |
DE3223858A DE3223858C2 (de) | 1981-06-26 | 1982-06-25 | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
US07/147,107 US4954871A (en) | 1981-06-26 | 1988-01-21 | Semiconductor device with composite electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56099357A JPS582068A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS582068A true JPS582068A (ja) | 1983-01-07 |
Family
ID=14245335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56099357A Pending JPS582068A (ja) | 1981-06-26 | 1981-06-26 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4954871A (ja) |
JP (1) | JPS582068A (ja) |
DE (1) | DE3223858C2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
JPS60130844A (ja) * | 1983-12-20 | 1985-07-12 | Toshiba Corp | 半導体装置の製造方法 |
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FR2562327B1 (fr) * | 1984-03-30 | 1986-06-20 | Commissariat Energie Atomique | Procede pour interconnecter les zones actives et/ou les grilles des circuits integres cmos |
JPH02211651A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH03120828A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 半導体装置及びその製造方法 |
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JPS56126936A (en) * | 1980-03-12 | 1981-10-05 | Toshiba Corp | Semiconductor device and production thereof |
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JPS5748246A (en) * | 1980-08-13 | 1982-03-19 | Fujitsu Ltd | Manufacture of semiconductor device |
US4488166A (en) * | 1980-12-09 | 1984-12-11 | Fairchild Camera & Instrument Corp. | Multilayer metal silicide interconnections for integrated circuits |
JP2713817B2 (ja) * | 1991-06-25 | 1998-02-16 | 株式会社テック | 用紙巻取装置 |
-
1981
- 1981-06-26 JP JP56099357A patent/JPS582068A/ja active Pending
-
1982
- 1982-06-25 DE DE3223858A patent/DE3223858C2/de not_active Expired - Lifetime
-
1988
- 1988-01-21 US US07/147,107 patent/US4954871A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
DE3223858A1 (de) | 1983-01-13 |
US4954871A (en) | 1990-09-04 |
DE3223858C2 (de) | 1996-11-14 |
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