JP3023853B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置に関し、より詳しくは、ショットキーバリ
アダイオード（SBDと略記する）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関し、 SBDおよびSBD電極ないし配線の微細化を図ることので
きる半導体装置の製造方法を提供とすることを目的と
し、 シリコン半導体基板の上に選択的に絶縁層を形成する
工程；所定パターンの多結晶シリコン層を形成する工
程;CVD法によって金属層をシリコン半導体基板の表出面
および多結晶シリコン層の上に選択的に形成する工程で
あって、ショットキーダイオードおよび配線電極を構成
する工程；コンタクトホールを有する層間絶縁層を形成
する工程；およびコンタクトホールを介して金属層と接
続した金属配線を形成する工程；からなるように構成す
る。
アダイオード（SBDと略記する）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関し、 SBDおよびSBD電極ないし配線の微細化を図ることので
きる半導体装置の製造方法を提供とすることを目的と
し、 シリコン半導体基板の上に選択的に絶縁層を形成する
工程；所定パターンの多結晶シリコン層を形成する工
程;CVD法によって金属層をシリコン半導体基板の表出面
および多結晶シリコン層の上に選択的に形成する工程で
あって、ショットキーダイオードおよび配線電極を構成
する工程；コンタクトホールを有する層間絶縁層を形成
する工程；およびコンタクトホールを介して金属層と接
続した金属配線を形成する工程；からなるように構成す
る。
本発明は、半導体装置に関し、より詳しくは、ショッ
トキーバリアダイオード（SBD）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関する。
トキーバリアダイオード（SBD）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関する。
近年、RAMなどの半導体装置は高集積化・微細化が要
求され、SBDおよび電極の形成に要する面積を縮小させ
る必要がある。
求され、SBDおよび電極の形成に要する面積を縮小させ
る必要がある。
従来の半導体装置の製造においては、例えば、第５図
に示すように、SBDを形成する電極、その引き出し電極
および配線をアルミニウム（Al）ないしその合金（Al−
Si,Al−Cu,Al−Si−Cuなど）で形成している。この場合
には、（ｎ型）シリコン半導体基板１を選択酸化してSi
O2絶縁層２を形成し、全面に多結晶シリコンをCVD法で
堆積させ、フォトリソグラフィ工程で所定パターン形状
の多結晶シリコン層3A,3Bを形成する。多結晶シリコン
層3Aにはｐ型不純物をイオン注入して、また、多結晶シ
リコン層3Bにはｎ型不純物をイオン注入して、加熱によ
る熱拡散でｐ型ガードリング4Aおよびｎ型領域4Bを形成
する。次に、全面に絶縁物（SiO2など）をCVD法やスパ
ッタリング法で堆積させ、フォトリソグラフィ工程で所
定パターン形状の層間絶縁層５を形成する。そして、全
面にAlないしAl合金をスパッタリング法や真空蒸着法で
堆積させ、フォトリソグラフィ工程で所定パターン形状
のSBD構成電極部分を含むアルミ配線６を形成する。な
お、第５図中で、SBDと表示したところにショットキー
バリアダイオードが形成されている。全面に絶縁物（Si
O2など）を堆積させて絶縁層７を形成し、必要なところ
を選択エッチングしてコンタクトホールを開口する。そ
れから、金属（Al、Al合金など又はバリアメタル（TiN,
TiWなど）とAl、Al合金）を全面に堆積させ、フォトリ
ソグラフィ工程で所定パターンの金属配線８を形成し
て、半導体装置が得られる。
に示すように、SBDを形成する電極、その引き出し電極
および配線をアルミニウム（Al）ないしその合金（Al−
Si,Al−Cu,Al−Si−Cuなど）で形成している。この場合
には、（ｎ型）シリコン半導体基板１を選択酸化してSi
O2絶縁層２を形成し、全面に多結晶シリコンをCVD法で
堆積させ、フォトリソグラフィ工程で所定パターン形状
の多結晶シリコン層3A,3Bを形成する。多結晶シリコン
層3Aにはｐ型不純物をイオン注入して、また、多結晶シ
リコン層3Bにはｎ型不純物をイオン注入して、加熱によ
る熱拡散でｐ型ガードリング4Aおよびｎ型領域4Bを形成
する。次に、全面に絶縁物（SiO2など）をCVD法やスパ
ッタリング法で堆積させ、フォトリソグラフィ工程で所
定パターン形状の層間絶縁層５を形成する。そして、全
面にAlないしAl合金をスパッタリング法や真空蒸着法で
堆積させ、フォトリソグラフィ工程で所定パターン形状
のSBD構成電極部分を含むアルミ配線６を形成する。な
お、第５図中で、SBDと表示したところにショットキー
バリアダイオードが形成されている。全面に絶縁物（Si
O2など）を堆積させて絶縁層７を形成し、必要なところ
を選択エッチングしてコンタクトホールを開口する。そ
れから、金属（Al、Al合金など又はバリアメタル（TiN,
TiWなど）とAl、Al合金）を全面に堆積させ、フォトリ
ソグラフィ工程で所定パターンの金属配線８を形成し
て、半導体装置が得られる。
上述したようなAlないしAl合金の電極でSBDを構成す
ると、シリコン単結晶板の面方位にSBD特性が依存する
ところがあって、＜111＞面方向をもっぱら用いてい
る。これは＜100＞面を用いるとSBD面積がもっと大きく
なってしまうのと、SBDレベルがデバイス特性の要求レ
ベルと合わないからである。
ると、シリコン単結晶板の面方位にSBD特性が依存する
ところがあって、＜111＞面方向をもっぱら用いてい
る。これは＜100＞面を用いるとSBD面積がもっと大きく
なってしまうのと、SBDレベルがデバイス特性の要求レ
ベルと合わないからである。
AlないしAl合金をアルミ配線に用いると、その形成で
のエッチングのシフト、フォトリソグラフィのズレ、さ
らには、アルミ配線の１層分の使用などでアルミ配線形
成に用する面積が大きくなって微細化の妨げ要因となっ
ている。また、SBDにおいてもその面積の縮小が求めら
れている。
のエッチングのシフト、フォトリソグラフィのズレ、さ
らには、アルミ配線の１層分の使用などでアルミ配線形
成に用する面積が大きくなって微細化の妨げ要因となっ
ている。また、SBDにおいてもその面積の縮小が求めら
れている。
さらに、使用するシリコン基板はその結晶欠陥がより
少ないほうが望ましいので、＜100＞基板を用いるよう
にすることが求められている。しかしながら、従来のAl
又はAl合金のSBD電極ではその面積が大きくなってしま
う。
少ないほうが望ましいので、＜100＞基板を用いるよう
にすることが求められている。しかしながら、従来のAl
又はAl合金のSBD電極ではその面積が大きくなってしま
う。
本発明の目的は、SBDおよびSBD電極ないし配線の微細
化を図ることのできる半導体装置の製造方法を提供する
ことである。
化を図ることのできる半導体装置の製造方法を提供する
ことである。
上述の目的が、下記工程：シリコン半導体基板の上に
選択的に絶縁層を形成する工程；所定パターンの多結晶
シリコン層を形成する工程;CVD法によって金属層をシリ
コン半導体基板の表出面および多結晶シリコン層の上に
選択的に形成する工程であって、ショットキーダイオー
ド（SBD）および配線電極を構成する工程；コンタクト
ホールを有する層間絶縁層を形成する工程；およびコン
タクトホールを介して金属層と接続した金属配線を形成
する工程；からなることを特徴とする半導体装置の製造
方法によって達成される。
選択的に絶縁層を形成する工程；所定パターンの多結晶
シリコン層を形成する工程;CVD法によって金属層をシリ
コン半導体基板の表出面および多結晶シリコン層の上に
選択的に形成する工程であって、ショットキーダイオー
ド（SBD）および配線電極を構成する工程；コンタクト
ホールを有する層間絶縁層を形成する工程；およびコン
タクトホールを介して金属層と接続した金属配線を形成
する工程；からなることを特徴とする半導体装置の製造
方法によって達成される。
SBDを構成することになる金属層を、タングステン
（Ｗ）の選択CVD法で単結晶および多結晶のシリコンの
上に形成するのが好ましく、この場合に、絶縁層（SiO2
層など）の上にはタングステンは堆積させない条件とし
ているわけである。
（Ｗ）の選択CVD法で単結晶および多結晶のシリコンの
上に形成するのが好ましく、この場合に、絶縁層（SiO2
層など）の上にはタングステンは堆積させない条件とし
ているわけである。
本発明によると、SBD電極をアルミ配線に代えてシリ
コン上への金属の選択堆積（成長）による金属層を用い
ることによって、従来のアルミ配線形成での全面堆積後
のフォトリソグラフィ工程がなくなり、アルミ配線（電
極）のカブリなども回避できて、配線の微細化が図れ
る。さらに、SBD電極材料をアルミニウム又はその合金
からタングステンなどの金属に変更することによって、
シリコン面方位依存性がなくかつ所定SBD特性とするSBD
面積が従来より小さくて済む。
コン上への金属の選択堆積（成長）による金属層を用い
ることによって、従来のアルミ配線形成での全面堆積後
のフォトリソグラフィ工程がなくなり、アルミ配線（電
極）のカブリなども回避できて、配線の微細化が図れ
る。さらに、SBD電極材料をアルミニウム又はその合金
からタングステンなどの金属に変更することによって、
シリコン面方位依存性がなくかつ所定SBD特性とするSBD
面積が従来より小さくて済む。
以下、添付図面を参照して、本発明の実施態様例によ
って本発明をより詳しく説明する。
って本発明をより詳しく説明する。
例１ 従来の半導体装置（第５図参照）と同様にSBDを備え
た半導体装置が本発明にしたがって、第1A図〜第1H図に
示すように、製造される。
た半導体装置が本発明にしたがって、第1A図〜第1H図に
示すように、製造される。
第1A図に示すように、ｎ型＜100＞シリコン基板21を
用意し、その上に耐酸化膜となる窒化シリコン（Si
3N4）を全面にCVD法で形成し、フォトリソグラフィ工程
で所定パターンの窒化シリコン層22を形成する。なお、
フォトリソグラフィ工程では、レジストの塗布、所定パ
ターンの露光・現像、およびレジストパターンをマスク
としたエッチングの一連の過程が公知技術で行なわれ
る。
用意し、その上に耐酸化膜となる窒化シリコン（Si
3N4）を全面にCVD法で形成し、フォトリソグラフィ工程
で所定パターンの窒化シリコン層22を形成する。なお、
フォトリソグラフィ工程では、レジストの塗布、所定パ
ターンの露光・現像、およびレジストパターンをマスク
としたエッチングの一連の過程が公知技術で行なわれ
る。
次に、第1B図に示すように、シリコン基板21を熱酸化
処理し、窒化シリコン層22で覆われていないところを酸
化してSiO2（絶縁）層23を形成する。
処理し、窒化シリコン層22で覆われていないところを酸
化してSiO2（絶縁）層23を形成する。
窒化シリコン層22をエッチング除去してから、全面に
多結晶シリコンをCVD法によって堆積させ、第1C図に示
すように、フォトリソグラフィ工程で所定（配線）パタ
ーンの多結晶シリコン層（例えば、厚さ:300nm）24を形
成する。
多結晶シリコンをCVD法によって堆積させ、第1C図に示
すように、フォトリソグラフィ工程で所定（配線）パタ
ーンの多結晶シリコン層（例えば、厚さ:300nm）24を形
成する。
第1D図に示すように、レジストマスク25を多結晶シリ
コン層24の特定部分が表出するように塗布、露光、現像
で形成する。そして、イオン注入法によってｎ型不純物
（P,Asなど）を表出している多結晶シリコン層24にドー
プする。
コン層24の特定部分が表出するように塗布、露光、現像
で形成する。そして、イオン注入法によってｎ型不純物
（P,Asなど）を表出している多結晶シリコン層24にドー
プする。
次に、レジストマスク25を除去して、第1E図に示すよ
うに、別なレジストマスク26を多結晶シリコン層24の残
り部分が表出するように塗布、露光、現像で形成する。
そして、イオン注入法によってｐ型不純物（B,BF2）を
表出している多結晶シリコン層24にドープする。
うに、別なレジストマスク26を多結晶シリコン層24の残
り部分が表出するように塗布、露光、現像で形成する。
そして、イオン注入法によってｐ型不純物（B,BF2）を
表出している多結晶シリコン層24にドープする。
イオン注入後、レジストマスク26を除去し、熱処理し
て、多結晶シリコン層24中の不純物とシリコン基板21へ
熱拡散させる。
て、多結晶シリコン層24中の不純物とシリコン基板21へ
熱拡散させる。
その結果、第1F図に示すように、n+型領域27およびｐ
型領域28を形成する。ｐ型領域28はSBDのガードリング
であり、電界集中による逆方向サージを防止する働きが
ある。公知の洗浄処理を施こしてから、タングステン
（Ｗ）のCVD選択成長によって多結晶シリコン層24の上
およびシリコン基板21の表出面の上にタングステン金属
層（厚さ:100nm）30を形成する。この場合選択成長で
は、例えば、使用ガスにWF6,SiH4およびH2を用い、半導
体基板21を下側から赤外線加熱して300℃の温度にて還
元反応を利用してシリコン上のみにＷを析出堆積させる
ことができる。タングステン金属層30とシリコン基板21
の表出面との接触によってショットキーバリアダイオー
ド（SBD）が形成できる。
型領域28を形成する。ｐ型領域28はSBDのガードリング
であり、電界集中による逆方向サージを防止する働きが
ある。公知の洗浄処理を施こしてから、タングステン
（Ｗ）のCVD選択成長によって多結晶シリコン層24の上
およびシリコン基板21の表出面の上にタングステン金属
層（厚さ:100nm）30を形成する。この場合選択成長で
は、例えば、使用ガスにWF6,SiH4およびH2を用い、半導
体基板21を下側から赤外線加熱して300℃の温度にて還
元反応を利用してシリコン上のみにＷを析出堆積させる
ことができる。タングステン金属層30とシリコン基板21
の表出面との接触によってショットキーバリアダイオー
ド（SBD）が形成できる。
その後に、第1G図に示すように、層間絶縁膜として全
面に絶縁物（SiO2,PSGなど）をCVD法で堆積させて絶縁
層31を形成する。そして、所定のところにコンタクトホ
ール32を開けるために、フォトリソグラフィ工程で絶縁
層31を選択エッチングする。
面に絶縁物（SiO2,PSGなど）をCVD法で堆積させて絶縁
層31を形成する。そして、所定のところにコンタクトホ
ール32を開けるために、フォトリソグラフィ工程で絶縁
層31を選択エッチングする。
次に、第1H図に示すように、金属（Al、Al合金など又
はバリアメタル（TiN,TiWなど）とAl、Al合金）を蒸着
法やスパッタリング法で全面に堆積させ、フォトリソグ
ラフィ工程で所定パターンの金属配線33を形成して、コ
ンタクトホール32を介してタングステン金属層30と接続
した配線となる。このようにして半導体装置を製造する
ことができる。
はバリアメタル（TiN,TiWなど）とAl、Al合金）を蒸着
法やスパッタリング法で全面に堆積させ、フォトリソグ
ラフィ工程で所定パターンの金属配線33を形成して、コ
ンタクトホール32を介してタングステン金属層30と接続
した配線となる。このようにして半導体装置を製造する
ことができる。
例２ 例１の半導体装置を基本としてそれに多結晶シリコン
の抵抗体を付加した場合の半導体装置が、第2A図〜第2C
図に示すように製造される。
の抵抗体を付加した場合の半導体装置が、第2A図〜第2C
図に示すように製造される。
例１での第1C図における多結晶シリコン層24を形成す
る際に、その一部を抵抗体となる多結晶シリコン層部分
24A（第2A図）とする。次に、全面に絶縁物（SiO2,PSG
など）をCVD法で堆積して絶縁層（厚さ:300nm）35を形
成する。
る際に、その一部を抵抗体となる多結晶シリコン層部分
24A（第2A図）とする。次に、全面に絶縁物（SiO2,PSG
など）をCVD法で堆積して絶縁層（厚さ:300nm）35を形
成する。
そして、第2B図に示すように、フォトリソグラフィ工
程で絶縁層35を選択エッチングして、SBDとなる部分の
シリコン基板21を露出させ、端部を除いて多結晶シリコ
ン層24を表出させかつ抵抗体となる多結晶シリコン層部
分24Aでの引き出し電極部開口36を開ける。
程で絶縁層35を選択エッチングして、SBDとなる部分の
シリコン基板21を露出させ、端部を除いて多結晶シリコ
ン層24を表出させかつ抵抗体となる多結晶シリコン層部
分24Aでの引き出し電極部開口36を開ける。
第1F図の場合と同様に、第2C図に示すように、タング
ステンのCVD選択成長によって表出シリコン（すなわ
ち、シリコン基板21、多結晶シリコン層24および開口36
での多結晶シリコン層部分24A）の上にタングステン金
属層（厚さ:100nm）30および30A（開口36の中に）を形
成する。このときに、SBDがシリコン基板21とで形成さ
れる。それから、全面に絶縁物を堆積して絶縁層31を第
1G図の場合と同様に形成し、フォトリソグラフィ工程で
コンタクトホールを所定位置にて開けかつ抵抗体相当域
も絶縁層31を選択エッチングする。次に、金属（Al、Al
合金など又はバリアメタル（TiN,TiWなど）とAl、Al合
金）を全面に堆積させ、フォトリソグラフィ工程でタン
グステン金属層30を接続した金属配線33および抵抗体引
き出し電極となっているタングステン金属層30Aに接続
した金属配線33Aを形成する。このようにしても半導体
装置を製造することができる。この場合には、抵抗体で
のタングステン金属層30Aは金属配線33Aのステップカバ
レッジを改善する。
ステンのCVD選択成長によって表出シリコン（すなわ
ち、シリコン基板21、多結晶シリコン層24および開口36
での多結晶シリコン層部分24A）の上にタングステン金
属層（厚さ:100nm）30および30A（開口36の中に）を形
成する。このときに、SBDがシリコン基板21とで形成さ
れる。それから、全面に絶縁物を堆積して絶縁層31を第
1G図の場合と同様に形成し、フォトリソグラフィ工程で
コンタクトホールを所定位置にて開けかつ抵抗体相当域
も絶縁層31を選択エッチングする。次に、金属（Al、Al
合金など又はバリアメタル（TiN,TiWなど）とAl、Al合
金）を全面に堆積させ、フォトリソグラフィ工程でタン
グステン金属層30を接続した金属配線33および抵抗体引
き出し電極となっているタングステン金属層30Aに接続
した金属配線33Aを形成する。このようにしても半導体
装置を製造することができる。この場合には、抵抗体で
のタングステン金属層30Aは金属配線33Aのステップカバ
レッジを改善する。
上述した例１および２では半導体装置の製造工程を説
明したわけであり、次に、シリコン基板にSBDを形成し
たときの特性を第３図および第４図を用いて説明する。
明したわけであり、次に、シリコン基板にSBDを形成し
たときの特性を第３図および第４図を用いて説明する。
第３図および第４図にて、「Al/TiN/CVD・Ｗ」は本発
明の製造方法に対応しており、シリコン基板上にCVD法
によってタングステン層を形成し、その上にバリアメタ
ルとしてTiN層を形成し、さらに、その上にアルミニウ
ム層を形成することでSBD電極を構成する。「Al/TiN/A
l」は従来例の場合に対応しており、シリコン基板上に
アルミニウム層、TiN層そしてアルミニウム層を順次積
層してSBD電極を構成する。また、「Al/TiN/PVD・Ｗ」
は比較例で、CVD・Ｗの代わりにスパッタリングによっ
て物理的に堆積させてタングステン層を形成する場合で
ある。
明の製造方法に対応しており、シリコン基板上にCVD法
によってタングステン層を形成し、その上にバリアメタ
ルとしてTiN層を形成し、さらに、その上にアルミニウ
ム層を形成することでSBD電極を構成する。「Al/TiN/A
l」は従来例の場合に対応しており、シリコン基板上に
アルミニウム層、TiN層そしてアルミニウム層を順次積
層してSBD電極を構成する。また、「Al/TiN/PVD・Ｗ」
は比較例で、CVD・Ｗの代わりにスパッタリングによっ
て物理的に堆積させてタングステン層を形成する場合で
ある。
第３図は、SBD電極構成の違いおよびシリコン基板面
方位の違いによるバリアハイト（eV）の変動を調べたも
のであり、CVD法タングステン層の場合には基板面方位
依存性がないことがわかる。
方位の違いによるバリアハイト（eV）の変動を調べたも
のであり、CVD法タングステン層の場合には基板面方位
依存性がないことがわかる。
第４図は、＜100＞シリコン基板において、SBD面積と
SBD順方向耐圧との関係を示しており、例えば、10μA,4
00mVの特性が達成する場合に、CVDタングステンの電極
で１μm2の面積で済むが、アルミニウムの電極では25μ
m2の面積を必要とする。したがって、CVDタングステン
を用いれば、デバイス特性の要求レベルに合ったSBD特
性が従来よりも小さい面積で得られる。
SBD順方向耐圧との関係を示しており、例えば、10μA,4
00mVの特性が達成する場合に、CVDタングステンの電極
で１μm2の面積で済むが、アルミニウムの電極では25μ
m2の面積を必要とする。したがって、CVDタングステン
を用いれば、デバイス特性の要求レベルに合ったSBD特
性が従来よりも小さい面積で得られる。
これらのことから、本発明に係る製造方法にしたがっ
て、SBDを含む半導体装置を製造すると、アルミニウム
をSBD電極とする場合とく比べて、＜100＞Si基板の使用
が可能となりかつSBD面積も小さくて済む。
て、SBDを含む半導体装置を製造すると、アルミニウム
をSBD電極とする場合とく比べて、＜100＞Si基板の使用
が可能となりかつSBD面積も小さくて済む。
以上説明したように、本発明によれば、CVD法での金
属選択成長で所定パターン金属層をエッチングステップ
を含むフォトリソグラィ工程を経ることなく形成でき
て、リソグラフィ技術での必要な間隙およびズレなどを
考慮しなくて良く、この金属層が多層配線構造に寄与
し、配線の所用面積を小さくすることができる。さら
に、選択CVD法での金属層はSBD面積の縮小化が達成でき
るだけでなく、シリコン基板の＜100＞面使用を可能に
して結晶欠陥発生が＜111＞面より少ないだけ特性向上
も図れる。これらのことから半導体装置の微細化がで
き、集積度を向上させることができる。特に、バイポー
ラトランジスタ、RAMデバイスにおいてこれら効果が大
きい。
属選択成長で所定パターン金属層をエッチングステップ
を含むフォトリソグラィ工程を経ることなく形成でき
て、リソグラフィ技術での必要な間隙およびズレなどを
考慮しなくて良く、この金属層が多層配線構造に寄与
し、配線の所用面積を小さくすることができる。さら
に、選択CVD法での金属層はSBD面積の縮小化が達成でき
るだけでなく、シリコン基板の＜100＞面使用を可能に
して結晶欠陥発生が＜111＞面より少ないだけ特性向上
も図れる。これらのことから半導体装置の微細化がで
き、集積度を向上させることができる。特に、バイポー
ラトランジスタ、RAMデバイスにおいてこれら効果が大
きい。
第1A図〜第1H図は、本発明の製造方法にしたがって半導
体装置を製造する工程での半導体装置の要部断面図であ
り、 第2A図〜第2C図は、本発明の製造方法で抵抗体を付加し
た半導体装置を製造する工程での半導体装置の要部断面
図であり、 第３図は、シリコン基板面方位に応じたSBD電極構成と
バリアハイトとの関係を示すグラフであり、 第４図は、＜100＞Si基板でのSBD面積とSBD順方向耐圧
との関係を示すグラフであり、 第５図は、従来の半導体装置の要部断面図である。 21……シリコン基板、23……絶縁層、 24……多結晶シリコン層、 28……ガードリングの不純物拡散領域、 30……CVD法選択成長の金属（タングステン）層、 31……絶縁層、33……金属配線、 SBD……ショットキーバリアダイオード。
体装置を製造する工程での半導体装置の要部断面図であ
り、 第2A図〜第2C図は、本発明の製造方法で抵抗体を付加し
た半導体装置を製造する工程での半導体装置の要部断面
図であり、 第３図は、シリコン基板面方位に応じたSBD電極構成と
バリアハイトとの関係を示すグラフであり、 第４図は、＜100＞Si基板でのSBD面積とSBD順方向耐圧
との関係を示すグラフであり、 第５図は、従来の半導体装置の要部断面図である。 21……シリコン基板、23……絶縁層、 24……多結晶シリコン層、 28……ガードリングの不純物拡散領域、 30……CVD法選択成長の金属（タングステン）層、 31……絶縁層、33……金属配線、 SBD……ショットキーバリアダイオード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/872 H01L 29/47 H01L 21/3205
Claims (2)
- 【請求項１】シリコン半導体基板の上に選択的に絶縁層
を形成する工程； 所定パターンの多結晶シリコン層を形成する工程； CVD法によって金属層を前記シリコン半導体基板の表出
面および前記多結晶シリコン層の上に選択的に形成する
工程であって、ショットキーダイオードおよび配線電極
を構成する工程； コンタクトホールを有する層間絶縁層を形成する工程；
および 前記コンタクトホールを介して前記金属層と接続した金
属配線を形成する工程； からなることを特徴とする半導体装置の製造方法。 - 【請求項２】前記金属層をタングステンの選択CVD法に
よって形成することを特徴とする請求項１記載の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219922A JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
| DE69122710T DE69122710D1 (de) | 1990-08-23 | 1991-08-20 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Schottky Kontaktdiode |
| EP91307654A EP0475607B1 (en) | 1990-08-23 | 1991-08-20 | Method of producing semiconductor device including Schottky barrier diode |
| KR1019910014642A KR950009818B1 (ko) | 1990-08-23 | 1991-08-23 | 쇼트키 장벽 다이오드를 포함하는 반도체 장치 및 그 제조방법 |
| US08/240,392 US5478764A (en) | 1990-08-23 | 1994-05-10 | Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219922A JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04103170A JPH04103170A (ja) | 1992-04-06 |
| JP3023853B2 true JP3023853B2 (ja) | 2000-03-21 |
Family
ID=16743125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219922A Expired - Fee Related JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
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| EP (1) | EP0475607B1 (ja) |
| JP (1) | JP3023853B2 (ja) |
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| US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
| US5716880A (en) * | 1997-02-20 | 1998-02-10 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for forming vertical polysilicon diode compatible with CMOS/BICMOS formation |
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| US6417554B1 (en) * | 2000-04-27 | 2002-07-09 | International Rectifier Corporation | Latch free IGBT with schottky gate |
| US7229866B2 (en) * | 2004-03-15 | 2007-06-12 | Velox Semiconductor Corporation | Non-activated guard ring for semiconductor devices |
| US7227207B2 (en) * | 2005-03-03 | 2007-06-05 | International Business Machines Corporation | Dense semiconductor fuse array |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
| US9502585B2 (en) * | 2015-04-17 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky barrier diode and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4261095A (en) * | 1978-12-11 | 1981-04-14 | International Business Machines Corporation | Self aligned schottky guard ring |
| DE2924427A1 (de) * | 1979-06-16 | 1980-12-18 | Hoechst Ag | Verwendung einer begasungseinrichtung bei photochemischen gas-fluessig-reaktionen |
| US4254428A (en) * | 1979-12-28 | 1981-03-03 | International Business Machines Corporation | Self-aligned Schottky diode structure and method of fabrication |
| EP0057135B1 (en) * | 1981-01-23 | 1985-09-04 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Low resistance schottky diode on polysilicon/metal-silicide |
| US4379832A (en) * | 1981-08-31 | 1983-04-12 | International Business Machines Corporation | Method for making low barrier Schottky devices of the electron beam evaporation of reactive metals |
| JPS60201666A (ja) * | 1984-03-27 | 1985-10-12 | Nec Corp | 半導体装置 |
| US4619035A (en) * | 1984-06-23 | 1986-10-28 | Nippon Gakki Seizo Kabushiki Kaisha | Method of manufacturing a semiconductor device including Schottky barrier diodes |
| JPS61274325A (ja) * | 1985-05-29 | 1986-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
| US4724223A (en) * | 1986-12-11 | 1988-02-09 | Gte Laboratories Incorporated | Method of making electrical contacts |
| JPS63193571A (ja) * | 1987-02-05 | 1988-08-10 | Nec Corp | 縦形シヨツトキ電界効果トランジスタの形成方法 |
| US4985372A (en) * | 1989-02-17 | 1991-01-15 | Tokyo Electron Limited | Method of forming conductive layer including removal of native oxide |
| JPH03148832A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-08-23 JP JP2219922A patent/JP3023853B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-20 EP EP91307654A patent/EP0475607B1/en not_active Expired - Lifetime
- 1991-08-20 DE DE69122710T patent/DE69122710D1/de not_active Expired - Lifetime
- 1991-08-23 KR KR1019910014642A patent/KR950009818B1/ko not_active IP Right Cessation
-
1994
- 1994-05-10 US US08/240,392 patent/US5478764A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69122710D1 (de) | 1996-11-21 |
| EP0475607A3 (en) | 1992-07-22 |
| EP0475607A2 (en) | 1992-03-18 |
| EP0475607B1 (en) | 1996-10-16 |
| KR950009818B1 (ko) | 1995-08-28 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |