JPH0845878A

JPH0845878A - 半導体装置の製造方法

Info

Publication number: JPH0845878A
Application number: JP20135294A
Authority: JP
Inventors: Yoichi Ejiri; 洋一江尻; Takayuki Gomi; 孝行五味
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-02
Filing date: 1994-08-02
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】後の高温処理工程におけるシリサイド化反応
を抑制する。【構成】第１工程で基体１表面に絶縁膜２を形成した
後、リソグラフィとエッチングとによって絶縁膜２にコ
ンタクトホール３を設ける。第２工程で、そのコンタク
トホール３の内面を覆う状態で絶縁膜２上に、チタンシ
リサイド、モリブデンシリサイド、プラチナシリサイ
ド、ニッケルシリサイド、コバルトシリサイド、パラジ
ウムシリサイドおよびニオブシリサイドのうちの少なく
とも一種類からなるシリサイド薄膜４を形成する。第３
工程では、コンタクトホール３内に形成されたシリサイ
ド薄膜４の表面を覆う状態でそのシリサイド薄膜４上
に、密着層５を形成する。そして第４工程で、コンタク
トホール３内に、シリサイド薄膜４と密着層５とを介し
て導電材料を埋込んで電極６ａを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンタクトホール内に
埋込み電極を有する半導体装置の製造方法に関するもの
である。

【０００２】

【従来の技術】半導体デバイスの高密度化にしたがって
配線技術は微細化、多層化の方向に進んでいる。そし
て、高歩留りでかつ高信頼性のコンタクトの形成技術は
必須のものになっている。

【０００３】そのような中で、コンタクトホールの金属
埋込み技術としては、高温スパッタリングやリフロース
パッタリングなどの方法が広く用いられている。また、
化学的気相成長（以下、ＣＶＤと記す）による選択成
長、ブランケットＣＶＤまたはブランケットＣＶＤとエ
ッチバックとの組合せなどの方法も広く用いられてい
る。

【０００４】ところでこれらの技術では、基板を構成す
るシリコン（Ｓｉ）とコンタクトホールに埋込んだ金属
との反応を防止するために、Ｓｉと金属との間にバリヤ
メタルを設けている。またバリヤメタルを設けることに
よって、Ｓｉと金属との密着性の向上を図っている。た
だしバリヤメタルを設けた場合には、バリヤメタルとＳ
ｉとの接触でコンタクト抵抗値が増大する。そこで一般
には、バリヤメタルとＳｉとの界面にさらに例えばチタ
ン（Ｔｉ）からなる高融点金属を介在させて、オーミッ
クで低抵抗のコンタクト部を形成している。

【０００５】例えば図１１に示すように、Ｓｉ基板５０
上の絶縁層５１に設けられたコンタクトホール５２に
は、その内面を覆う状態にＴｉからなる高融点金属膜５
３と窒化チタン（ＴｉＮ）からなるバリヤメタル層５４
とを形成している。そしてコンタクトホール５２に、高
融点金属膜５３とバリヤメタル層５４とを介してタング
ステン（Ｗ）を埋込んで電極５５を形成している。なお
図１１では、電極５５上にさらにＴｉ膜５６とアルミニ
ウム（Ａｌ）膜５７とからなる配線５８を形成した状態
を示している。

【０００６】

【発明が解決しようとする課題】ところがＳｉ基板上に
高融点金属膜を設けた場合には、その後のアニール処理
やＣＶＤ等の高温処理工程によって、高融点金属膜とＳ
ｉ基板とのシリサイド化反応が進む。そして図１２に示
すように、高融点金属膜５３とＳｉ基板５０との界面に
シリサイド層５９が形成される。高融点金属膜５３によ
るシリサイド化は、根本的にはコンタクト部のＳｉを消
費することになる。したがってシリサイド化の過剰な進
行は、コンタクト抵抗値の増大、リーク電流の増大およ
び接合の破壊などの原因になる。

【０００７】また、高融点金属膜５３およびバリヤメタ
ル層５４の形成時のカバレッジは、コンタクトホール５
２の径、深さおよびアスペクト比に大きく依存する。こ
のため、コンタクトホール５２の種類によって高融点金
属膜５３の膜厚が異なる。一方、シリサイド化により消
費されるＳｉ量は高融点金属の量に依存する。また、シ
リサイド化はＳｉの表面状態や結晶粒径などの影響を受
ける。その結果、シリサイド化反応の不均一化が生じ
る。

【０００８】したがって、その後の高温処理工程におけ
る高融点金属膜５３とＳｉ基板５０とのシリサイド化反
応の進行は、コンタクト抵抗値のバラツキを発生させ
る。またコンタクト部、ひいては配線の微細化を阻む要
因にもなる。本発明は上記課題を解決するためになされ
たものであり、後の高温処理工程におけるシリサイド化
反応を抑制できる半導体装置の製造方法を提供すること
を目的としている。

【０００９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、まず第１工程で基体表面に絶縁膜を形成す
る。その後、リソグラフィとエッチングとによって上記
絶縁膜にコンタクトホールを設ける。次いで第２工程
で、そのコンタクトホールの内面を覆う状態で上記絶縁
膜上に、チタンシリサイド、モリブデンシリサイド、プ
ラチナシリサイド、ニッケルシリサイド、コバルトシリ
サイド、パラジウムシリサイドおよびニオブシリサイド
のうちの少なくとも一種類からなるシリサイド薄膜を形
成する。続いて第３工程では、上記コンタクトホール内
に形成されたシリサイド薄膜の表面を覆う状態でそのシ
リサイド薄膜上に、密着層を形成する。そして第４工程
で、上記コンタクトホール内に、上記シリサイド薄膜と
上記密着層とを介して導電材料を埋込んで電極を形成す
る方法である。

【００１０】また本発明は、上記第２工程で形成するシ
リサイド薄膜を物理的蒸着法によって形成する方法であ
る。

【００１１】さらに本発明は、上記第１工程に先立ち次
の３つの工程を行う。すなわち、上記基体に埋込み拡散
層を形成し、この後その基体上にエピタキシャル層を形
成する工程を行う。またそのエピタキシャル層に、素子
を形成しようとする第１領域と電極取出部を形成しよう
とする第２領域とを分離する状態に素子分離領域を形成
する。これとともに第１領域と第２領域とのエピタキシ
ャル層表面に絶縁薄膜を形成し、さらに第２領域のエピ
タキシャル層に拡散層を形成する工程を行う。そして上
記３つの工程を行った後、素子分離領域と絶縁薄膜との
表面を上記基体の表面として上記第１工程から上記第４
工程までを行う。このことによって、第１領域に上記素
子としてショットキーバリアダイオードを形成するとと
もに第２領域に上記電極取出部を形成する方法である。

【００１２】

【作用】本発明では、まずコンタクトホールの内面を覆
う状態にシリサイド薄膜を形成するため、コンタクト部
において基体とシリサイド薄膜とが接触する。そしてシ
リサイド薄膜を、熱力学的に一番安定な化学量論的組成
のＴｉＳｉ₂、ＭｏＳｉ₂、ＰｔＳｉ、ＮｉＳｉ₂、Ｃ
ｏＳｉ₂、Ｐｄ₂ＳｉおよびＮｂＳｉ₂のうちの少なく
とも一種類からなるように形成する。このため、後の高
温処理工程の際には、シリサイド化反応が抑制されて基
体のシリコンが消費されない。またシリサイド化反応が
抑制されてシリコンが消費されないために、高温処理工
程後もシリサイド薄膜は所望の膜厚に保持される。

【００１３】また本発明では、シリサイド薄膜の形成に
物理的蒸着法を用いるので、化学量論的に安定なシリサ
イド膜が得られ易い。そのため、シリサイド薄膜の形成
時にも基体のシリコンが消費されない。さらに本発明で
は、コンタクトホールの底部に、エピタキシャル層とエ
ピタキシャル層表面の絶縁薄膜とシリサイド薄膜の積層
構造が形成されるため、それらの界面には所定のショッ
トキー障壁高さが得られる。

【００１４】

【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。図１は本発明の第１
実施例を示す工程図である。この実施例では、予めｎ⁺
の拡散層１ａを形成したｐ型のＳｉ基板を基体１として
用いる。

【００１５】そして図１（ａ）に示す第１工程では、例
えばＣＶＤ法によって、基体１表面にＳｉＯ₂からなる
絶縁膜２を例えば０．３〜１μｍ程度の膜厚に形成す
る。その後、リソグラフィとエッチングとによって、絶
縁膜２に拡散層１ａに通じるコンタクトホール３を形成
する。

【００１６】次いで図１（ｂ）に示す第２工程と第３工
程とを行う。まず第２工程では、スパッタリング法によ
って、絶縁膜２上にモリブデンシリサイド（ＭｏＳ
ｉ₂）からなるシリサイド薄膜４を例えば２０〜５０ｎ
ｍ程度の膜厚に形成する。この際、コンタクトホール３
の内面も覆う状態でシリサイド薄膜４を形成する。

【００１７】シリサイド薄膜４は上記ＭｏＳｉ₂の他、
チタンシリサイド（ＴｉＳｉ₂）、プラチナシリサイド
（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ₂）、コ
バルトシリサイド（ＣｏＳｉ₂）、パラジウムシリサイ
ド（Ｐｄ₂Ｓｉ）およびニオブシリサイド（ＮｂＳ
ｉ₂）のうちの少なくとも一種類で構成する。

【００１８】またシリサイド薄膜４は、物理的蒸着法
（以下、ＰＶＤ法と記す）によって形成されれば上記ス
パッタリング法に限定されない。ＰＶＤ法では、例えば
シリサイド薄膜４を構成する成分それぞれからなるソー
ス源またはターゲットを同時に用いることでシリサイド
薄膜４を形成することができる。または目的のシリサイ
ドをターゲットに用いることで、そのシリサイド薄膜４
を形成することもできる。

【００１９】次に第３工程では、スパッタリング法によ
ってシリサイド薄膜４上に、例えばＴｉＮからなるバリ
アメタルで密着層５を形成する。この際、密着層５を例
えば５０〜１５０ｎｍ程度の膜厚に形成する。また密着
層５を、コンタクトホール３内に形成されたシリサイド
薄膜４の表面をも覆う状態に形成する。なおＴｉＮから
なる密着層５は、スパッタリング法によってシリサイド
薄膜４上にＴｉを堆積した後、窒素（Ｎ₂）雰囲気中で
６５０℃程度で熱窒化することによっても形成可能であ
る。

【００２０】続いて図１（ｃ）に示す第４工程では、一
般に用いられているシラン（ＳｉＨ₄）＋六フッ化タン
グステン（ＷＦ₆）＋水素（Ｈ₂）のガス系を使用し、
４００〜５００℃程度の温度でＣＶＤ法を行う。そし
て、例えばタングステン（Ｗ）からなる導電材料を、コ
ンタクトホール３内を埋込む状態で密着層５上に堆積
し、導電膜６を形成する。

【００２１】その後、六フッ化イオウ（ＳＦ₆）＋塩素
（Ｃｌ₂）＋ジフルオロメタン（ＣＨ₂Ｆ₂）のガス系
を用い、マイクロ波電力を８００〜９００Ｗ程度、高周
波電力を３０〜１００Ｗの条件で全面をエッチバックす
る。これによって、絶縁膜２上面位置までのシリサイド
薄膜４、密着層５および導電膜６を除去する。そして、
図１（ｄ）に示すようにコンタクトホール３内にシリサ
イド薄膜４と密着層５とを介してＷの電極６ａを形成す
る。

【００２２】エッチバックに用いるガス系は上記の他
に、例えばＳＦ₆＋酸素（Ｏ₂）＋Ｃｌ₂＋アルゴン
（Ａｒ）のガス系やＳＦ₆＋ジクロロテトラフルオロエ
タン（Ｃ₂Ｃｌ₂Ｆ₄）のガス系を使用することができ
る。以上の工程によって、コンタクトホール３内にシリ
サイド薄膜４と密着層５とを介して電極６ａを埋込んで
なるコンタクト部７を備えた半導体装置が製造される。

【００２３】なお、コンタクト部７上に配線を設ける場
合は、例えば次のようにして行う。図２は配線配線の一
形成例を示す断面図である。まずスパッタリング法によ
って、コンタクト部７および絶縁膜２上にＴｉ膜８とＡ
ｌ−Ｓｉ膜９とを順に形成する。そして、フォトリソグ
ラフィおよび反応性イオンエッチング（以下、ＲＩＥと
記す）を行うことによってパターンニングし、コンタク
ト部７に接続する配線１０を形成する。

【００２４】上記の第１実施例では、まずコンタクトホ
ール３の内面を覆う状態にシリサイド薄膜４を形成した
後、そのシリサイド薄膜４を覆う状態に密着層５を形成
する。このため、Ｓｉからなる基体１の拡散層１ａ上に
は、シリサイド薄膜４が直接接触する状態で設けられ
る。しかもシリサイド薄膜４を、熱力学的に一番安定で
かつ最も低抵抗値を示す化学量論的組成のＴｉＳｉ₂、
ＭｏＳｉ₂、ＰｔＳｉ、ＮｉＳｉ₂、ＣｏＳｉ₂、Ｐｄ
₂ＳｉおよびＮｂＳｉ₂のうちの少なくとも一種類で構
成する。

【００２５】よって、後のアニール処理やＣＶＤ等の高
温処理工程の際には、シリサイド化反応が抑制される。
つまりコンタクト部７のＳｉが消費されないので、コン
タクト抵抗値やリーク電流の増大がなくしかも接合の破
壊のないコンタクト部７が得られることになる。

【００２６】またシリサイド化反応が抑制されてＳｉが
消費されないので、上記高温処理後もシリサイド薄膜４
は所望の膜厚に保持される。その結果、コンタクト抵抗
値のバラツキのないしかも微細なコンタクト部７を形成
することができる。さらにシリサイド薄膜４の形成には
ＰＶＤ法を用いるので、化学量論的に安定なシリサイド
薄膜が得られ易い。このため、シリサイド薄膜４の形成
時にも基体１のＳｉが消費されない。

【００２７】したがって第１実施例によれば、高信頼性
でかつ微細なコンタクト部７を有する半導体装置を高歩
留りで製造することができるので、半導体装置の高密度
化、高集積化および高信頼性化を図ることができる。

【００２８】なお上記第１実施例の第４工程では、導電
膜６の堆積後にエッチバックを行って電極６ａを形成
し、さらに配線１０を形成した。しかしながらこのエッ
チバック工程は必ずしも必要でなく、例えば図３に示す
第１の変形例のように配線１１を形成することができ
る。

【００２９】すなわち、上記と同様の方法で密着層５上
に導電膜６を形成した後、導電膜６上にさらにＴｉ膜８
とＡｌ−Ｓｉ膜９とを順次形成する。次いで、フォトリ
ソグラフィおよびＲＩＥを行うことによってＴｉ膜８お
よびＡｌ−Ｓｉ膜９とともにシリサイド薄膜４、密着層
５および導電膜６をパターンニングする。そしてコンタ
クトホール３内にシリサイド薄膜４と密着層５とを介し
て電極６ａを形成する。このこととともに、シリサイド
薄膜４、密着層５および導電膜６を一部として用いたＴ
ｉ膜８とＡｌ−Ｓｉ膜９とからなる配線１１を形成す
る。

【００３０】この方法によれば、上記導電膜６堆積後の
エッチバック工程がなくなるので、工程数を一つ削減す
ることができる。また上記第１実施例の第４工程では、
導電膜６のエッチバックとともにシリサイド薄膜４およ
び密着層５もエッチバックしたが、例えば図４に示す第
２の変形例のように導電膜６だけをエッチバックしても
良い。

【００３１】その場合には、密着層５上とコンタクトホ
ール３内に形成された電極６ａ上とにＴｉ膜８とＡｌ−
Ｓｉ膜９とを順次形成する。その後、フォトリソグラフ
ィおよびＲＩＥを行うことによってＴｉ膜８およびＡｌ
−Ｓｉ膜９とともにシリサイド薄膜４および密着層５を
パターンニングする。そして、シリサイド薄膜４および
密着層５を一部として用いたＴｉ膜８とＡｌ−Ｓｉ膜９
とからなる配線１２を形成する。

【００３２】さらに上記実施例では、密着層５にＴｉＮ
を用いた場合を説明したがこれに限定されない。例え
ば、Ｔｉ、タンタル（Ｔａ）、Ｗ、ニオブ（Ｎｂ）など
の高融点金属の窒化物、酸窒化チタン（ＴｉＯＮ）、タ
ングステン−チタン合金（ＴｉＷ）などのＴｉ化合物や
Ｔｉ合金を用いることができる。その他、タングステン
シリサイド（ＷＳｉ₂）、窒化タングステン（Ｗ₂Ｎ）
等のＷ合金やＷ化合物を用いることも可能である。また
Ｔｉ、Ｔｉ化合物、Ｔｉ合金の組み合わや、Ｗ、Ｗ合
金、Ｗ化合物の組合せで密着層５を形成することもでき
る。

【００３３】また上記実施例および変形例では、導電膜
６を形成する導電材料にＷを用いたが、ＡｌまたはＡｌ
合金や銅（Ｃｕ）またはＣｕ合金を用いることも可能で
ある。さらに上記実施例および変形例では、配線１１の
材料にＡｌ−Ｓｉを用いたが、Ａｌやその他のＡｌ合
金、ＣｕやＣｕ合金を用いることもできる。

【００３４】また基体１の拡散層１ａは特に限定され
ず、例えばエミッタ領域、ベース領域、コレクタ領域、
ソース／ドレイン領域もしくはその他の不純物拡散領域
からなる。また上記実施例では拡散層１ａ上の絶縁膜２
にコンタクトホール３を形成した場合について説明した
が、拡散層１ａ上以外の絶縁膜２にコンタクトホール３
を形成することも可能である。その場合にも基体１は特
に限定されず、例えばゲート電極層、その他の電極層あ
るいは多層配線層などからなる。

【００３５】次に、本発明の第２実施例を図５の（その
１）および図６の（その２）に示す工程図を用いて説明
する。第２実施例は、バイポーラ（以下、Ｂｉｐト記
す）トランジスタ形成プロセスの一部を利用しつつ、シ
ョットキーバリアダイオードを形成する場合の例であ
る。この実施例では、抵抗値が３〜２０Ω・ｃｍ程度の
ｐ型の半導体基板を基体２０として用いる。

【００３６】まず図５（ａ）に示すように、アンチモン
（Ｓｂ）またはヒ素（Ａｓ）の固層拡散によって基体２
０にｎ⁺型の埋込み拡散層２０ａを形成する。その後エ
ピタキシャル技術によって、基体２０上に抵抗値が０．
３〜５．０Ω・ｃｍ程度のｎ型のエピタキシャル層２１
を例えば０．３〜３．０μｍ程度の膜厚に形成する。

【００３７】次いで図５（ｂ）に示すように、１１００
℃程度のＬＯＣＯＳによって、エピタキシャル層２１に
例えば０．４〜１μｍ程度の膜厚の酸化膜からなる素子
分離領域２２を形成する。そして素子分離領域２２の形
成によって、素子を形成しようとする第１領域２３と電
極取出部を形成しようとする第２領域２４とを分離す
る。また素子分離領域２２の形成の際、第１領域２３と
第２領域２４とのエピタキシャル層２１表面に絶縁薄膜
（図示せず）を形成する。

【００３８】続いて全面にレジスト膜４０を形成した
後、リソグラフィーとエッチングとによってレジスト膜
４０をパターンニングする。このレジスト膜４０をマス
クにしてイオン注入を行い、第２領域２１ｂに例えばリ
ン（Ｐ）を３×１０¹⁵〜１×１０¹⁶ｃｍ^-3程度導入す
る。その後、レジスト膜４０を除去する。

【００３９】さらに図５（ｃ）に示すように、アニール
処理を行って導入したＰを拡散させて、第２領域２４の
エピタキシャル層２１に拡散層２１ａを形成する。また
続いて、全面をフォトレジストで被覆した後エッチバッ
クすることによって、素子分離領域２２の酸化膜の上面
を平坦化する。

【００４０】次に図５（ｄ）に示すように、リソグラフ
ィーとエッチングとによって第１領域２３、第２領域２
４およびそれらの間の素子分離領域２２を被覆する状態
にレジスト膜４１を設ける。そしてレジスト膜４１をマ
スクにして、ホウ素（Ｂ）を１×１０¹³〜８×１０¹³ｃ
ｍ^-3程度イオン注入する。このことにより、埋込み拡散
層２０ａを囲む素子分離領域２２の下面側にチャネルス
トッパ２５を形成する。その後、レジスト膜４１を除去
する。

【００４１】以上の工程を行った後は、基体２０上に形
成された素子分離領域２２とエピタキシャル層２１との
表面を基体２０の表面として、第１実施例で説明した第
１工程〜第４工程までを行う。図示しないが、Ｂｉｐト
ランジスタ形成領域においては、第１工程の終了前まで
にベース領域、エミッタ領域を形成する。

【００４２】そして、図６（ｅ）に示す第１工程では、
ＣＶＤ法によってＳｉＯ₂からなる絶縁膜２６を例えば
０．３〜１μｍ程度の膜厚に形成する。その後、通常の
Ｂｉｐトランジスタ形成プロセスにより熱処理やその他
の工程を行う。続いて絶縁膜２６上にレジスト膜４２を
形成した後、リソグラフィとエッチングとによってレジ
スト膜４２をパターンニングする。

【００４３】そしてレジスト膜４２をマスクにしてＲＩ
Ｅを行い、第１領域２３と第２領域２４との絶縁膜２６
にそれぞれコンタクトホール２７を形成する。なお、図
６（ｅ）では第１領域２３に複数のコンタクトホール２
７を形成した場合を示している。

【００４４】次いで、図６（ｆ）に示す第２工程〜第４
工程を行う。まず第２工程では、スパッタリング法によ
って、絶縁膜２上にＭｏＳｉ₂からなるシリサイド薄膜
２８を例えば１０〜１００ｎｍ程度の膜厚に形成する。
その際、コンタクトホール２７の内面も覆う状態でシリ
サイド薄膜２８を形成する。この場合にもシリサイド薄
膜２８は上記ＭｏＳｉ₂の他、ＴｉＳｉ₂、ＭｏＳ
ｉ₂、ＰｔＳｉ、ＮｉＳｉ₂、ＣｏＳｉ₂、Ｐｄ₂Ｓｉ
およびＮｂＳｉ₂のうちの少なくとも一種類で構成す
る。

【００４５】続いて第３工程では、スパッタリング法に
よって、シリサイド薄膜２８上に例えばＴｉＮからなる
密着層２９を５０〜２００ｎｍ程度の膜厚に形成する。
また密着層２９を、コンタクトホール２７内に形成され
たシリサイド薄膜２８の表面をも覆う状態に形成する。

【００４６】次に第４工程では上記第１実施例と同様の
条件でＣＶＤ法を行い、Ｗからなる導電材料を、コンタ
クトホール２７内を埋込む状態で密着層２９上に堆積す
る。続いてエッチバックを行い、絶縁膜２６上面位置ま
でのシリサイド薄膜２８、密着層２９およびＷの導電膜
３０を除去する。そして、図１（ｄ）に示すようにコン
タクトホール２７内にシリサイド薄膜２８と密着層２９
とを介してＷの電極３０ａを形成する。

【００４７】以上の工程によって、コンタクトホール２
７内にシリサイド薄膜２８と密着層２９とを介して電極
３０ａを埋込んでなるコンタクト部３１が形成される。
この実施例では、第１領域２３にコンタクトホール２７
を複数設けているので、第１領域２３には複数のコンタ
クト部３１が形成される。そして、第１領域２３に素子
としてショットキーバリアダイオード３２が形成され、
また第２領域２４に取出電極部３３が形成された半導体
装置が得られる。

【００４８】なお、Ｂｉｐトランジスタ形成プロセスで
は、図示しないがショットキーバリアダイオード３２が
形成されないその他の第１領域に、Ｂｉｐトランジスタ
のベースおよびエミッタが形成される。また、電極取出
部が形成されないその他の第２領域には、コレクタ取出
電極部が形成される。

【００４９】また通常のＢｉｐデバイス形成プロセスで
の配線形成時に、図６（ｇ）に示す配線工程を行う。ま
ずスパッタリング法によって、コンタクト部３１上およ
び絶縁膜２６上にＴｉとＡｌ−Ｓｉとを順に形成する。
次に、Ｔｉ／Ａｌ−Ｓｉ膜３４上にレジスト膜４３を形
成した後、リソグラフィとエッチングとによってレジス
ト膜４３をパターンニングする。

【００５０】次いでレジスト膜４３をマスクにしてＲＩ
Ｅを行うことによって、Ｔｉ／Ａｌ−Ｓｉ膜３４をパタ
ーンニングする。そして、図６（ｈ）に示すようにコン
タクト部３１に接続する配線３５を形成する。

【００５１】上記の第２実施例では、コンタクトホール
２７を被覆する状態でシリサイド薄膜２８を形成する。
このため、コンタクトホール２７の底部には、ｎ型のエ
ピタキシャル層２１、エピタキシャル層２１表面の絶縁
薄膜およびシリサイド薄膜２８の積層構造が得られる。
そしてこのシリサイド薄膜２８と絶縁薄膜とｎ型のエピ
タキシャル層２１との界面では、所定のショットキー障
壁高さが得られる。

【００５２】こうして得られた半導体装置の印加電圧と
電流との特性図を図７に示す。なお、図７において縦軸
は電流（Ａ）であり、横軸は印加電圧（Ｖ）である。図
示したように、上記実施例で得られた半導体装置では良
好なダイオード特性が得られた。また、シリサイド薄膜
２８をＭｏＳｉ₂の他にＰｔＳｉやＴｉＳｉ₂で形成し
た場合も同様に良好なダイオード特性が得られた。ただ
し、ショットキー障壁高さは物質により固有のものであ
るので、それぞれ形成されたショットキーバリアダイオ
ードの絶縁薄膜のバイアス特性は異なっていた。

【００５３】したがって上記第２実施例では、第１領域
２３に良好なダイオード特性を有するショットキーバリ
アダイオードを形成することができる。しかも、ショッ
トキーバリアダイオードの形成はＢｉｐトランジスタ形
成プロセスの一部を利用して行うことができる。つま
り、Ｂｉｐトランジスタの形成とともに特別な工程を追
加することなく効率良くショットキーバリアダイオード
を形成できる。

【００５４】なお上記第２実施例の第４工程では、導電
膜３０の堆積後にエッチバックを行って電極３０ａを形
成し、さらに配線３５を形成した。しかしながら、例え
ば図８に示す変形例のように配線３６を形成することも
できる。

【００５５】すなわち、エッチバックを行わずに導電膜
３０上にＴｉ／Ａｌ−Ｓｉ膜３４を形成した後、Ｔｉ／
Ａｌ−Ｓｉ膜３４のパターンニングを行うとともにシリ
サイド薄膜２８、密着層２９および導電膜３０をパター
ンニングする。そして、シリサイド薄膜２８、密着層２
９および導電膜３０を一部として用いた配線３６を形成
する。

【００５６】また上記第２実施例では、第１領域２３に
複数のコンタクト部３１を形成した場合について説明し
た。しかしながら、複数のコンタクト部３１を一つにま
とめた例えば図９に示す第１変形例のようなストレッチ
タイプのコンタクト部３７としても良い。

【００５７】また、図１０に示す第２変形例のようなス
トレッチタイプのコンタクト部３８を形成することも可
能である。すなわち導電膜３０の形成後に、導電膜３０
だけをエッチバックする。エッチバックによって、第１
領域２３のコンタクトホール２７には導電膜３０がサイ
ドウォール状に形成される。次いで、コンタクトホール
２７内を埋込む状態で密着層２９上にＴｉ／Ａｌ−Ｓｉ
膜３４を形成する。この後、フォトリソグラフィおよび
ＲＩＥを行うことによってＴｉ／Ａｌ−Ｓｉ膜３４、シ
リサイド薄膜２８および密着層２９をパターンニングす
る。

【００５８】そしてシリサイド薄膜２８、密着層２９を
一部として用いたＴｉ／Ａｌ−Ｓｉ膜３４からなる配線
３９を形成するとともに、コンタクト部３８を得る。こ
のタイプのコンタクト部３８でも、特性の良好なショッ
トキーバリアダイオードを形成できるのは言うまでもな
い。

【００５９】

【発明の効果】以上説明したように本発明では、コンタ
クト部において熱力学的に一番安定な化学量論的組成の
シリサイド膜が基体に接触するので、後の高温処理工程
の際には、シリサイド化反応が抑制されて基体のＳｉが
消費されない。よって、コンタクト抵抗値やリーク電流
の増大がなくしかも接合の破壊のないコンタクト部を形
成することができる。またＳｉが消費されず、高温処理
工程後もシリサイド薄膜は所望の膜厚に保持されるの
で、コンタクト抵抗値のバラツキのないしかも微細なコ
ンタクト部を形成することができる。

【００６０】さらに本発明では、シリサイド薄膜の形成
にＰＶＣ法を用いるため、化学量論的に安定な膜が得ら
れ易い。その結果、シリサイド薄膜の形成時における基
体のＳｉの消費を防止することができる。したがって本
発明によれば、高信頼性でかつ微細なコンタクト部を有
する半導体装置を高歩留りで製造することができる。そ
して、半導体装置の高密度化、高集積化および高信頼性
化を図ることができる。

【００６１】また本発明では、コンタクトホールの底部
にエピタキシャル層とエピタキシャル層表面の絶縁薄膜
とシリサイド薄膜の積層構造が形成される。そして、そ
れらの界面には所定のショットキー障壁高さが得られ
る。よって、第１領域にショットキーバリアダイオード
を形成することができる。しかもショットキーバリアダ
イオードの形成は通常の半導体装置形成プロセスの一部
を利用して行うことができるので、ショットキーバリア
ダイオードを他の素子とともに効率良く形成することが
可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す工程図である。

【図２】配線の一形成例を示す断面図である。

【図３】配線形成の第１変形例を示す断面図である。

【図４】配線形成の第２変形例を示す断面図である。

【図５】本発明の第２実施例を示す工程図（その１）で
ある。

【図６】本発明の第２実施例を示す工程図（その２）で
ある。

【図７】印加電圧と電流との特性図である。

【図８】配線形成の変形例を示す断面図である。

【図９】コンタクト部形状の第１変形例を示す断面図で
ある。

【図１０】コンタクト部形状の第２変形例を示す断面図
である。

【図１１】従来例を説明する図である。

【図１２】図１１におけるＸ部分の拡大図である。

【符号の説明】

１、２０基体２、２６絶縁膜３、２７コンタクトホール４、２８シリサイド薄膜５、２９密着層６、３０導電膜６ａ、３０ａ電極２０ａ埋込み拡散層２１エピタキシャル層２１ａ拡散層２２素子分離領域２３第１領域２４第２領域３２ショットキーバリアダイオード３３取出電極部

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/872

Claims

【特許請求の範囲】

【請求項１】基体表面に絶縁膜を形成し、その後リソ
グラフィとエッチングとによって前記絶縁膜にコンタク
トホールを設ける第１工程と、前記コンタクトホールの内面を覆う状態で前記絶縁膜上
に、チタンシリサイド、モリブデンシリサイド、プラチ
ナシリサイド、ニッケルシリサイド、コバルトシリサイ
ド、パラジウムシリサイドおよびニオブシリサイドのう
ちの少なくとも一種類からなるシリサイド薄膜を形成す
る第２工程と、前記コンタクトホール内に形成された前記シリサイド薄
膜の表面を覆う状態で該シリサイド薄膜上に、密着層を
形成する第３工程と、前記コンタクトホール内に、前記シリサイド薄膜と前記
密着層とを介して導電材料を埋込んで電極を形成する第
４工程とからなることを特徴とする半導体装置の製造方
法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記第２工程では、前記シリサイド薄膜を物理的蒸着法
によって形成することを特徴とする半導体装置の製造方
法。
【請求項３】請求項１または請求項２記載の半導体装
置の製造方法において、前記第１工程に先立ち、前記基体に埋込み拡散層を形成
した後、前記基体上にエピタキシャル層を形成する工程
と、前記エピタキシャル層に、素子を形成しようとする第１
領域と電極取出部を形成しようとする第２領域とを分離
する状態に素子分離領域を形成するとともに、前記第１
領域と前記第２領域との前記エピタキシャル層表面に絶
縁薄膜を形成した後、前記第２領域の前記エピタキシャ
ル層に拡散層を形成する工程とを行い、その後、前記素子分離領域と前記絶縁薄膜との表面を前
記基体の表面として前記第１工程から前記第４工程まで
を行うことによって、前記第１領域に前記素子としてシ
ョットキーバリアダイオードを形成するとともに前記第
２領域に前記電極取出部を形成することを特徴とする半
導体装置の製造方法。