JPH0831768A - 半導体素子のコンタクトホール形成方法及びコンタクトホール - Google Patents
半導体素子のコンタクトホール形成方法及びコンタクトホールInfo
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- JPH0831768A JPH0831768A JP6184087A JP18408794A JPH0831768A JP H0831768 A JPH0831768 A JP H0831768A JP 6184087 A JP6184087 A JP 6184087A JP 18408794 A JP18408794 A JP 18408794A JP H0831768 A JPH0831768 A JP H0831768A
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ｎチャネル型及びｐチャネル型半導体素子を合
わせて作製するとき、各素子のコンタクトホールを同時
に低抵抗化し得る、コンタクトホールの形成方法を提供
する。 【構成】コンタクトホール形成方法は、（イ）シリコン
半導体基板１０にソース・ドレイン領域２０を形成した
後、全面に絶縁層２１を形成し、次に絶縁層に開口部２
２を形成し、（ロ）開口部内に金属層２３を形成した
後、ソース・ドレイン領域と同じ導電型の不純物を金属
層２３にイオン注入し、（ハ）基板に加熱処理を施し、
金属層２３の金属と基板１０のシリコンとを反応させ
て、開口部底部に金属シリサイド層２６を形成し、且
つ、ソース・ドレイン領域界面及びその近傍における金
属シリサイド層中にシリコン結晶粒を析出させ、併せて
シリコン結晶粒中に取り込まれた不純物を活性化する工
程と、（ニ）開口部内に金属配線材料２８を堆積させる
工程から成る。
わせて作製するとき、各素子のコンタクトホールを同時
に低抵抗化し得る、コンタクトホールの形成方法を提供
する。 【構成】コンタクトホール形成方法は、（イ）シリコン
半導体基板１０にソース・ドレイン領域２０を形成した
後、全面に絶縁層２１を形成し、次に絶縁層に開口部２
２を形成し、（ロ）開口部内に金属層２３を形成した
後、ソース・ドレイン領域と同じ導電型の不純物を金属
層２３にイオン注入し、（ハ）基板に加熱処理を施し、
金属層２３の金属と基板１０のシリコンとを反応させ
て、開口部底部に金属シリサイド層２６を形成し、且
つ、ソース・ドレイン領域界面及びその近傍における金
属シリサイド層中にシリコン結晶粒を析出させ、併せて
シリコン結晶粒中に取り込まれた不純物を活性化する工
程と、（ニ）開口部内に金属配線材料２８を堆積させる
工程から成る。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ等
の半導体素子におけるコンタクトホールの形成方法及び
コンタクトホールに関し、更に詳しくは、コンタクトホ
ールとソース・ドレイン領域との界面におけるコンタク
トホールを構成する材料の仕事関数が制御されたコンタ
クトホールの形成方法及びコンタクトホールに関する。
の半導体素子におけるコンタクトホールの形成方法及び
コンタクトホールに関し、更に詳しくは、コンタクトホ
ールとソース・ドレイン領域との界面におけるコンタク
トホールを構成する材料の仕事関数が制御されたコンタ
クトホールの形成方法及びコンタクトホールに関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、寄生抵抗の
影響がクローズアップされている。即ち、半導体素子等
の能動素子は、微細化によってその本来の性能が向上す
る。然るに、例えばＭＯＳトランジスタ素子に形成され
た拡散層であるソース・ドレイン領域やコンタクトホー
ルも微細化するので、ソース・ドレイン領域やコンタク
トホールにおける寄生抵抗が増大する。これらの寄生抵
抗を、ＭＯＳトランジスタ素子のチャネル抵抗に対して
十分低減できない場合には、ＭＯＳトランジスタ素子の
微細化に伴い、実効的な素子性能が低下する。
影響がクローズアップされている。即ち、半導体素子等
の能動素子は、微細化によってその本来の性能が向上す
る。然るに、例えばＭＯＳトランジスタ素子に形成され
た拡散層であるソース・ドレイン領域やコンタクトホー
ルも微細化するので、ソース・ドレイン領域やコンタク
トホールにおける寄生抵抗が増大する。これらの寄生抵
抗を、ＭＯＳトランジスタ素子のチャネル抵抗に対して
十分低減できない場合には、ＭＯＳトランジスタ素子の
微細化に伴い、実効的な素子性能が低下する。
【０００３】コンタクトホールは、通常、以下に説明す
る方法で形成される。即ち、シリコン半導体基板にゲー
ト電極及びソース・ドレイン領域を形成した後、全面に
絶縁層を形成する。その後、ソース・ドレイン領域の上
方の絶縁層に開口部を形成する。そして、開口部を含む
絶縁層上に金属配線材料を堆積させる。こうして、開口
部内に金属配線材料が埋め込まれそしてソース・ドレイ
ン領域と電気的に接続されたコンタクトホールが作製さ
れる。
る方法で形成される。即ち、シリコン半導体基板にゲー
ト電極及びソース・ドレイン領域を形成した後、全面に
絶縁層を形成する。その後、ソース・ドレイン領域の上
方の絶縁層に開口部を形成する。そして、開口部を含む
絶縁層上に金属配線材料を堆積させる。こうして、開口
部内に金属配線材料が埋め込まれそしてソース・ドレイ
ン領域と電気的に接続されたコンタクトホールが作製さ
れる。
【０００４】コンタクトホールにおけるコンタクト抵抗
の増加、即ち、コンタクトホールを構成する金属配線材
料とソース・ドレイン領域との間のコンタクト抵抗の増
加は深刻な問題である。半導体素子を構成する要素を１
／Ｓに均等縮小すれば、チップ面積も消費電力を変えず
に集積度はＳ2倍に向上する。ところが、コンタクト抵
抗が一定抵抗率の下では、コンタクト抵抗はＳ2倍に増
加する。従って、コンタクト抵抗の低減は、半導体素子
の微細化、高集積化を推進する上で不可避の問題であ
る。
の増加、即ち、コンタクトホールを構成する金属配線材
料とソース・ドレイン領域との間のコンタクト抵抗の増
加は深刻な問題である。半導体素子を構成する要素を１
／Ｓに均等縮小すれば、チップ面積も消費電力を変えず
に集積度はＳ2倍に向上する。ところが、コンタクト抵
抗が一定抵抗率の下では、コンタクト抵抗はＳ2倍に増
加する。従って、コンタクト抵抗の低減は、半導体素子
の微細化、高集積化を推進する上で不可避の問題であ
る。
【０００５】
【発明が解決しようとする課題】ｎ+型シリコンと金属
配線材料を構成する金属との間のコンタクト抵抗率ρC
は、以下の式で表わされる。 ρC〜ｅｘｐ（Ｃ2・φbn／√Ｎd） （１） ここで、 Ｃ2＝π√（ｍn・εs）／ｈ である。尚、φbnは、シリコン中のｎ型不純物濃度と金
属との間で一般に決定されるバリアハイトであり、√Ｎ
dはシリコン中のドナー濃度である。また、ｍnは電子の
有効質量であり、εsはシリコンの比誘電率である。
配線材料を構成する金属との間のコンタクト抵抗率ρC
は、以下の式で表わされる。 ρC〜ｅｘｐ（Ｃ2・φbn／√Ｎd） （１） ここで、 Ｃ2＝π√（ｍn・εs）／ｈ である。尚、φbnは、シリコン中のｎ型不純物濃度と金
属との間で一般に決定されるバリアハイトであり、√Ｎ
dはシリコン中のドナー濃度である。また、ｍnは電子の
有効質量であり、εsはシリコンの比誘電率である。
【０００６】半導体素子の製造工程におけるプロセス温
度の低温化に伴い、シリコン中の不純物濃度若しくは不
純物の活性化率を所望の値とすることが次第に困難にな
りつつある。また、式（１）からも理解できるように、
バリアハイトφbnが指数部の中に１乗の形で存在するた
めに、バリアハイトφbnのコンタクト抵抗率ρCコンタ
クト抵抗率ρCに対する影響は非常に大きい。然るに、
金属配線材料を構成する金属が決定されれば、半導体シ
リコンのバンドギャップＥgに対して、 Ｅg＝ｑ（φbn＋φbp） なる関係が存在する。ここで、φbpは、シリコン中のｐ
型不純物濃度と金属との間で一般に決定されるバリアハ
イトであり、ｑは電荷素量である。
度の低温化に伴い、シリコン中の不純物濃度若しくは不
純物の活性化率を所望の値とすることが次第に困難にな
りつつある。また、式（１）からも理解できるように、
バリアハイトφbnが指数部の中に１乗の形で存在するた
めに、バリアハイトφbnのコンタクト抵抗率ρCコンタ
クト抵抗率ρCに対する影響は非常に大きい。然るに、
金属配線材料を構成する金属が決定されれば、半導体シ
リコンのバンドギャップＥgに対して、 Ｅg＝ｑ（φbn＋φbp） なる関係が存在する。ここで、φbpは、シリコン中のｐ
型不純物濃度と金属との間で一般に決定されるバリアハ
イトであり、ｑは電荷素量である。
【０００７】従って、ｎ型半導体シリコンに対するφbn
を減少させれば、ｐ型半導体シリコンに対するφbpが増
加し、この逆も成り立つ。それ故、φbnとφbpを同時に
下げることは不可能である。言い換えれば、ｎチャネル
型とｐチャネル型の両方のＭＯＳトランジスタが形成さ
れた相補型ＭＯＳトランジスタ（ＣＭＯＳ）において、
一種類の金属配線材料を用いて、ｎチャネル型ＭＯＳト
ランジスタにおけるコンタクト抵抗の低減と、ｐチャネ
ル型ＭＯＳトランジスタにおけるコンタクト抵抗の低減
とを同時に達成することは不可能である。
を減少させれば、ｐ型半導体シリコンに対するφbpが増
加し、この逆も成り立つ。それ故、φbnとφbpを同時に
下げることは不可能である。言い換えれば、ｎチャネル
型とｐチャネル型の両方のＭＯＳトランジスタが形成さ
れた相補型ＭＯＳトランジスタ（ＣＭＯＳ）において、
一種類の金属配線材料を用いて、ｎチャネル型ＭＯＳト
ランジスタにおけるコンタクト抵抗の低減と、ｐチャネ
ル型ＭＯＳトランジスタにおけるコンタクト抵抗の低減
とを同時に達成することは不可能である。
【０００８】勿論、ｎチャネル型ＭＯＳトランジスタに
おけるコンタクトホールを構成する金属配線材料と、ｐ
チャネル型ＭＯＳトランジスタにおけるコンタクトホー
ルを構成する金属配線材料とを別種の材料とすれば、ｎ
チャネル型ＭＯＳトランジスタにおけるコンタクト抵抗
の低減と、ｐチャネル型ＭＯＳトランジスタにおけるコ
ンタクト抵抗の低減とを同時に達成することは可能であ
る。しかしながら、このような方法では、ＣＭＯＳ製造
プロセスが非常に複雑になるという問題がある。
おけるコンタクトホールを構成する金属配線材料と、ｐ
チャネル型ＭＯＳトランジスタにおけるコンタクトホー
ルを構成する金属配線材料とを別種の材料とすれば、ｎ
チャネル型ＭＯＳトランジスタにおけるコンタクト抵抗
の低減と、ｐチャネル型ＭＯＳトランジスタにおけるコ
ンタクト抵抗の低減とを同時に達成することは可能であ
る。しかしながら、このような方法では、ＣＭＯＳ製造
プロセスが非常に複雑になるという問題がある。
【０００９】ゲート酸化膜を形成した後、シリコンリッ
チなモリブデンシリサイド層をスパッタ法にて成膜し、
ｎチャネル型ＭＯＳトランジスタ素子を形成すべきモリ
ブデンシリサイド層の領域に砒素をイオン注入し、ｐチ
ャネル型ＭＯＳトランジスタ素子を形成すべきモリブデ
ンシリサイド層の領域にボロンをイオン注入した後、モ
リブデンシリサイド層をパターニングしてｎ型及びｐチ
ャネル型ＭＯＳトランジスタ素子のゲート電極を作製す
る技術が、"LIGTHLY IMPURITY DOPED (LD) MoSILOCIDE
GATE TECHNOLOGY", MASAKAZU KAKUMU, et al., 1985,
ＩＥＤＭ予稿集，pp 415 (15.5) から公知である。この
文献には、加熱処理後、モリブデンシリサイド層とゲー
ト酸化膜の界面近傍のモリブデンシリサイド層にシリコ
ン原子が偏析することが報告されている。そして、イオ
ン注入量によって、ゲート電極を構成するモリブデンシ
リサイドの仕事関数φmを正確に制御できることが記載
されている。しかしながら、この文献には、コンタクト
ホールの低抵抗化に関する記載は認められないし、ＣＭ
ＯＳトランジスタにおいて、ｎチャネル型ＭＯＳトラン
ジスタ素子とｐチャネル型ＭＯＳトランジスタ素子のそ
れぞれに形成されたコンタクトホールの低抵抗化に関す
る記載や示唆は認められない。
チなモリブデンシリサイド層をスパッタ法にて成膜し、
ｎチャネル型ＭＯＳトランジスタ素子を形成すべきモリ
ブデンシリサイド層の領域に砒素をイオン注入し、ｐチ
ャネル型ＭＯＳトランジスタ素子を形成すべきモリブデ
ンシリサイド層の領域にボロンをイオン注入した後、モ
リブデンシリサイド層をパターニングしてｎ型及びｐチ
ャネル型ＭＯＳトランジスタ素子のゲート電極を作製す
る技術が、"LIGTHLY IMPURITY DOPED (LD) MoSILOCIDE
GATE TECHNOLOGY", MASAKAZU KAKUMU, et al., 1985,
ＩＥＤＭ予稿集，pp 415 (15.5) から公知である。この
文献には、加熱処理後、モリブデンシリサイド層とゲー
ト酸化膜の界面近傍のモリブデンシリサイド層にシリコ
ン原子が偏析することが報告されている。そして、イオ
ン注入量によって、ゲート電極を構成するモリブデンシ
リサイドの仕事関数φmを正確に制御できることが記載
されている。しかしながら、この文献には、コンタクト
ホールの低抵抗化に関する記載は認められないし、ＣＭ
ＯＳトランジスタにおいて、ｎチャネル型ＭＯＳトラン
ジスタ素子とｐチャネル型ＭＯＳトランジスタ素子のそ
れぞれに形成されたコンタクトホールの低抵抗化に関す
る記載や示唆は認められない。
【００１０】従って、本発明の目的は、ｎチャネル型半
導体素子及びｐチャネル型半導体素子を合わせて作製す
るとき、それぞれの素子に形成されたコンタクトホール
を同時に低抵抗化し得る、コンタクトホールの形成方法
及びコンタクトホールを提供することにある。
導体素子及びｐチャネル型半導体素子を合わせて作製す
るとき、それぞれの素子に形成されたコンタクトホール
を同時に低抵抗化し得る、コンタクトホールの形成方法
及びコンタクトホールを提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体素子のコンタクト
ホール形成方法は、（イ）シリコン半導体基板にソース
・ドレイン領域を形成した後、全面に絶縁層を形成し、
次いで、該ソース・ドレイン領域の上方の絶縁層に開口
部を形成する工程と、（ロ）少なくとも該開口部内に金
属層を形成した後、ソース・ドレイン領域の導電型と同
じ導電型を有する不純物を該金属層にイオン注入する工
程と、（ハ）該シリコン半導体基板に加熱処理を施し、
開口部底部の金属層を構成する金属とシリコン半導体基
板を構成するシリコンとを反応させて、開口部底部に金
属シリサイド層を形成し、且つ、該開口部底部のソース
・ドレイン領域界面及びその近傍における金属シリサイ
ド層中にシリコン結晶粒を析出させ、併せてイオン注入
されそして該析出したシリコン結晶粒中に取り込まれた
不純物を活性化する工程と、（ニ）少なくとも開口部内
に金属配線材料を堆積させる工程、から成ることを特徴
とする。
めの本発明の第１の態様に係る半導体素子のコンタクト
ホール形成方法は、（イ）シリコン半導体基板にソース
・ドレイン領域を形成した後、全面に絶縁層を形成し、
次いで、該ソース・ドレイン領域の上方の絶縁層に開口
部を形成する工程と、（ロ）少なくとも該開口部内に金
属層を形成した後、ソース・ドレイン領域の導電型と同
じ導電型を有する不純物を該金属層にイオン注入する工
程と、（ハ）該シリコン半導体基板に加熱処理を施し、
開口部底部の金属層を構成する金属とシリコン半導体基
板を構成するシリコンとを反応させて、開口部底部に金
属シリサイド層を形成し、且つ、該開口部底部のソース
・ドレイン領域界面及びその近傍における金属シリサイ
ド層中にシリコン結晶粒を析出させ、併せてイオン注入
されそして該析出したシリコン結晶粒中に取り込まれた
不純物を活性化する工程と、（ニ）少なくとも開口部内
に金属配線材料を堆積させる工程、から成ることを特徴
とする。
【００１２】本発明の第１の態様に係る半導体素子のコ
ンタクトホール形成方法においては、金属層は、チタ
ン、タングステン、モリブデン又はタンタルから成るこ
とが好ましい。また、金属層は、スパッタ法や真空蒸着
法等の物理的気相成長法若しくは化学的気相成長法にて
形成することができる。
ンタクトホール形成方法においては、金属層は、チタ
ン、タングステン、モリブデン又はタンタルから成るこ
とが好ましい。また、金属層は、スパッタ法や真空蒸着
法等の物理的気相成長法若しくは化学的気相成長法にて
形成することができる。
【００１３】上記の目的を達成するための本発明の第２
の態様に係る半導体素子のコンタクトホール形成方法
は、（イ）基体にソース・ドレイン領域を形成した後、
全面に絶縁層を形成し、次いで、該ソース・ドレイン領
域の上方の絶縁層に開口部を形成する工程と、（ロ）少
なくとも該開口部内に、シリコンリッチな金属シリサイ
ド層を形成した後、ソース・ドレイン領域の導電型と同
じ導電型を有する不純物を該金属シリサイド層にイオン
注入する工程と、（ハ）該基体に加熱処理を施し、開口
部底部のソース・ドレイン領域界面及びその近傍におけ
る金属シリサイド層中にシリコン結晶粒を析出させ、併
せてイオン注入されそして該析出したシリコン結晶粒中
に取り込まれた不純物を活性化する工程と、（ニ）少な
くとも開口部内に金属配線材料を堆積させる工程、から
成ることを特徴とする。
の態様に係る半導体素子のコンタクトホール形成方法
は、（イ）基体にソース・ドレイン領域を形成した後、
全面に絶縁層を形成し、次いで、該ソース・ドレイン領
域の上方の絶縁層に開口部を形成する工程と、（ロ）少
なくとも該開口部内に、シリコンリッチな金属シリサイ
ド層を形成した後、ソース・ドレイン領域の導電型と同
じ導電型を有する不純物を該金属シリサイド層にイオン
注入する工程と、（ハ）該基体に加熱処理を施し、開口
部底部のソース・ドレイン領域界面及びその近傍におけ
る金属シリサイド層中にシリコン結晶粒を析出させ、併
せてイオン注入されそして該析出したシリコン結晶粒中
に取り込まれた不純物を活性化する工程と、（ニ）少な
くとも開口部内に金属配線材料を堆積させる工程、から
成ることを特徴とする。
【００１４】ここでシリコンリッチな金属シリサイド層
とは、化学量論的組成で決まる組成比よりもＳｉが多い
金属シリサイド層を意味する。例えば、ＷｉＳX系の場
合、安定な結晶相としては、Ｗ5Ｓｉ3、ＷＳｉ2の２種
が存在するが、Ｓｉがより多く存在する場合には、ＷＳ
ｉ2の方がより安定となる。このとき、Ｓｉ／Ｗの割合
が２／１より大きいＷＳｉX（即ち、Ｘ＞２）を、シリ
コンリッチな金属シリサイド層（この例示の場合には、
シリコンリッチなタングステンシリサイド層）と呼ぶ。
とは、化学量論的組成で決まる組成比よりもＳｉが多い
金属シリサイド層を意味する。例えば、ＷｉＳX系の場
合、安定な結晶相としては、Ｗ5Ｓｉ3、ＷＳｉ2の２種
が存在するが、Ｓｉがより多く存在する場合には、ＷＳ
ｉ2の方がより安定となる。このとき、Ｓｉ／Ｗの割合
が２／１より大きいＷＳｉX（即ち、Ｘ＞２）を、シリ
コンリッチな金属シリサイド層（この例示の場合には、
シリコンリッチなタングステンシリサイド層）と呼ぶ。
【００１５】本発明の第２の態様に係る半導体素子のコ
ンタクトホール形成方法においては、金属シリサイド層
は、チタンシリサイド、タングステンシリサイド、モリ
ブデンシリサイド又はタンタルシリサイドから成ること
が好ましい。また、金属シリサイド層は、スパッタ法や
真空蒸着法等の物理的気相成長法若しくは化学的気相成
長法にて形成することができる。
ンタクトホール形成方法においては、金属シリサイド層
は、チタンシリサイド、タングステンシリサイド、モリ
ブデンシリサイド又はタンタルシリサイドから成ること
が好ましい。また、金属シリサイド層は、スパッタ法や
真空蒸着法等の物理的気相成長法若しくは化学的気相成
長法にて形成することができる。
【００１６】上記の目的は、基体に形成されたソース・
ドレイン領域と電気的に接続されたコンタクトホールで
あって、少なくとも底部に形成された金属シリサイド層
と、該金属シリサイド層の上に形成された金属配線材料
とから成り、ソース・ドレイン領域との界面及び界面近
傍の金属シリサイド層には、ソース・ドレイン領域の導
電型と同じ導電型の不純物を高濃度含有したシリコン結
晶粒が形成されていることを特徴とする本発明の半導体
素子のコンタクトホールによって達成することができ
る。
ドレイン領域と電気的に接続されたコンタクトホールで
あって、少なくとも底部に形成された金属シリサイド層
と、該金属シリサイド層の上に形成された金属配線材料
とから成り、ソース・ドレイン領域との界面及び界面近
傍の金属シリサイド層には、ソース・ドレイン領域の導
電型と同じ導電型の不純物を高濃度含有したシリコン結
晶粒が形成されていることを特徴とする本発明の半導体
素子のコンタクトホールによって達成することができ
る。
【００１７】本発明の半導体素子のコンタクトホールに
おいては、金属シリサイド層を、チタンシリサイド、タ
ングステンシリサイド、モリブデンシリサイド又はタン
タルシリサイドから構成することができる。
おいては、金属シリサイド層を、チタンシリサイド、タ
ングステンシリサイド、モリブデンシリサイド又はタン
タルシリサイドから構成することができる。
【００１８】また、ソース・ドレイン領域との界面にお
ける金属シリサイド層中の金属シリサイド結晶粒の面積
合計と、ソース・ドレイン領域との界面における金属シ
リサイド層中のシリコン結晶粒の面積合計との割合、及
び／又は、シリコン結晶粒の不純物含有濃度によって、
ソース・ドレイン領域と金属シリサイド層との界面にお
ける金属シリサイド層の仕事関数を制御することが好ま
しい。
ける金属シリサイド層中の金属シリサイド結晶粒の面積
合計と、ソース・ドレイン領域との界面における金属シ
リサイド層中のシリコン結晶粒の面積合計との割合、及
び／又は、シリコン結晶粒の不純物含有濃度によって、
ソース・ドレイン領域と金属シリサイド層との界面にお
ける金属シリサイド層の仕事関数を制御することが好ま
しい。
【００１９】シリコン結晶粒中に含有された不純物の濃
度は、２．０×１０18〜１．０×１０21／ｃｍ3、より
好ましくは、１．０×１０20〜１．０×１０21／ｃｍ3
であることが望ましい。
度は、２．０×１０18〜１．０×１０21／ｃｍ3、より
好ましくは、１．０×１０20〜１．０×１０21／ｃｍ3
であることが望ましい。
【００２０】
【作用】本発明の第１の態様に係る半導体素子のコンタ
クトホール形成方法においては、シリコン半導体基板に
加熱処理を施し、開口部底部の金属層を構成する金属と
シリコン半導体基板を構成するシリコンとを反応させ
て、開口部底部に金属シリサイド層を形成し、且つ、開
口部底部のソース・ドレイン領域界面及びその近傍にお
ける金属シリサイド層中にシリコン結晶粒を析出させ
る。この際、予め金属層に不純物がイオン注入されてい
るので、析出したシリコン結晶粒中には高濃度の不純物
が取り込まれる。本発明の第２の態様に係る半導体素子
のコンタクトホール形成方法においては、基体に加熱処
理を施し、開口部底部のソース・ドレイン領域界面及び
その近傍における金属シリサイド層中にシリコン結晶粒
を析出させる。この際、予め金属シリサイド層に不純物
がイオン注入されているので、析出したシリコン結晶粒
中には高濃度の不純物が取り込まれる。これらの取り込
まれた不純物の濃度は、イオン注入時の不純物のドーズ
量によって制御することができる。
クトホール形成方法においては、シリコン半導体基板に
加熱処理を施し、開口部底部の金属層を構成する金属と
シリコン半導体基板を構成するシリコンとを反応させ
て、開口部底部に金属シリサイド層を形成し、且つ、開
口部底部のソース・ドレイン領域界面及びその近傍にお
ける金属シリサイド層中にシリコン結晶粒を析出させ
る。この際、予め金属層に不純物がイオン注入されてい
るので、析出したシリコン結晶粒中には高濃度の不純物
が取り込まれる。本発明の第２の態様に係る半導体素子
のコンタクトホール形成方法においては、基体に加熱処
理を施し、開口部底部のソース・ドレイン領域界面及び
その近傍における金属シリサイド層中にシリコン結晶粒
を析出させる。この際、予め金属シリサイド層に不純物
がイオン注入されているので、析出したシリコン結晶粒
中には高濃度の不純物が取り込まれる。これらの取り込
まれた不純物の濃度は、イオン注入時の不純物のドーズ
量によって制御することができる。
【００２１】そして、シリコン半導体基板若しくは基体
に加熱処理を施した後に析出したシリコン結晶粒の面積
合計と金属シリサイド結晶粒の面積合計との比で決まる
仕事関数によって、最終的に金属シリサイド層とソース
・ドレイン領域の界面における金属シリサイド層の仕事
関数が決定される。しかも、ｎチャネル型ＭＯＳトラン
ジスタ素子及びｐチャネル型ＭＯＳトランジスタ素子の
それぞれにおいて、式（１）の√Ｎdの値が大きくな
る。その結果、どちらのＭＯＳトランジスタ素子にあっ
ても、開口部底部の金属シリサイド層とソース・ドレイ
ン領域との間のコンタクト抵抗率ρCの低下を図ること
ができる。
に加熱処理を施した後に析出したシリコン結晶粒の面積
合計と金属シリサイド結晶粒の面積合計との比で決まる
仕事関数によって、最終的に金属シリサイド層とソース
・ドレイン領域の界面における金属シリサイド層の仕事
関数が決定される。しかも、ｎチャネル型ＭＯＳトラン
ジスタ素子及びｐチャネル型ＭＯＳトランジスタ素子の
それぞれにおいて、式（１）の√Ｎdの値が大きくな
る。その結果、どちらのＭＯＳトランジスタ素子にあっ
ても、開口部底部の金属シリサイド層とソース・ドレイ
ン領域との間のコンタクト抵抗率ρCの低下を図ること
ができる。
【００２２】本発明の第２の態様に係る半導体素子のコ
ンタクトホール形成方法においては、開口部内にシリコ
ンリッチな金属シリサイド層を形成する。従って、本発
明の第１の態様に係る半導体素子のコンタクトホール形
成方法よりも、析出するシリコン結晶粒の量の制御性に
優れる。言い換えれば、シリコンリッチな金属シリサイ
ド層の形成条件及び基体の加熱処理条件を最適化するこ
とによって、析出したシリコン結晶粒の面積合計と金属
シリサイド結晶粒の面積合計との比を制御することがで
きる。その結果、金属シリサイド層とソース・ドレイン
領域の界面における金属シリサイド層の仕事関数の制御
性が優れるばかりか、制御し得る仕事関数の値の範囲を
広くすることができる。
ンタクトホール形成方法においては、開口部内にシリコ
ンリッチな金属シリサイド層を形成する。従って、本発
明の第１の態様に係る半導体素子のコンタクトホール形
成方法よりも、析出するシリコン結晶粒の量の制御性に
優れる。言い換えれば、シリコンリッチな金属シリサイ
ド層の形成条件及び基体の加熱処理条件を最適化するこ
とによって、析出したシリコン結晶粒の面積合計と金属
シリサイド結晶粒の面積合計との比を制御することがで
きる。その結果、金属シリサイド層とソース・ドレイン
領域の界面における金属シリサイド層の仕事関数の制御
性が優れるばかりか、制御し得る仕事関数の値の範囲を
広くすることができる。
【００２３】このように、ｎチャネル型半導体素子とｐ
チャネル型半導体素子において、ソース・ドレイン領域
の導電型と同じ導電型を有する不純物を金属層若しくは
金属シリサイド層にイオン注入すれば、析出したシリコ
ン結晶粒の導電型はｎ型若しくはｐ型となるし、不純物
濃度はイオン注入時の不純物のドーズ量によって制御す
ることができる。従って、それぞれ別の仕事関数を有す
る金属シリサイド層を、一種類の金属若しくは金属シリ
サイドに基づき同一シリコン半導体基板若しくは同一基
体上に形成することが可能になる。その結果、例えば、
ｎチャネル型とｐチャネル型の両方のＭＯＳトランジス
タ素子が形成されたＣＭＯＳトランジスタにおいて、一
種類の金属若しくは金属シリサイドを用いて、ｎチャネ
ル型ＭＯＳトランジスタにおけるコンタクト抵抗の低減
と、ｐチャネル型ＭＯＳトランジスタにおけるコンタク
ト抵抗の低減とを同時に達成することが可能となる。
尚、析出されたシリコン結晶粒を含む金属シリサイド層
の平均的な組成ＭＳｉX（Ｍは金属）は、ソース・ドレ
イン領域の界面から離れる方向に緩やかに変化するの
で、仕事関数は緩やかに変化する。
チャネル型半導体素子において、ソース・ドレイン領域
の導電型と同じ導電型を有する不純物を金属層若しくは
金属シリサイド層にイオン注入すれば、析出したシリコ
ン結晶粒の導電型はｎ型若しくはｐ型となるし、不純物
濃度はイオン注入時の不純物のドーズ量によって制御す
ることができる。従って、それぞれ別の仕事関数を有す
る金属シリサイド層を、一種類の金属若しくは金属シリ
サイドに基づき同一シリコン半導体基板若しくは同一基
体上に形成することが可能になる。その結果、例えば、
ｎチャネル型とｐチャネル型の両方のＭＯＳトランジス
タ素子が形成されたＣＭＯＳトランジスタにおいて、一
種類の金属若しくは金属シリサイドを用いて、ｎチャネ
ル型ＭＯＳトランジスタにおけるコンタクト抵抗の低減
と、ｐチャネル型ＭＯＳトランジスタにおけるコンタク
ト抵抗の低減とを同時に達成することが可能となる。
尚、析出されたシリコン結晶粒を含む金属シリサイド層
の平均的な組成ＭＳｉX（Ｍは金属）は、ソース・ドレ
イン領域の界面から離れる方向に緩やかに変化するの
で、仕事関数は緩やかに変化する。
【００２４】開口部内に形成された金属層若しくはシリ
コンリッチな金属シリサイド層に不純物をイオン注入を
施さない従来のコンタクトホール形成方法においては、
シリコン半導体基板に加熱処理を施し、開口部底部のソ
ース・ドレイン領域界面及びその近傍における金属シリ
サイド層中にシリコン結晶粒を析出させても、ソース・
ドレイン領域に存在する不純物が金属シリサイド層に吸
い上げられる。その結果、ソース・ドレイン領域と金属
シリサイド層の界面における析出したシリコン結晶粒に
高濃度の不純物を含有させることは極めて困難である。
従って、同一シリコン半導体基板上に形成されたソース
・ドレイン領域界面及びその近傍における金属シリサイ
ド層は、同一の仕事関数を有することになり、ｎチャネ
ル型ＭＯＳトランジスタにおけるコンタクト抵抗の低減
と、ｐチャネル型ＭＯＳトランジスタにおけるコンタク
ト抵抗の低減とを同時に達成することはできない。
コンリッチな金属シリサイド層に不純物をイオン注入を
施さない従来のコンタクトホール形成方法においては、
シリコン半導体基板に加熱処理を施し、開口部底部のソ
ース・ドレイン領域界面及びその近傍における金属シリ
サイド層中にシリコン結晶粒を析出させても、ソース・
ドレイン領域に存在する不純物が金属シリサイド層に吸
い上げられる。その結果、ソース・ドレイン領域と金属
シリサイド層の界面における析出したシリコン結晶粒に
高濃度の不純物を含有させることは極めて困難である。
従って、同一シリコン半導体基板上に形成されたソース
・ドレイン領域界面及びその近傍における金属シリサイ
ド層は、同一の仕事関数を有することになり、ｎチャネ
ル型ＭＯＳトランジスタにおけるコンタクト抵抗の低減
と、ｐチャネル型ＭＯＳトランジスタにおけるコンタク
ト抵抗の低減とを同時に達成することはできない。
【００２５】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
明を説明する。
【００２６】（実施例１）実施例１は、本発明の第１の
態様に係る半導体素子のコンタクトホール形成方法に関
する。実施例１においては、金属層を構成する材料とし
てチタン（Ｔｉ）を用い、スパッタ法にて形成した。以
下、シリコン半導体基板等の一部断面図である図１〜図
３の模式図を参照して、実施例１を説明する。
態様に係る半導体素子のコンタクトホール形成方法に関
する。実施例１においては、金属層を構成する材料とし
てチタン（Ｔｉ）を用い、スパッタ法にて形成した。以
下、シリコン半導体基板等の一部断面図である図１〜図
３の模式図を参照して、実施例１を説明する。
【００２７】［工程−１００］先ず、従来の方法でシリ
コン半導体基板１０にソース・ドレイン領域２０を形成
する。その前に、シリコン半導体基板１０に例えばＬＯ
ＣＯＳ構造を有する素子分離領域１１を形成した後、シ
リコン半導体基板１０の表面にゲート酸化膜１２を形成
する。そして、ポリシリコン層１３及び例えばＷＳｉ2
層１４を形成した後、ＷＳｉ2層１４及びポリシリコン
層１３をパターニングしてゲート電極１５を形成する
（図１の（Ａ）参照）。その後、ＬＤＤ構造を形成する
ために、全面にイオン注入を施し、次いで、ＳｉＯ2層
を全面に堆積させた後、ＳｉＯ2層をエッチバックし
て、ＳｉＯ2から成るゲートサイドウオール１６を形成
する。次に、イオン注入用マスク（図示せず）を形成し
て、ｎチャネル型半導体素子のソース・ドレイン領域を
形成すべきシリコン半導体基板の部分にｎ型不純物（例
えば砒素やリン）をイオン注入し、ｐチャネル型半導体
素子のソース・ドレイン領域を形成すべきシリコン半導
体基板の部分にｐ型不純物（例えばホウ素）をイオン注
入する。こうして、図１の（Ｂ）に示す構造を得ること
ができる。
コン半導体基板１０にソース・ドレイン領域２０を形成
する。その前に、シリコン半導体基板１０に例えばＬＯ
ＣＯＳ構造を有する素子分離領域１１を形成した後、シ
リコン半導体基板１０の表面にゲート酸化膜１２を形成
する。そして、ポリシリコン層１３及び例えばＷＳｉ2
層１４を形成した後、ＷＳｉ2層１４及びポリシリコン
層１３をパターニングしてゲート電極１５を形成する
（図１の（Ａ）参照）。その後、ＬＤＤ構造を形成する
ために、全面にイオン注入を施し、次いで、ＳｉＯ2層
を全面に堆積させた後、ＳｉＯ2層をエッチバックし
て、ＳｉＯ2から成るゲートサイドウオール１６を形成
する。次に、イオン注入用マスク（図示せず）を形成し
て、ｎチャネル型半導体素子のソース・ドレイン領域を
形成すべきシリコン半導体基板の部分にｎ型不純物（例
えば砒素やリン）をイオン注入し、ｐチャネル型半導体
素子のソース・ドレイン領域を形成すべきシリコン半導
体基板の部分にｐ型不純物（例えばホウ素）をイオン注
入する。こうして、図１の（Ｂ）に示す構造を得ること
ができる。
【００２８】［工程−１１０］その後、全面に、例えば
ＳｉＯ2から成る絶縁層２１を通常のＣＶＤ法にて形成
する。次に、フォトリソグラフィ技術及びドライエッチ
ング技術を用いて、ソース・ドレイン領域２０の上方の
絶縁層２１に開口部２２を形成する（図１の（Ｃ）参
照）。
ＳｉＯ2から成る絶縁層２１を通常のＣＶＤ法にて形成
する。次に、フォトリソグラフィ技術及びドライエッチ
ング技術を用いて、ソース・ドレイン領域２０の上方の
絶縁層２１に開口部２２を形成する（図１の（Ｃ）参
照）。
【００２９】［工程−１２０］次に、少なくとも開口部
２２内に金属層２３を形成する。実施例１においては、
Ｔｉから成る金属層２３を開口部２２内を含む絶縁層２
１の上にスパッタ法にて形成した。成膜条件を以下に例
示する。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ５ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度 ： ２００゜Ｃ 膜厚 ： ３０ｎｍ
２２内に金属層２３を形成する。実施例１においては、
Ｔｉから成る金属層２３を開口部２２内を含む絶縁層２
１の上にスパッタ法にて形成した。成膜条件を以下に例
示する。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ５ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度 ： ２００゜Ｃ 膜厚 ： ３０ｎｍ
【００３０】［工程−１３０］その後、ＴｉＮから成る
密着層２４をスパッタ法にて金属層２３の上に成膜した
（図１の（Ｄ）参照）。尚、密着層２４は、［工程−１
５０］における加熱処理に際して、不純物が外方拡散す
ることを抑制する機能も有する。密着層２４の成膜条件
を以下に例示する。 プロセスガス ： Ｎ2／Ａｒ＝８０／３０sccm ＤＣパワー ： ５ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度 ： ２００゜Ｃ 膜厚 ： １００ｎｍ
密着層２４をスパッタ法にて金属層２３の上に成膜した
（図１の（Ｄ）参照）。尚、密着層２４は、［工程−１
５０］における加熱処理に際して、不純物が外方拡散す
ることを抑制する機能も有する。密着層２４の成膜条件
を以下に例示する。 プロセスガス ： Ｎ2／Ａｒ＝８０／３０sccm ＤＣパワー ： ５ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度 ： ２００゜Ｃ 膜厚 ： １００ｎｍ
【００３１】［工程−１４０］次に、金属層２３に不純
物をイオン注入する（図２の（Ａ）参照）。そのため
に、イオン注入用マスク２５を形成して、ｎチャネル型
半導体素子のソース・ドレイン領域の上方に形成された
開口部内の金属層に対してはｎ型不純物（例えば砒素や
リン）をイオン注入し、ｐチャネル型半導体素子のソー
ス・ドレイン領域の上方に形成された開口部内の金属層
に対してはｐ型不純物（例えばホウ素）をイオン注入す
る。尚、イオン飛程が金属層２３と出来る限り一致する
ようにイオン注入条件を選定する。不純物のドーズ量
は、例えば５×１０15／ｃｍ2とする。尚、どちらか一
方の半導体素子のコンタクト抵抗を低減させればよい場
合には、どちらか一方の不純物のイオン注入を行えばよ
い。
物をイオン注入する（図２の（Ａ）参照）。そのため
に、イオン注入用マスク２５を形成して、ｎチャネル型
半導体素子のソース・ドレイン領域の上方に形成された
開口部内の金属層に対してはｎ型不純物（例えば砒素や
リン）をイオン注入し、ｐチャネル型半導体素子のソー
ス・ドレイン領域の上方に形成された開口部内の金属層
に対してはｐ型不純物（例えばホウ素）をイオン注入す
る。尚、イオン飛程が金属層２３と出来る限り一致する
ようにイオン注入条件を選定する。不純物のドーズ量
は、例えば５×１０15／ｃｍ2とする。尚、どちらか一
方の半導体素子のコンタクト抵抗を低減させればよい場
合には、どちらか一方の不純物のイオン注入を行えばよ
い。
【００３２】［工程−１５０］その後、シリコン半導体
基板１０に加熱処理を施し、開口部２２の底部の金属層
２３を構成する金属（実施例１においてはＴｉ）とシリ
コン半導体基板１０を構成するシリコンとを反応させ
て、開口部２２の底部に金属シリサイド層２６（実施例
１においてはＴｉＳｉX）を形成し（図２の（Ｂ）参
照）、且つ、開口部２２の底部のソース・ドレイン領域
界面及びその近傍における金属シリサイド層２６中にシ
リコン結晶粒２７を析出させる。この状態を図３に模式
的に示す。尚、図３は、開口部２２の底部を拡大した断
面図である。加熱処理の条件を、例えば窒素ガス雰囲気
中で６００゜Ｃ、３０秒のＲＴＡ（Rapid Thermal Anne
aling）処理とすることができる。次に、例えば窒素ガ
ス雰囲気中で８５０゜Ｃ、３０分間の加熱処理を行い、
イオン注入されそして析出したシリコン結晶粒２７中に
取り込まれた不純物を活性化する。
基板１０に加熱処理を施し、開口部２２の底部の金属層
２３を構成する金属（実施例１においてはＴｉ）とシリ
コン半導体基板１０を構成するシリコンとを反応させ
て、開口部２２の底部に金属シリサイド層２６（実施例
１においてはＴｉＳｉX）を形成し（図２の（Ｂ）参
照）、且つ、開口部２２の底部のソース・ドレイン領域
界面及びその近傍における金属シリサイド層２６中にシ
リコン結晶粒２７を析出させる。この状態を図３に模式
的に示す。尚、図３は、開口部２２の底部を拡大した断
面図である。加熱処理の条件を、例えば窒素ガス雰囲気
中で６００゜Ｃ、３０秒のＲＴＡ（Rapid Thermal Anne
aling）処理とすることができる。次に、例えば窒素ガ
ス雰囲気中で８５０゜Ｃ、３０分間の加熱処理を行い、
イオン注入されそして析出したシリコン結晶粒２７中に
取り込まれた不純物を活性化する。
【００３３】開口部２２の底部に形成された金属シリサ
イド層２６とシリコン半導体基板１０の界面及び界面近
傍の金属シリサイド層２６にはシリコン結晶粒が析出
し、シリコンリッチな金属シリサイド層となる。このシ
リコンリッチな金属シリサイド層は、選択的に導入され
た不純物によって仕事関数が制御され、ｎチャネル型半
導体素子及びｐチャネル型半導体素子のそれぞれにおけ
る金属シリサイド層２６とシリコン半導体基板１０との
間のバリアハイトφbを小さな値に制御することができ
る。尚、界面から離れた領域の金属シリサイド層２６の
組成は、概ねＴｉＳｉ2である。
イド層２６とシリコン半導体基板１０の界面及び界面近
傍の金属シリサイド層２６にはシリコン結晶粒が析出
し、シリコンリッチな金属シリサイド層となる。このシ
リコンリッチな金属シリサイド層は、選択的に導入され
た不純物によって仕事関数が制御され、ｎチャネル型半
導体素子及びｐチャネル型半導体素子のそれぞれにおけ
る金属シリサイド層２６とシリコン半導体基板１０との
間のバリアハイトφbを小さな値に制御することができ
る。尚、界面から離れた領域の金属シリサイド層２６の
組成は、概ねＴｉＳｉ2である。
【００３４】［工程−１６０］その後、少なくとも開口
部２２内に金属配線材料２８を堆積させる。実施例１に
おいては、金属配線材料２８をタングステン（Ｗ）とし
た。金属配線材料２８の堆積は、以下に例示する所謂ブ
ランケットタングステンＣＶＤ法にて行うことができ
る。 使用ガス ： ＷＦ6／Ｈ2／Ａｒ＝８０／５００／２８
００sccm 成膜温度 ： ４５０゜Ｃ 圧力 ： １．１×１０4Ｐａ 膜厚 ： ０．５μｍ
部２２内に金属配線材料２８を堆積させる。実施例１に
おいては、金属配線材料２８をタングステン（Ｗ）とし
た。金属配線材料２８の堆積は、以下に例示する所謂ブ
ランケットタングステンＣＶＤ法にて行うことができ
る。 使用ガス ： ＷＦ6／Ｈ2／Ａｒ＝８０／５００／２８
００sccm 成膜温度 ： ４５０゜Ｃ 圧力 ： １．１×１０4Ｐａ 膜厚 ： ０．５μｍ
【００３５】これによって、絶縁層２１に形成された開
口部２２の中にタングステンから成る金属配線材料２８
が埋め込まれ、コンタクトホールが形成される。一方、
絶縁層２１の上にも、タングステン層が形成される。
尚、成膜後、必要に応じて、タングステン層を全面エッ
チバックしてもよい。エッチバックの条件を以下に例示
する。 使用ガス ： ＳＦ6／Ａｒ＝１１０／９０sccm 圧力 ： ３５Ｐａ ＲＦパワー ： ２７５Ｗ
口部２２の中にタングステンから成る金属配線材料２８
が埋め込まれ、コンタクトホールが形成される。一方、
絶縁層２１の上にも、タングステン層が形成される。
尚、成膜後、必要に応じて、タングステン層を全面エッ
チバックしてもよい。エッチバックの条件を以下に例示
する。 使用ガス ： ＳＦ6／Ａｒ＝１１０／９０sccm 圧力 ： ３５Ｐａ ＲＦパワー ： ２７５Ｗ
【００３６】［工程−１７０］その後、絶縁層２１上
（場合によってはタングステン層上）にアルミニウム系
合金層２９をスパッタ法で成膜する。アルミニウム系合
金層２９の成膜条件を以下に例示する。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： １０ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ 膜厚 ： ０．３μｍ 次に、フォトリソグラフィ技術及びドライエッチング技
術を用いてアルミニウム系合金層２９を所望の形状にパ
ターニングし、配線を完成させる（図２の（Ｃ）参
照）。
（場合によってはタングステン層上）にアルミニウム系
合金層２９をスパッタ法で成膜する。アルミニウム系合
金層２９の成膜条件を以下に例示する。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： １０ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ 膜厚 ： ０．３μｍ 次に、フォトリソグラフィ技術及びドライエッチング技
術を用いてアルミニウム系合金層２９を所望の形状にパ
ターニングし、配線を完成させる（図２の（Ｃ）参
照）。
【００３７】こうして、コンタクトホールの少なくとも
底部に形成された金属シリサイド層２６と、金属シリサ
イド層２６の上に形成された金属配線材料２８から成
り、ソース・ドレイン領域２０との界面及び界面近傍の
金属シリサイド層２６には、ソース・ドレイン領域の導
電型と同じ導電型の不純物を高濃度含有したシリコン結
晶粒２７が形成されている本発明のコンタクトホールを
形成することができる。尚、実施例１におけるコンタク
トホールにおいては、ソース・ドレイン領域と金属シリ
サイド層との界面における金属シリサイド層の仕事関数
は、シリコン半導体基板１０の加熱処理条件にも依る
が、主に、シリコン結晶粒の不純物含有濃度によって制
御される。
底部に形成された金属シリサイド層２６と、金属シリサ
イド層２６の上に形成された金属配線材料２８から成
り、ソース・ドレイン領域２０との界面及び界面近傍の
金属シリサイド層２６には、ソース・ドレイン領域の導
電型と同じ導電型の不純物を高濃度含有したシリコン結
晶粒２７が形成されている本発明のコンタクトホールを
形成することができる。尚、実施例１におけるコンタク
トホールにおいては、ソース・ドレイン領域と金属シリ
サイド層との界面における金属シリサイド層の仕事関数
は、シリコン半導体基板１０の加熱処理条件にも依る
が、主に、シリコン結晶粒の不純物含有濃度によって制
御される。
【００３８】（実施例２）実施例２は、本発明の第２の
態様に係る半導体素子のコンタクトホール形成方法に関
する。実施例２においては、基体はシリコン半導体基板
から成り、金属シリサイド層を構成する材料としてタン
グステンシリサイド（ＷＳｉX）を用い、ＣＶＤ法にて
形成した。以下、基体等の一部断面図である図４の模式
図を参照して、実施例２を説明する。
態様に係る半導体素子のコンタクトホール形成方法に関
する。実施例２においては、基体はシリコン半導体基板
から成り、金属シリサイド層を構成する材料としてタン
グステンシリサイド（ＷＳｉX）を用い、ＣＶＤ法にて
形成した。以下、基体等の一部断面図である図４の模式
図を参照して、実施例２を説明する。
【００３９】［工程−２００］先ず、従来の方法で、シ
リコン半導体基板から成る基体１０Ａにソース・ドレイ
ン領域２０を形成した後、全面に絶縁層２１を形成し、
次いで、ソース・ドレイン領域２０の上方の絶縁層２１
に開口部２２を形成する。この工程は、実施例１の［工
程−１００］〜［工程−１１０］と同様とすることがで
きる。
リコン半導体基板から成る基体１０Ａにソース・ドレイ
ン領域２０を形成した後、全面に絶縁層２１を形成し、
次いで、ソース・ドレイン領域２０の上方の絶縁層２１
に開口部２２を形成する。この工程は、実施例１の［工
程−１００］〜［工程−１１０］と同様とすることがで
きる。
【００４０】［工程−２１０］次に、少なくとも開口部
２２内に、シリコンリッチな金属シリサイド層３０を形
成する。実施例２においては、金属シリサイド層３０は
ＷＳｉXから成る。ＣＶＤ法の条件を以下に例示する。 使用ガス ： ＳｉＨ2Ｃｌ2／ＷＦ6／Ａｒ＝３００／
２．５／１００sccm 成膜温度 ： ６８０゜Ｃ 圧力 ： ４０Ｐａ 膜厚 ： ５０ｎｍ
２２内に、シリコンリッチな金属シリサイド層３０を形
成する。実施例２においては、金属シリサイド層３０は
ＷＳｉXから成る。ＣＶＤ法の条件を以下に例示する。 使用ガス ： ＳｉＨ2Ｃｌ2／ＷＦ6／Ａｒ＝３００／
２．５／１００sccm 成膜温度 ： ６８０゜Ｃ 圧力 ： ４０Ｐａ 膜厚 ： ５０ｎｍ
【００４１】実施例１では、金属層２３とシリコンを反
応させて金属シリサイド層２６を形成した。これに対し
て、実施例２においては、シリコンリッチな金属シリサ
イド層３０を形成する。それ故、金属シリサイド層３０
の組成を、実施例１よりも自由に制御することができ
る。従って、開口部底部のソース・ドレイン領域界面及
びその近傍における金属シリサイド層中により多くのシ
リコン結晶粒を析出させることができる。その結果、実
施例１よりも、仕事関数を容易に且つ正確制御すること
ができ、あるいは又、広い範囲から所望の値を選定する
ことができる。
応させて金属シリサイド層２６を形成した。これに対し
て、実施例２においては、シリコンリッチな金属シリサ
イド層３０を形成する。それ故、金属シリサイド層３０
の組成を、実施例１よりも自由に制御することができ
る。従って、開口部底部のソース・ドレイン領域界面及
びその近傍における金属シリサイド層中により多くのシ
リコン結晶粒を析出させることができる。その結果、実
施例１よりも、仕事関数を容易に且つ正確制御すること
ができ、あるいは又、広い範囲から所望の値を選定する
ことができる。
【００４２】［工程−２２０］その後、実施例１の［工
程−１３０］と同様の方法で、ＴｉＮから成る密着層２
４をスパッタ法にて金属シリサイド層３０の上に成膜す
る（図４の（Ａ）参照）。
程−１３０］と同様の方法で、ＴｉＮから成る密着層２
４をスパッタ法にて金属シリサイド層３０の上に成膜す
る（図４の（Ａ）参照）。
【００４３】［工程−２３０］次に、金属シリサイド層
３０に不純物をイオン注入する（図４の（Ｂ）参照）。
そのために、イオン注入用マスク２５を形成して、ｎチ
ャネル型半導体素子のソース・ドレイン領域の上方に形
成された開口部内の金属シリサイド層３０に対してはｎ
型不純物（例えば砒素やリン）をイオン注入し、ｐチャ
ネル型半導体素子のソース・ドレイン領域の上方に形成
された開口部内の金属シリサイド層３０に対してはｐ型
不純物（例えばホウ素）をイオン注入する。尚、イオン
飛程が金属シリサイド層３０と出来る限り一致するよう
にイオン注入条件を選定する。不純物のドーズ量は、例
えば５×１０15／ｃｍ2とする。尚、どちらか一方の半
導体素子のコンタクト抵抗を低減させればよい場合に
は、どちらか一方の不純物のイオン注入を行えばよい。
３０に不純物をイオン注入する（図４の（Ｂ）参照）。
そのために、イオン注入用マスク２５を形成して、ｎチ
ャネル型半導体素子のソース・ドレイン領域の上方に形
成された開口部内の金属シリサイド層３０に対してはｎ
型不純物（例えば砒素やリン）をイオン注入し、ｐチャ
ネル型半導体素子のソース・ドレイン領域の上方に形成
された開口部内の金属シリサイド層３０に対してはｐ型
不純物（例えばホウ素）をイオン注入する。尚、イオン
飛程が金属シリサイド層３０と出来る限り一致するよう
にイオン注入条件を選定する。不純物のドーズ量は、例
えば５×１０15／ｃｍ2とする。尚、どちらか一方の半
導体素子のコンタクト抵抗を低減させればよい場合に
は、どちらか一方の不純物のイオン注入を行えばよい。
【００４４】［工程−２４０］その後、基体１０Ａに加
熱処理を施し、開口部２２の底部のソース・ドレイン領
域界面及びその近傍における金属シリサイド層３０中に
シリコン結晶粒を析出させ、併せてイオン注入されそし
て析出したシリコン結晶粒中に取り込まれた不純物を活
性化する。実施例２においては、ＴｉＳｉXより耐熱性
に優れたＷＳｉXを金属シリサイド層３０として用いて
いるので、高温の加熱処理を行うことができる。加熱処
理の条件を、例えば窒素ガス雰囲気中で、１０００゜
Ｃ、３０秒のＲＴＡ処理とすることができる。
熱処理を施し、開口部２２の底部のソース・ドレイン領
域界面及びその近傍における金属シリサイド層３０中に
シリコン結晶粒を析出させ、併せてイオン注入されそし
て析出したシリコン結晶粒中に取り込まれた不純物を活
性化する。実施例２においては、ＴｉＳｉXより耐熱性
に優れたＷＳｉXを金属シリサイド層３０として用いて
いるので、高温の加熱処理を行うことができる。加熱処
理の条件を、例えば窒素ガス雰囲気中で、１０００゜
Ｃ、３０秒のＲＴＡ処理とすることができる。
【００４５】開口部２２の底部に形成された金属シリサ
イド層３０と基体１０Ａの界面及び界面近傍の金属シリ
サイド層３０にはシリコン結晶粒が析出し、シリコンリ
ッチな金属シリサイド層となる。このシリコンリッチな
金属シリサイド層は、選択的に導入された不純物によっ
て仕事関数が制御され、ｎチャネル型半導体素子及びｐ
チャネル型半導体素子のそれぞれにおける金属シリサイ
ド層３０と基体１０Ａとの間のバリアハイトφbを小さ
な値に制御することができる。尚、界面から離れた領域
の加熱処理後の金属シリサイド層３０の組成は、概ねＷ
Ｓｉ2である。
イド層３０と基体１０Ａの界面及び界面近傍の金属シリ
サイド層３０にはシリコン結晶粒が析出し、シリコンリ
ッチな金属シリサイド層となる。このシリコンリッチな
金属シリサイド層は、選択的に導入された不純物によっ
て仕事関数が制御され、ｎチャネル型半導体素子及びｐ
チャネル型半導体素子のそれぞれにおける金属シリサイ
ド層３０と基体１０Ａとの間のバリアハイトφbを小さ
な値に制御することができる。尚、界面から離れた領域
の加熱処理後の金属シリサイド層３０の組成は、概ねＷ
Ｓｉ2である。
【００４６】［工程−２５０］その後、少なくとも開口
部２２内に金属配線材料２８を堆積させる。実施例２に
おいては、金属配線材料２８をタングステン（Ｗ）とし
た。金属配線材料２８の堆積は、実施例１の［工程−１
６０］と同様の方法のブランケットタングステンＣＶＤ
法にて行うことができる。これによって、絶縁層２１に
形成された開口部２２の中にタングステンから成る金属
配線材料２８が埋め込まれ、コンタクトホールが形成さ
れる。その後、実施例１の［工程−１７０］と同様の方
法で、絶縁層２１上（場合によってはタングステン層
上）にアルミニウム系合金層２９をスパッタ法で成膜
し、次に、フォトリソグラフィ技術及びドライエッチン
グ技術を用いてアルミニウム系合金層２９を所望の形状
にパターニングし、配線を完成させる（図４の（Ｃ）参
照）。
部２２内に金属配線材料２８を堆積させる。実施例２に
おいては、金属配線材料２８をタングステン（Ｗ）とし
た。金属配線材料２８の堆積は、実施例１の［工程−１
６０］と同様の方法のブランケットタングステンＣＶＤ
法にて行うことができる。これによって、絶縁層２１に
形成された開口部２２の中にタングステンから成る金属
配線材料２８が埋め込まれ、コンタクトホールが形成さ
れる。その後、実施例１の［工程−１７０］と同様の方
法で、絶縁層２１上（場合によってはタングステン層
上）にアルミニウム系合金層２９をスパッタ法で成膜
し、次に、フォトリソグラフィ技術及びドライエッチン
グ技術を用いてアルミニウム系合金層２９を所望の形状
にパターニングし、配線を完成させる（図４の（Ｃ）参
照）。
【００４７】こうして、コンタクトホールの少なくとも
底部に形成された金属シリサイド層３０と、金属シリサ
イド層３０の上に形成された金属配線材料２８から成
り、ソース・ドレイン領域２０との界面及び界面近傍の
金属シリサイド層３０には、ソース・ドレイン領域の導
電型と同じ導電型の不純物を高濃度含有したシリコン結
晶粒が形成されている本発明のコンタクトホールを形成
することができる。実施例２におけるコンタクトホール
においては、ソース・ドレイン領域と金属シリサイド層
との界面における金属シリサイド層の仕事関数は、ソー
ス・ドレイン領域との界面における金属シリサイド層中
の金属シリサイド結晶粒の面積合計と、ソース・ドレイ
ン領域との界面における金属シリサイド層中のシリコン
結晶粒の面積合計との割合、及び、シリコン結晶粒の不
純物含有濃度によって制御される。尚、金属シリサイド
結晶粒の面積合計と析出シリコン結晶粒の面積合計の割
合は、金属シリサイド層３０の形成条件及び基体１０Ａ
の加熱処理条件によって制御される。
底部に形成された金属シリサイド層３０と、金属シリサ
イド層３０の上に形成された金属配線材料２８から成
り、ソース・ドレイン領域２０との界面及び界面近傍の
金属シリサイド層３０には、ソース・ドレイン領域の導
電型と同じ導電型の不純物を高濃度含有したシリコン結
晶粒が形成されている本発明のコンタクトホールを形成
することができる。実施例２におけるコンタクトホール
においては、ソース・ドレイン領域と金属シリサイド層
との界面における金属シリサイド層の仕事関数は、ソー
ス・ドレイン領域との界面における金属シリサイド層中
の金属シリサイド結晶粒の面積合計と、ソース・ドレイ
ン領域との界面における金属シリサイド層中のシリコン
結晶粒の面積合計との割合、及び、シリコン結晶粒の不
純物含有濃度によって制御される。尚、金属シリサイド
結晶粒の面積合計と析出シリコン結晶粒の面積合計の割
合は、金属シリサイド層３０の形成条件及び基体１０Ａ
の加熱処理条件によって制御される。
【００４８】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。各実施例にて説明した条件や数値は例示であ
り、適宜変更することができる。また、各層の成膜方法
も種々組み合わせを変えることができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。各実施例にて説明した条件や数値は例示であ
り、適宜変更することができる。また、各層の成膜方法
も種々組み合わせを変えることができる。
【００４９】実施例１において、Ｔｉから成る金属層２
３をＣＶＤ法で成膜することができる。ＣＶＤ法による
Ｔｉから成る金属層２３の成膜条件を以下に例示する。 使用ガス ： ＴｉＣｌ4／Ｈ2／Ａｒ＝１５／５
０／４３sccm マイクロ波パワー： ２．０ｋＷ 温度 ： ４２０゜Ｃ 圧力 ： ０．３Ｐａ
３をＣＶＤ法で成膜することができる。ＣＶＤ法による
Ｔｉから成る金属層２３の成膜条件を以下に例示する。 使用ガス ： ＴｉＣｌ4／Ｈ2／Ａｒ＝１５／５
０／４３sccm マイクロ波パワー： ２．０ｋＷ 温度 ： ４２０゜Ｃ 圧力 ： ０．３Ｐａ
【００５０】ＴｉＮから成る密着層２４をＣＶＤ法で成
膜することもできる。ＥＣＲ ＣＶＤ法によるＴｉＮ層
の成膜条件を以下に例示する。 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2／Ａｒ＝２
０／２６／８／４３sccm マイクロ波パワー ２．８ｋＷ 基板ＲＦバイアス： ５０Ｗ 温度 ： ４２０゜Ｃ 圧力 ： ０．２３Ｐａ
膜することもできる。ＥＣＲ ＣＶＤ法によるＴｉＮ層
の成膜条件を以下に例示する。 使用ガス ： ＴｉＣｌ4／Ｈ2／Ｎ2／Ａｒ＝２
０／２６／８／４３sccm マイクロ波パワー ２．８ｋＷ 基板ＲＦバイアス： ５０Ｗ 温度 ： ４２０゜Ｃ 圧力 ： ０．２３Ｐａ
【００５１】本発明の第１の態様に係るコンタクトホー
ル形成方法においては、Ｔｉから成る金属層の代わり
に、スパッタ法や蒸着法等の物理的気相成長法若しくは
ＣＶＤ法等の化学的気相成長法にて成膜されたタングス
テン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、
バナジウム（Ｖ）、クロム（Ｃｒ）、コバルト（Ｃ
ｏ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオ
ブ（Ｎｂ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、
ハフニウム（Ｈｆ）、白金（Ｐｔ）、マンガン（Ｍ
ｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ルテニウム
（Ｒｕ）、オスミウム（Ｏｓ）あるいはレニウム（Ｒ
ｅ）から成る金属層を用いることもできる。Ｔｉ、Ｗ、
Ｍｏ、Ｔａ、Ｐｔ、Ｒｅ等においては、そのハロゲン化
合物から成る原料ガスを、Ｈ2等で還元するＣＶＤ法に
て金属層を成膜することができる。場合によっては、こ
れらの金属の有機金属化合物を用いて、ＣＶＤ法にて金
属層を成膜することができる。
ル形成方法においては、Ｔｉから成る金属層の代わり
に、スパッタ法や蒸着法等の物理的気相成長法若しくは
ＣＶＤ法等の化学的気相成長法にて成膜されたタングス
テン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、
バナジウム（Ｖ）、クロム（Ｃｒ）、コバルト（Ｃ
ｏ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオ
ブ（Ｎｂ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、
ハフニウム（Ｈｆ）、白金（Ｐｔ）、マンガン（Ｍ
ｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ルテニウム
（Ｒｕ）、オスミウム（Ｏｓ）あるいはレニウム（Ｒ
ｅ）から成る金属層を用いることもできる。Ｔｉ、Ｗ、
Ｍｏ、Ｔａ、Ｐｔ、Ｒｅ等においては、そのハロゲン化
合物から成る原料ガスを、Ｈ2等で還元するＣＶＤ法に
て金属層を成膜することができる。場合によっては、こ
れらの金属の有機金属化合物を用いて、ＣＶＤ法にて金
属層を成膜することができる。
【００５２】本発明の第２の態様に係るコンタクトホー
ル形成方法においては、ＷＳｉXから成る金属シリサイ
ド層の代わりに、スパッタ法や蒸着法等の物理的気相成
長法若しくはＣＶＤ法等の化学的気相成長法にて成膜さ
れたチタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル
（Ｔａ）、バナジウム（Ｖ）、クロム（Ｃｒ）、コバル
ト（Ｃｏ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚ
ｒ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、パラジウム
（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、マンガ
ン（Ｍｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ルテニ
ウム（Ｒｕ）、オスミウム（Ｏｓ）あるいはレニウム
（Ｒｅ）とシリコンから成る金属シリサイド層を用いる
こともできる。Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｐｔ、Ｒｅ等に
おいては、そのハロゲン化合物から成る原料ガスとＳｉ
Ｈ4等のＳｉを含有するガスを用いて、ＣＶＤ法にて金
属シリサイド層を成膜することができる。場合によって
は、これらの金属の有機金属化合物を用いて、ＣＶＤ法
にて金属層を成膜することができる。
ル形成方法においては、ＷＳｉXから成る金属シリサイ
ド層の代わりに、スパッタ法や蒸着法等の物理的気相成
長法若しくはＣＶＤ法等の化学的気相成長法にて成膜さ
れたチタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル
（Ｔａ）、バナジウム（Ｖ）、クロム（Ｃｒ）、コバル
ト（Ｃｏ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚ
ｒ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、パラジウム
（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、マンガ
ン（Ｍｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ルテニ
ウム（Ｒｕ）、オスミウム（Ｏｓ）あるいはレニウム
（Ｒｅ）とシリコンから成る金属シリサイド層を用いる
こともできる。Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｐｔ、Ｒｅ等に
おいては、そのハロゲン化合物から成る原料ガスとＳｉ
Ｈ4等のＳｉを含有するガスを用いて、ＣＶＤ法にて金
属シリサイド層を成膜することができる。場合によって
は、これらの金属の有機金属化合物を用いて、ＣＶＤ法
にて金属層を成膜することができる。
【００５３】本発明の第２の態様に係るコンタクトホー
ル形成方法においては、シリコン半導体基板から成る基
体の他、ゲルマニウム（Ｇｅ）半導体基板や、ＧａＡｓ
等の化合物半導体基板を挙げることができる。また、ｎ
チャネルとｐチャネルに応じて２種類の値に仕事関数を
制御する場合を例にとり説明したが、３種類以上の値に
仕事関数を制御することもできる。
ル形成方法においては、シリコン半導体基板から成る基
体の他、ゲルマニウム（Ｇｅ）半導体基板や、ＧａＡｓ
等の化合物半導体基板を挙げることができる。また、ｎ
チャネルとｐチャネルに応じて２種類の値に仕事関数を
制御する場合を例にとり説明したが、３種類以上の値に
仕事関数を制御することもできる。
【００５４】各実施例においては、オーミック特性を有
するコンタクトホールについて説明したが、ショットキ
特性を積極的に利用するコンタクトホールの形成に対し
ても、本発明を適用することができる。ショットキ特性
を有することによって早い応答速度を得ることができ、
マイクロ波帯での使用に適したデバイスを作製すること
ができる。また、材料を選択することによって順方向電
圧を可変にすることができ、大電力整流器を作製するこ
とができる。更には、バイポーラトランジスタのベース
とコレクタ間に、ショットキ特性を積極的に利用するコ
ンタクトホールを形成することによって、即ち、バイポ
ーラトランジスタのベースとコレクタ間にショットキダ
イオード（クランプダイオード）を挿入することによっ
て、小数キャリアの蓄積を抑制し、飽和時間を短縮する
ことができ、バイポーラトランジスタを大電流領域で動
作させることが可能になる。更には、このようなショッ
トキ特性を積極的に利用するコンタクトホールを有する
デバイスとして、光検出器、太陽電池、レーザダイオー
ド、フォトトランジスタ、ショットキ接合コレクタトラ
ンジスタ、マイクロ波バラクタダイオード、マイクロ波
アバランシェダイオード、ＭＥＳ ＦＥＴ、ショットキ
バリアガンダイオード、超伝導ショットキバリアダイオ
ード、プロトン・α線・Ｘ線・γ線・赤外線の検出器を
例示することができる。尚、このようなデバイスも、広
く本発明における半導体素子に包含される。
するコンタクトホールについて説明したが、ショットキ
特性を積極的に利用するコンタクトホールの形成に対し
ても、本発明を適用することができる。ショットキ特性
を有することによって早い応答速度を得ることができ、
マイクロ波帯での使用に適したデバイスを作製すること
ができる。また、材料を選択することによって順方向電
圧を可変にすることができ、大電力整流器を作製するこ
とができる。更には、バイポーラトランジスタのベース
とコレクタ間に、ショットキ特性を積極的に利用するコ
ンタクトホールを形成することによって、即ち、バイポ
ーラトランジスタのベースとコレクタ間にショットキダ
イオード（クランプダイオード）を挿入することによっ
て、小数キャリアの蓄積を抑制し、飽和時間を短縮する
ことができ、バイポーラトランジスタを大電流領域で動
作させることが可能になる。更には、このようなショッ
トキ特性を積極的に利用するコンタクトホールを有する
デバイスとして、光検出器、太陽電池、レーザダイオー
ド、フォトトランジスタ、ショットキ接合コレクタトラ
ンジスタ、マイクロ波バラクタダイオード、マイクロ波
アバランシェダイオード、ＭＥＳ ＦＥＴ、ショットキ
バリアガンダイオード、超伝導ショットキバリアダイオ
ード、プロトン・α線・Ｘ線・γ線・赤外線の検出器を
例示することができる。尚、このようなデバイスも、広
く本発明における半導体素子に包含される。
【００５５】実施例においては、開口部内にタングステ
ンから成る金属配線材料２８を堆積させたが、その代わ
りに、開口部内を含む絶縁層上に例えばアルミニウム系
合金をスパッタ法、高温スパッタ法、アルミニウムリフ
ロー法にて堆積させてもよい。これによって、コンタク
トホールの形成と、絶縁層上の配線層の形成を同時に行
うことができる。この場合、ＴｉＮから成る密着層２４
の上に、Ｔｉから成る濡れ性改善層を形成することが望
ましい。
ンから成る金属配線材料２８を堆積させたが、その代わ
りに、開口部内を含む絶縁層上に例えばアルミニウム系
合金をスパッタ法、高温スパッタ法、アルミニウムリフ
ロー法にて堆積させてもよい。これによって、コンタク
トホールの形成と、絶縁層上の配線層の形成を同時に行
うことができる。この場合、ＴｉＮから成る密着層２４
の上に、Ｔｉから成る濡れ性改善層を形成することが望
ましい。
【００５６】尚、高温スパッタ法とは、基板若しくは基
体を高温（５００゜Ｃ前後）に保持した状態で、アルミ
ニウム系合金をスパッタリングする方法である。絶縁層
の上方に堆積したアルミニウム系合金は流動状態とな
り、開口部に流れ込む。その結果、開口部はアルミニウ
ム系合金で充填され、コンタクトホールが形成される。
アルミニウムリフロー法とは、基板若しくは基体を１５
０゜Ｃ前後に保持した状態で、アルミニウム系合金をス
パッタリングし、その後、基板若しくは基体を５００゜
Ｃ前後に加熱する方法である。加熱によって、絶縁層の
上方に堆積したアルミニウム系合金は流動状態となり、
開口部に流れ込む。その結果、開口部はアルミニウム系
合金で充填され、コンタクトホールが形成される。
体を高温（５００゜Ｃ前後）に保持した状態で、アルミ
ニウム系合金をスパッタリングする方法である。絶縁層
の上方に堆積したアルミニウム系合金は流動状態とな
り、開口部に流れ込む。その結果、開口部はアルミニウ
ム系合金で充填され、コンタクトホールが形成される。
アルミニウムリフロー法とは、基板若しくは基体を１５
０゜Ｃ前後に保持した状態で、アルミニウム系合金をス
パッタリングし、その後、基板若しくは基体を５００゜
Ｃ前後に加熱する方法である。加熱によって、絶縁層の
上方に堆積したアルミニウム系合金は流動状態となり、
開口部に流れ込む。その結果、開口部はアルミニウム系
合金で充填され、コンタクトホールが形成される。
【００５７】絶縁層を構成する材料は、ＳｉＯ2だけで
なく、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳ
Ｇ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等の公
知の絶縁材料、あるいはこれらの絶縁層を積層したもの
から構成することができる。配線層を構成するアルミニ
ウム系合金として、例えば、純アルミニウム、Ａｌ−Ｓ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ
−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を挙げること
ができる。
なく、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳ
Ｇ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等の公
知の絶縁材料、あるいはこれらの絶縁層を積層したもの
から構成することができる。配線層を構成するアルミニ
ウム系合金として、例えば、純アルミニウム、Ａｌ−Ｓ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ
−Ｓｉ−Ｇｅ等の種々のアルミニウム合金を挙げること
ができる。
【００５８】
【発明の効果】本発明のコンタクトホール形成方法によ
れば、ｎチャネル型半導体素子に対しても、ｐチャネル
型半導体素子に対しても、同時にバリアハイトφbを制
御することができ、コンタクト抵抗率ρCの低いコンタ
クトホールを形成することが可能になる。しかも、従来
の半導体素子の作製プロセスを踏襲することができ、工
程数の大幅な増加を伴わない。
れば、ｎチャネル型半導体素子に対しても、ｐチャネル
型半導体素子に対しても、同時にバリアハイトφbを制
御することができ、コンタクト抵抗率ρCの低いコンタ
クトホールを形成することが可能になる。しかも、従来
の半導体素子の作製プロセスを踏襲することができ、工
程数の大幅な増加を伴わない。
【００５９】従来、バリアハイトφbあるいはコンタク
ト抵抗率ρCを重視して金属配線材料を選択してきた。
然るに、本発明によれば、バリアハイトφbの制御を行
うことができるが故に、金属配線材料の選択幅が広が
り、一層自由なプロセス設計やデバイス設計が可能にな
る。また、ショットキコンタクトへの応用も、従来、金
属配線材料の選択にのみ頼っていたが、本発明により、
金属配線材料の選択幅を広げることが可能になる。
ト抵抗率ρCを重視して金属配線材料を選択してきた。
然るに、本発明によれば、バリアハイトφbの制御を行
うことができるが故に、金属配線材料の選択幅が広が
り、一層自由なプロセス設計やデバイス設計が可能にな
る。また、ショットキコンタクトへの応用も、従来、金
属配線材料の選択にのみ頼っていたが、本発明により、
金属配線材料の選択幅を広げることが可能になる。
【図面の簡単な説明】
【図１】実施例１のコンタクトホール形成方法を説明す
るためのシリコン半導体基板等の模式的な一部断面図で
ある。
るためのシリコン半導体基板等の模式的な一部断面図で
ある。
【図２】図１に引き続き、実施例１のコンタクトホール
形成方法を説明するためのシリコン半導体基板等の模式
的な一部断面図である。
形成方法を説明するためのシリコン半導体基板等の模式
的な一部断面図である。
【図３】金属シリサイド層中に析出したシリコン結晶粒
を模式的に示す図である。
を模式的に示す図である。
【図４】実施例２のコンタクトホール形成方法を説明す
るためのシリコン半導体基板等の模式的な一部断面図で
ある。
るためのシリコン半導体基板等の模式的な一部断面図で
ある。
１０ シリコン半導体基板 １０Ａ 基体 １１ 素子分離領域 １２ ゲート酸化膜 １３ ポリシリコン層 １４ ＷＳｉ2層 １５ ゲート電極 １６ ゲートサイドウオール ２０ ソース・ドレイン領域 ２１ 絶縁層 ２２ 開口部 ２３ 金属層 ２４ 密着層 ２６ 金属シリサイド層 ２７ シリコン結晶粒 ２８ 金属配線材料層 ２９ アルミニウム系合金層 ３０ 金属シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｆ
Claims (9)
- 【請求項１】（イ）シリコン半導体基板にソース・ドレ
イン領域を形成した後、全面に絶縁層を形成し、次い
で、該ソース・ドレイン領域の上方の絶縁層に開口部を
形成する工程と、 （ロ）少なくとも該開口部内に金属層を形成した後、ソ
ース・ドレイン領域の導電型と同じ導電型を有する不純
物を該金属層にイオン注入する工程と、 （ハ）該シリコン半導体基板に加熱処理を施し、開口部
底部の金属層を構成する金属とシリコン半導体基板を構
成するシリコンとを反応させて、開口部底部に金属シリ
サイド層を形成し、且つ、該開口部底部のソース・ドレ
イン領域界面及びその近傍における金属シリサイド層中
にシリコン結晶粒を析出させ、併せてイオン注入されそ
して該析出したシリコン結晶粒中に取り込まれた不純物
を活性化する工程と、 （ニ）少なくとも開口部内に金属配線材料を堆積させる
工程、 から成ることを特徴とする半導体素子のコンタクトホー
ル形成方法。 - 【請求項２】金属層は、チタン、タングステン、モリブ
デン又はタンタルから成ることを特徴とする請求項１に
記載の半導体素子のコンタクトホール形成方法。 - 【請求項３】金属層は、物理的気相成長法若しくは化学
的気相成長法にて形成されることを特徴とする請求項１
又は請求項２に記載の半導体素子のコンタクトホール形
成方法。 - 【請求項４】（イ）基体にソース・ドレイン領域を形成
した後、全面に絶縁層を形成し、次いで、該ソース・ド
レイン領域の上方の絶縁層に開口部を形成する工程と、 （ロ）少なくとも該開口部内に、シリコンリッチな金属
シリサイド層を形成した後、ソース・ドレイン領域の導
電型と同じ導電型を有する不純物を該金属シリサイド層
にイオン注入する工程と、 （ハ）該基体に加熱処理を施し、開口部底部のソース・
ドレイン領域界面及びその近傍における金属シリサイド
層中にシリコン結晶粒を析出させ、併せてイオン注入さ
れそして該析出したシリコン結晶粒中に取り込まれた不
純物を活性化する工程と、 （ニ）少なくとも開口部内に金属配線材料を堆積させる
工程、 から成ることを特徴とする半導体素子のコンタクトホー
ル形成方法。 - 【請求項５】金属シリサイド層は、チタンシリサイド、
タングステンシリサイド、モリブデンシリサイド又はタ
ンタルシリサイドから成ることを特徴とする請求項４に
記載の半導体素子のコンタクトホール形成方法。 - 【請求項６】金属シリサイド層は、物理的気相成長法若
しくは化学的気相成長法にて形成されることを特徴とす
る請求項４又は請求項５に記載の半導体素子のコンタク
トホール形成方法。 - 【請求項７】基体に形成されたソース・ドレイン領域と
電気的に接続されたコンタクトホールであって、 少なくとも底部に形成された金属シリサイド層と、該金
属シリサイド層の上に形成された金属配線材料とから成
り、 ソース・ドレイン領域との界面及び界面近傍の金属シリ
サイド層には、ソース・ドレイン領域の導電型と同じ導
電型の不純物を高濃度含有したシリコン結晶粒が形成さ
れていることを特徴とする半導体素子のコンタクトホー
ル。 - 【請求項８】金属シリサイド層は、チタンシリサイド、
タングステンシリサイド、モリブデンシリサイド又はタ
ンタルシリサイドから成ることを特徴とする請求項７に
記載の半導体素子のコンタクトホール。 - 【請求項９】ソース・ドレイン領域との界面における金
属シリサイド層中の金属シリサイド結晶粒の面積合計
と、ソース・ドレイン領域との界面における金属シリサ
イド層中のシリコン結晶粒の面積合計との割合、及び／
又は、シリコン結晶粒の不純物含有濃度によって、ソー
ス・ドレイン領域と金属シリサイド層との界面における
金属シリサイド層の仕事関数が制御されることを特徴と
する請求項７又は請求項８に記載の半導体素子のコンタ
クトホール。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18408794A JP3246208B2 (ja) | 1994-07-13 | 1994-07-13 | 半導体素子のコンタクトホール形成方法及びコンタクトホール |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340426A (ja) * | 1998-03-24 | 1999-12-10 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
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| KR100839526B1 (ko) * | 2001-12-24 | 2008-06-18 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| JP2014090051A (ja) * | 2012-10-30 | 2014-05-15 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-07-13 JP JP18408794A patent/JP3246208B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340426A (ja) * | 1998-03-24 | 1999-12-10 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
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| US6657301B2 (en) | 2001-07-04 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Contact structure, method of forming the same, semiconductor device, and method of manufacturing the same |
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