JPH0550129B2 - - Google Patents
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- JPH0550129B2 JPH0550129B2 JP59022964A JP2296484A JPH0550129B2 JP H0550129 B2 JPH0550129 B2 JP H0550129B2 JP 59022964 A JP59022964 A JP 59022964A JP 2296484 A JP2296484 A JP 2296484A JP H0550129 B2 JPH0550129 B2 JP H0550129B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置の製造方法に係り、より詳
しくはバイポーラトランジスタタイプ集積回路
（IC）装置の電極構造の製造方法に係る。
しくはバイポーラトランジスタタイプ集積回路
（IC）装置の電極構造の製造方法に係る。
従来技術と問題点
従来、シリコン半導体基板を用いたバイポーラ
タイプICでは、一般的に、シリコン半導体上に
直接にアルミニウム合金（銅やシリコンの合金）
を接触させ、アニールし、必要に応じてシリコン
半導体にオーミツクコンタクトを補償するために
不純物を拡散させることによつて、各種の電極を
形成している。これに対して、シリコン半導体上
に多結晶シリコン層を介在させたアルミニウム合
金によるエミツタ電極が提案されている。多結晶
シリコン層が存在することによつて、エミツタ領
域の形成に多結晶シリコン層を通したイオン打ち
込みを利用することが可能になり、その結果、浅
いエミツタ領域を形成することが容易になり、イ
オン打ち込みに伴なうエミツタ領域の結晶欠陥が
減少し、かつエミツタが領域を浅くしてもホール
の拡散長が短いので大きな増幅率を保ちやすいな
どの利点がある。
タイプICでは、一般的に、シリコン半導体上に
直接にアルミニウム合金（銅やシリコンの合金）
を接触させ、アニールし、必要に応じてシリコン
半導体にオーミツクコンタクトを補償するために
不純物を拡散させることによつて、各種の電極を
形成している。これに対して、シリコン半導体上
に多結晶シリコン層を介在させたアルミニウム合
金によるエミツタ電極が提案されている。多結晶
シリコン層が存在することによつて、エミツタ領
域の形成に多結晶シリコン層を通したイオン打ち
込みを利用することが可能になり、その結果、浅
いエミツタ領域を形成することが容易になり、イ
オン打ち込みに伴なうエミツタ領域の結晶欠陥が
減少し、かつエミツタが領域を浅くしてもホール
の拡散長が短いので大きな増幅率を保ちやすいな
どの利点がある。
しかし、多結晶シリコンはアルミニウム合金中
へ拡散してそこに「ポリ華」と呼ばれるシリコン
の塊を生じ、そのために配線層の導電抵抗を増加
するという問題がある。このポリ華の発生を回避
するためには、多結晶シリコンとアルミニウム合
金の間にチタン、モリブデン、タングステン等の
金属やそのシリサイド、炭化物、窒化物をバリヤ
メタル層として挿入さしければならない。しか
し、これらのバリヤメタルはｎ形シリコンとは良
好なオーミツクコンタクトを形成するが、ｐ形シ
リコンとは良好なオーミツクコンタクトを形成し
にくい。そこで、ｐ形シリコン領域の電極窓内に
多結晶シリコン層およびバリヤメタル層が存在し
ないようにするために、これらの層をパターニン
グしてからアルミニウム合金層を形成すると、工
程数が多く、しかも位置合わせ余裕が必要にな
る。
へ拡散してそこに「ポリ華」と呼ばれるシリコン
の塊を生じ、そのために配線層の導電抵抗を増加
するという問題がある。このポリ華の発生を回避
するためには、多結晶シリコンとアルミニウム合
金の間にチタン、モリブデン、タングステン等の
金属やそのシリサイド、炭化物、窒化物をバリヤ
メタル層として挿入さしければならない。しか
し、これらのバリヤメタルはｎ形シリコンとは良
好なオーミツクコンタクトを形成するが、ｐ形シ
リコンとは良好なオーミツクコンタクトを形成し
にくい。そこで、ｐ形シリコン領域の電極窓内に
多結晶シリコン層およびバリヤメタル層が存在し
ないようにするために、これらの層をパターニン
グしてからアルミニウム合金層を形成すると、工
程数が多く、しかも位置合わせ余裕が必要にな
る。
また、シヨツトキーバリヤダイオード
（SBD）・バイポーラ・ランダムアクセスメモリ
ー（RAM）などでは障壁電位（バリヤーハイ
ト）が高いSBDが必要であるが、白金シリサイ
ドやパラジウムシリサイドとシリコンの接合によ
るSBDは障壁電位が高くかつ安定していること
が知られている。しかし、エミツタ領域上の多結
晶シリコン層の存在と、高障壁電位のSBDとを
有利に組み合わせたバイポーラタイプICはまだ
提供されていない。
（SBD）・バイポーラ・ランダムアクセスメモリ
ー（RAM）などでは障壁電位（バリヤーハイ
ト）が高いSBDが必要であるが、白金シリサイ
ドやパラジウムシリサイドとシリコンの接合によ
るSBDは障壁電位が高くかつ安定していること
が知られている。しかし、エミツタ領域上の多結
晶シリコン層の存在と、高障壁電位のSBDとを
有利に組み合わせたバイポーラタイプICはまだ
提供されていない。
発明の目的
本発明は、以上の如き従来技術に鑑み、エミツ
タ領域上に多結晶シリコン層を有し、かつ高障壁
電位のSBDを有する実用的なバイポーラタイプ
ICを簡単な工程でかつ高集積度に製造する方法
を提供することを目的とする。
タ領域上に多結晶シリコン層を有し、かつ高障壁
電位のSBDを有する実用的なバイポーラタイプ
ICを簡単な工程でかつ高集積度に製造する方法
を提供することを目的とする。
発明の構成
上記目的を達成するために、本発明は、
シリコン半導体基板表面に、絶縁膜を形成する
工程と、 前記絶縁膜のエミツタ形成領域を選択的に除去
し、エミツタ電極窓を開孔する工程と、 次いで、該エミツタ電極窓内を含む素子形成領
域上に多結晶シリコン層とキヤツプ層とを順次積
層する工程と、 該多結晶シリコン層を形成後かつ該キヤツプ層
を形成前に該多結晶シリコン層を通して、あるい
は該キヤツプ層を形成後に該キヤツプ層および該
多結晶シリコン層を通して、イオン打ち込みして
エミツタ拡散を行なう工程と、 次いで、該キヤツプ層、該多結晶シリコン層お
よび該絶縁層を貫通するｐ導電型素子電極窓およ
びシヨートキーバリヤダイオード形成窓を開孔す
る工程と、 次いで、該ｐ導電型素子領域電極窓および該シ
ヨツトキーバリヤダイオード形成窓内および該キ
ヤツプ層上に高融点金属層を形成する工程と、 次いで、熱処理により該ｐ導電型素子領域電極
窓および該シヨツトキーバリヤダイオード形成窓
内の該高融点金属層を選択的にシリサイド化する
工程と、 次いで、該シリサイド化されずに残つた前記キ
ヤツプ層上の該高融点金属層、および該キヤツプ
層を除去する工程と、 次いで、露出した前記多結晶シリコン層および
前記シリサイド層上に、バリヤ層とアルミニウム
またはアルミニウム合金層を形成する工程と、 次いで、該アルミニウムまたはアルミニウム合
金層、該バリヤ層および前記多結晶シリコン層を
パターニングして配線層を形成する工程とを含む
ことを特徴とする半導体装置の方法を提供する。
工程と、 前記絶縁膜のエミツタ形成領域を選択的に除去
し、エミツタ電極窓を開孔する工程と、 次いで、該エミツタ電極窓内を含む素子形成領
域上に多結晶シリコン層とキヤツプ層とを順次積
層する工程と、 該多結晶シリコン層を形成後かつ該キヤツプ層
を形成前に該多結晶シリコン層を通して、あるい
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多結晶シリコン層を通して、イオン打ち込みして
エミツタ拡散を行なう工程と、 次いで、該キヤツプ層、該多結晶シリコン層お
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びシヨートキーバリヤダイオード形成窓を開孔す
る工程と、 次いで、該ｐ導電型素子領域電極窓および該シ
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ヤツプ層上に高融点金属層を形成する工程と、 次いで、熱処理により該ｐ導電型素子領域電極
窓および該シヨツトキーバリヤダイオード形成窓
内の該高融点金属層を選択的にシリサイド化する
工程と、 次いで、該シリサイド化されずに残つた前記キ
ヤツプ層上の該高融点金属層、および該キヤツプ
層を除去する工程と、 次いで、露出した前記多結晶シリコン層および
前記シリサイド層上に、バリヤ層とアルミニウム
またはアルミニウム合金層を形成する工程と、 次いで、該アルミニウムまたはアルミニウム合
金層、該バリヤ層および前記多結晶シリコン層を
パターニングして配線層を形成する工程とを含む
ことを特徴とする半導体装置の方法を提供する。
発明の実施例
図面は、本発明の実施例のバイポーラタイプ
ICのトランジスタのSBDの部分を製造する工程
を示す。第１図を参照すると、ｐ形シリコン半導
体基板１にn+形埋込層２を形成後、エピタキシ
ヤル成長してｎ形シリコン層（リンドープ）３を
厚さ2μｍ程度に形成し、次いでp+形アイソレー
シヨン領域４を形成している。ｎ形エピタキシヤ
ル層３の表面に二酸化シリコン（SiO2）膜５を
熱酸化法で厚さ1000Å程度形成し、レジストパタ
ーン６をマスクとしてホウ素イオンを加速電圧
40keVでドーズ量1014cm-2程度選択的に打ち込
み、900℃で30分間アニールしてｐ形ベース領域
７を形成する。
ICのトランジスタのSBDの部分を製造する工程
を示す。第１図を参照すると、ｐ形シリコン半導
体基板１にn+形埋込層２を形成後、エピタキシ
ヤル成長してｎ形シリコン層（リンドープ）３を
厚さ2μｍ程度に形成し、次いでp+形アイソレー
シヨン領域４を形成している。ｎ形エピタキシヤ
ル層３の表面に二酸化シリコン（SiO2）膜５を
熱酸化法で厚さ1000Å程度形成し、レジストパタ
ーン６をマスクとしてホウ素イオンを加速電圧
40keVでドーズ量1014cm-2程度選択的に打ち込
み、900℃で30分間アニールしてｐ形ベース領域
７を形成する。
第２図を参照すると、レジスト６を除去し、
SiO2層５上にCVD法でSiO2膜を厚さ3000Å程度
追加して合計約4000Å厚のSiO2膜８を形成する。
SiO2膜８にエミツタ電極窓を開孔する。このと
き、コレクタ電極やSBDのオーミツク側電極等
のための窓開けも同時に行なうことができる。窓
開け後、全面に厚さ1000Å程度のノンドープ多結
晶シリコン層９を形成する。この後、直ちにエミ
ツタ拡散を行なつてもよいが、その前に多結晶シ
リコン層９上にキヤツプ層１０として例えば
SiO2膜を厚さ500Å程度形成する。このキヤツプ
層１０は、後工程で、白金またはパラジウム層を
形成するときそれが多結晶シリコン層９上に直接
接触すると、アニールによつてシリサイド化し
て、シリサイドの存在によりパターニングが困難
になるのを防止するために、多結晶シリコン層９
上に形成するものである。エミツタ拡散より前に
キヤツプ層１０を形成すると、エミツタ拡散の際
不純物が空中を通つて多結晶シリコン層９の不所
望な位置へ侵入するのを防止することができるの
で好ましい。キヤツプ層は上記のような目的で使
用するものであるから、白金またはパラジウムと
多結晶シリコンの反応（シリサイド化）を阻止で
きるものであればよく、絶縁物のほか金属であつ
てもよい。
SiO2層５上にCVD法でSiO2膜を厚さ3000Å程度
追加して合計約4000Å厚のSiO2膜８を形成する。
SiO2膜８にエミツタ電極窓を開孔する。このと
き、コレクタ電極やSBDのオーミツク側電極等
のための窓開けも同時に行なうことができる。窓
開け後、全面に厚さ1000Å程度のノンドープ多結
晶シリコン層９を形成する。この後、直ちにエミ
ツタ拡散を行なつてもよいが、その前に多結晶シ
リコン層９上にキヤツプ層１０として例えば
SiO2膜を厚さ500Å程度形成する。このキヤツプ
層１０は、後工程で、白金またはパラジウム層を
形成するときそれが多結晶シリコン層９上に直接
接触すると、アニールによつてシリサイド化し
て、シリサイドの存在によりパターニングが困難
になるのを防止するために、多結晶シリコン層９
上に形成するものである。エミツタ拡散より前に
キヤツプ層１０を形成すると、エミツタ拡散の際
不純物が空中を通つて多結晶シリコン層９の不所
望な位置へ侵入するのを防止することができるの
で好ましい。キヤツプ層は上記のような目的で使
用するものであるから、白金またはパラジウムと
多結晶シリコンの反応（シリサイド化）を阻止で
きるものであればよく、絶縁物のほか金属であつ
てもよい。
キヤツプ層１０を形成後、レジストパターン１
１をマスクとしてヒ素イオンを加熱電圧40keVで
ドース量５×1015cm-2程度打ち込み、レジスト１
１除去後980℃で30分間アニールする。このエミ
ツタ拡散によつて深さ3000Å程度のn+形エミツ
タ領域１２が形成される。この多結晶シリコン層
１２を通したイオン打ち込みが、浅いエミツタ領
域を形成し易い、エミツタ領域に結晶欠陥が入り
にくい、等の優れた面を有していることは前述の
通りである。またこのイオン打ち込みでは、エミ
ツタ領域の形成のみならず、必要なn+形領域の
形成、ｎ形領域に対する電極のオーミツクコンタ
クトを補償するための拡散を同時に行なうことが
できる。例えば、コレクタ電極およびSBDのオ
ーミツク側電極のオーミツクコンタクトを補償す
る拡散を兼ねることができる（図のn+形領域１
３および１４）。
１をマスクとしてヒ素イオンを加熱電圧40keVで
ドース量５×1015cm-2程度打ち込み、レジスト１
１除去後980℃で30分間アニールする。このエミ
ツタ拡散によつて深さ3000Å程度のn+形エミツ
タ領域１２が形成される。この多結晶シリコン層
１２を通したイオン打ち込みが、浅いエミツタ領
域を形成し易い、エミツタ領域に結晶欠陥が入り
にくい、等の優れた面を有していることは前述の
通りである。またこのイオン打ち込みでは、エミ
ツタ領域の形成のみならず、必要なn+形領域の
形成、ｎ形領域に対する電極のオーミツクコンタ
クトを補償するための拡散を同時に行なうことが
できる。例えば、コレクタ電極およびSBDのオ
ーミツク側電極のオーミツクコンタクトを補償す
る拡散を兼ねることができる（図のn+形領域１
３および１４）。
第３図を参照すると、キヤツプ層１０、多結晶
シリコン層９およびSiO2膜８をパターニングし
て、ｐ形領域とのオーミツクコタクト電極および
SBDのシヨツトキー接合側電極のため窓を開孔
する。このパターニングは反応性イオンエツチン
グ装置に供給することが反応ガスの種類を
CHF3、CF4、CHF3の順で変えることによつて１
工程で行なうことができる。なお、このとき多結
晶シリコン層９のエツチングを過剰に行なつて、
多結晶シリコン層９の端面がキヤツプ層１０の端
面よりも奥まるようにすることが好ましい。それ
によつて、後工程で、多結晶シリコン層９の端面
に白金またはパラジウムが付着して、それがシリ
サイド化され、後で配線のパターニングと同時に
多結晶シリコン層９をパターニングする際、その
シリサイド化部分がエツチングされずに残ること
を防止するためである。
シリコン層９およびSiO2膜８をパターニングし
て、ｐ形領域とのオーミツクコタクト電極および
SBDのシヨツトキー接合側電極のため窓を開孔
する。このパターニングは反応性イオンエツチン
グ装置に供給することが反応ガスの種類を
CHF3、CF4、CHF3の順で変えることによつて１
工程で行なうことができる。なお、このとき多結
晶シリコン層９のエツチングを過剰に行なつて、
多結晶シリコン層９の端面がキヤツプ層１０の端
面よりも奥まるようにすることが好ましい。それ
によつて、後工程で、多結晶シリコン層９の端面
に白金またはパラジウムが付着して、それがシリ
サイド化され、後で配線のパターニングと同時に
多結晶シリコン層９をパターニングする際、その
シリサイド化部分がエツチングされずに残ること
を防止するためである。
第４図を参照すると、白金（またはパラジウ
ム、以下同じ）をスパツタリングして厚さ200Å
程度の白金層１５を全面に形成すると、コレクタ
電極窓、SBDのシヨツトキー接合側電極窓等の
内部にも白金層が形成される。次いで、450℃で
１時間アニールすると、白金とシリコンが反応し
て上記窓内に白金シリサイド層１６および１７が
形成される。白金シリサイドはシリコンと高障壁
電位の接合を形成し、かつｐ形シリコン領域と良
好なオーミツクコンタクトを形成する。ベース電
極の白金シリサイド１６はｐ形ベース領域７と良
好なオーミツクコンタクトを形成し、SBDのシ
ヨツトキー接合側電極の白金シリサイド１７はｎ
形エピタキシヤル層３と高障壁電位の接合を形成
する。次いで、60℃の王水中で15分間ボイルし、
シリサイド化しなかつた白金層１５を除去する
（このとき白金シリサイド層１６，１７はエツチ
ングされない）。
ム、以下同じ）をスパツタリングして厚さ200Å
程度の白金層１５を全面に形成すると、コレクタ
電極窓、SBDのシヨツトキー接合側電極窓等の
内部にも白金層が形成される。次いで、450℃で
１時間アニールすると、白金とシリコンが反応し
て上記窓内に白金シリサイド層１６および１７が
形成される。白金シリサイドはシリコンと高障壁
電位の接合を形成し、かつｐ形シリコン領域と良
好なオーミツクコンタクトを形成する。ベース電
極の白金シリサイド１６はｐ形ベース領域７と良
好なオーミツクコンタクトを形成し、SBDのシ
ヨツトキー接合側電極の白金シリサイド１７はｎ
形エピタキシヤル層３と高障壁電位の接合を形成
する。次いで、60℃の王水中で15分間ボイルし、
シリサイド化しなかつた白金層１５を除去する
（このとき白金シリサイド層１６，１７はエツチ
ングされない）。
第５図を参照すると、CHF3を反応ガスとする
反応性スパツタリングでキヤツプ層１０を除去す
る。
反応性スパツタリングでキヤツプ層１０を除去す
る。
第６図を参照すると、連続スパツタリング法で
チタン層１８、窒化チタン（バイヤメタル）層１
９およびアルミニウム合金（シリコンまたは銅１
％）層２０をこの順序で形成する。最初チタンタ
ーゲツトを用いて、アルゴンガスを供給してチタ
ン層１８を厚さ100Å程度形成してから、供給ガ
スを窒化ガス50％、アルゴンガス50％の混合ガス
に変えて窒化チタン層１９を厚さ1000Å程度形成
し、次いで供給ガスを再びアルゴンガスに変える
とともにターゲツトをアルミニウム合金に変えて
アルミニウム合金層２０を厚さ7000Å程度形成す
る。バリヤメタルは、上記に限らず、モリブデ
ン、タングステン、ニツケル、クロム、コバル
ト、バナジウム、ハフニウム等の高融点金属およ
びそのシリサイド、窒化物、炭化物を単独でまた
は適宜組み合わせて用いてもよい。
チタン層１８、窒化チタン（バイヤメタル）層１
９およびアルミニウム合金（シリコンまたは銅１
％）層２０をこの順序で形成する。最初チタンタ
ーゲツトを用いて、アルゴンガスを供給してチタ
ン層１８を厚さ100Å程度形成してから、供給ガ
スを窒化ガス50％、アルゴンガス50％の混合ガス
に変えて窒化チタン層１９を厚さ1000Å程度形成
し、次いで供給ガスを再びアルゴンガスに変える
とともにターゲツトをアルミニウム合金に変えて
アルミニウム合金層２０を厚さ7000Å程度形成す
る。バリヤメタルは、上記に限らず、モリブデ
ン、タングステン、ニツケル、クロム、コバル
ト、バナジウム、ハフニウム等の高融点金属およ
びそのシリサイド、窒化物、炭化物を単独でまた
は適宜組み合わせて用いてもよい。
第７図に見られるように、配線のパターニング
を行なう。このパターニングは例えばBCL3と
CCL4の混合ガスを反応性ガスとして反応性イオ
ンエツチングで行なうことによつて、アルミニウ
ム合金層２０、窒化チタン層１９、チタン層１
８、および多結晶シリコン層９を一括してエツチ
ングすることができる。
を行なう。このパターニングは例えばBCL3と
CCL4の混合ガスを反応性ガスとして反応性イオ
ンエツチングで行なうことによつて、アルミニウ
ム合金層２０、窒化チタン層１９、チタン層１
８、および多結晶シリコン層９を一括してエツチ
ングすることができる。
以上の工程において、多結晶シリコン層９につ
いてのパターニング（エツチング）は電極窓開け
工程と配線パターニング工程において同時になさ
れるだけであり、それらの工程とは別に多結晶シ
リコン層（およびバリヤメタル層）をパターニン
グする工程が特別に存在するわけでない。
いてのパターニング（エツチング）は電極窓開け
工程と配線パターニング工程において同時になさ
れるだけであり、それらの工程とは別に多結晶シ
リコン層（およびバリヤメタル層）をパターニン
グする工程が特別に存在するわけでない。
また、バリヤメタル層をエミツタ電極のみなら
ずベース、コレクタ電極にも使用したのはバリア
メタル層による耐熱性向上のメリツトを生かすた
めである。
ずベース、コレクタ電極にも使用したのはバリア
メタル層による耐熱性向上のメリツトを生かすた
めである。
こうして作成したICでは、SBDの障壁電位が
従来のアルミニウムSBDに較べて0.15eV〜0.2eV
程度高くなる。また、従来のアルミニウムのｐ形
シリコン半導体とのコンタクト抵抗は10-4Ωcm2
程度以下であるのに対し、チタン、窒化チタンな
どのバリヤメタルのｐ形シリコン半導体とのコン
タクト抵抗は、450℃以下の熱処理ではオーミツ
クコンタクトにならないし、500℃以上の熱処理
でオーミツクコンタクトに近くはなるが数Ωcm2
のオーダーのコンタクト抵抗である。それが、本
発明により、白金シリサイドまたはパラジウムシ
リサイドによつてｐ形シリコン半導体とコンタク
トを取ることができるので、バリヤメタルを使用
しながらなおかつ10-4Ωcm程度以下のコンタクタ
抵抗が達成される。
従来のアルミニウムSBDに較べて0.15eV〜0.2eV
程度高くなる。また、従来のアルミニウムのｐ形
シリコン半導体とのコンタクト抵抗は10-4Ωcm2
程度以下であるのに対し、チタン、窒化チタンな
どのバリヤメタルのｐ形シリコン半導体とのコン
タクト抵抗は、450℃以下の熱処理ではオーミツ
クコンタクトにならないし、500℃以上の熱処理
でオーミツクコンタクトに近くはなるが数Ωcm2
のオーダーのコンタクト抵抗である。それが、本
発明により、白金シリサイドまたはパラジウムシ
リサイドによつてｐ形シリコン半導体とコンタク
トを取ることができるので、バリヤメタルを使用
しながらなおかつ10-4Ωcm程度以下のコンタクタ
抵抗が達成される。
発明の効果
以上の説明から明らかなように、本発明によ
り、浅くかつ結晶状態の優れたエミツタ領域を有
し、高障壁電位のSBDを含む、高品質のバイポ
ーラタイプICを簡単な工程でかつ高集積度に製
造する方法が提供される。
り、浅くかつ結晶状態の優れたエミツタ領域を有
し、高障壁電位のSBDを含む、高品質のバイポ
ーラタイプICを簡単な工程でかつ高集積度に製
造する方法が提供される。
第１図〜第７図は本発明の実施例を説明するた
めのバイポーラタイプICの製造工程順の断面図
である。 ３……コレクタ領域、７……ベース領域、８…
…SiO2膜、９……多結晶シリコン層、１０……
キヤツプ層、１２……エミツタ領域、１３……コ
レクタコンタクト領域、１４……コンタクト領
域、１５……白金層、１６，１７……白金シリサ
イド層、１８……チタン層、１９……窒化チタン
層、２０……アルミニウム配線。
めのバイポーラタイプICの製造工程順の断面図
である。 ３……コレクタ領域、７……ベース領域、８…
…SiO2膜、９……多結晶シリコン層、１０……
キヤツプ層、１２……エミツタ領域、１３……コ
レクタコンタクト領域、１４……コンタクト領
域、１５……白金層、１６，１７……白金シリサ
イド層、１８……チタン層、１９……窒化チタン
層、２０……アルミニウム配線。
Claims (1)
- 【特許請求の範囲】 １ シリコン半導体基板表面に、絶縁膜を形成す
る工程と、 前記絶縁膜のエミツタ形成領域を選択的に除去
し、エミツタ電極窓を開孔する工程と、 次いで、該エミツタ電極窓内を含む素子形成領
域上に多結晶シリコン層とキヤツプ層とを順次積
層する工程と、 該多結晶シリコン層を形成後かつ該キヤツプ層
を形成前に該多結晶シリコン層を通して、あるい
は該キヤツプ層を形成後に該キヤツプ層および該
多結晶シリコン層を通して、イオン打ち込みして
エミツタ拡散を行なう工程と、 次いで、該キヤツプ層、該多結晶シリコン層お
よび該絶縁層を貫通するｐ導電型素子領域電極窓
およびシヨツトキーバリヤダイオード形成窓を開
孔する工程と、 次いで、該ｐ導電型素子領域電極窓および該シ
リコンシヨツトキーバリヤダイオード形成窓内お
よび該キヤツプ層上に高融点金属層を形成する工
程と、 次いで、熱処理により該ｐ導電型素子領域電極
窓および該シヨツトキーバリヤダイオード形成窓
内の該高融点金属層を選択的にシリサイド化する
工程と、 次いで、該シリサイド化されずに残つた前記キ
ヤツプ層上の該高融点金属層、および該キヤツプ
層を除去する工程と、 次いで、露出した前記多結晶シリコン層および
前記シリサイド層上に、バリヤ層とアルミニウム
またはアルミニウム合金層を形成する工程と、 次いで、該アルミニウムまたはアルミニウム合
金層、該バリア層および前記多結晶シリコン層を
パターニングして配線層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296484A JPS60169169A (ja) | 1984-02-13 | 1984-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296484A JPS60169169A (ja) | 1984-02-13 | 1984-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169169A JPS60169169A (ja) | 1985-09-02 |
| JPH0550129B2 true JPH0550129B2 (ja) | 1993-07-28 |
Family
ID=12097265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296484A Granted JPS60169169A (ja) | 1984-02-13 | 1984-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169169A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741757B2 (ja) * | 1986-04-30 | 1998-04-22 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JPS6393151A (ja) * | 1986-10-07 | 1988-04-23 | Toshiba Corp | 半導体装置 |
| JP2661153B2 (ja) * | 1988-06-30 | 1997-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2690468B2 (ja) * | 1995-03-24 | 1997-12-10 | 株式会社日立製作所 | 半導体装置 |
| US8188484B2 (en) | 2008-12-25 | 2012-05-29 | Rohm Co., Ltd. | Semiconductor device |
| JP5588671B2 (ja) | 2008-12-25 | 2014-09-10 | ローム株式会社 | 半導体装置の製造方法 |
| JP2011134910A (ja) * | 2009-12-24 | 2011-07-07 | Rohm Co Ltd | ＳｉＣ電界効果トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176762A (en) * | 1981-04-22 | 1982-10-30 | Nec Corp | Semiconductor device |
| JPS5856459A (ja) * | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58212163A (ja) * | 1982-04-23 | 1983-12-09 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積回路およびその製造方法 |
-
1984
- 1984-02-13 JP JP2296484A patent/JPS60169169A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176762A (en) * | 1981-04-22 | 1982-10-30 | Nec Corp | Semiconductor device |
| JPS5856459A (ja) * | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58212163A (ja) * | 1982-04-23 | 1983-12-09 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60169169A (ja) | 1985-09-02 |
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