JPS58212163A - 集積回路およびその製造方法 - Google Patents

集積回路およびその製造方法

Info

Publication number
JPS58212163A
JPS58212163A JP58068493A JP6849383A JPS58212163A JP S58212163 A JPS58212163 A JP S58212163A JP 58068493 A JP58068493 A JP 58068493A JP 6849383 A JP6849383 A JP 6849383A JP S58212163 A JPS58212163 A JP S58212163A
Authority
JP
Japan
Prior art keywords
integrated circuit
layer
tungsten
titanium
circuit according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58068493A
Other languages
English (en)
Other versions
JPS5948554B2 (ja
Inventor
ピン・チル・シエルダン・リム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS58212163A publication Critical patent/JPS58212163A/ja
Publication of JPS5948554B2 publication Critical patent/JPS5948554B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来技術〕 本発明は、複数個の半導体装置を具える半導体集積回路
であって、該半導体集積回路は半導体本体を有しており
、該半導体本体の表面上に絶縁層が設けられており、該
絶縁層が、チタン、タングステンおよび窒素含有層を有
する導電パターンを支持するようにした半導体集積回路
に関するもの・であり、またこのような集積回路を製造
する方法にも関するものである。
このような集積回路は、Ｒ，Ｓ、ＮｏＷＩＣｋｌ氏等著
”　Ｔｈ１ｎ　５ｏｌｉｄ　ｌｉ’１１ｍ５　ｎ　ｌ　
ＶＯｔ、　５　ａ　ｌ　１９７　ｓ　ｒｌ）Ｉ）、　　
１　９　５　−　２　０　５　　”　　５ｔｕｄｉｅｓ
　　ｏｆ　　ｔｈｅ　　Ｔｉ　−Ｗ／ＡｕＭｅｔａｌｌ
ｉｚａｔｉｏｎ　ｏｎ　Ａｌｕｍｉｎｕｍ”に記載され
ており、既知である。ここに記載されているチタン、タ
ングステンおよび窒素含有層は窒化チタン−タングステ
ン拡散障壁層であり、この層は、珪素上の下側アルミニ
ウム層と上側金層との間に配置した場合に純粋なチタン
−タングステンよりも優れているものとして説明されて
いる。
バイｌ−ラメ上！ＪＰＲＯＭＳは、装置が一層高密度に
且つ複雑になる程、ウォッシュド・エミッタ法が適用さ
れるようになる。二重層アルミニウムを有するニクロム
より成る易融リンクの現在の金属化技術は、アルミニウ
ムと珪素との相互拡散の為にこれらの浅いＮ”　−Ｐ接
合を得る技術とは両立しえない。集積回路においてアル
ミニウムと珪素との相互拡散の問題を解決する従来の方
法は、チタン−タングステン（Ｔ１：　Ｗ　）のような
アルミニウム拡散障壁を加える方法であった（例えば’
Ｊ　、Ａ　、　Ｏｕｎｎｉｎｇｈａｍ氏等著”　１．Ｅ
、Ｅ、Ｅ、ＴｒａｎｓａｃｔｉｏｎｓＲｅｌ、”Ｖｏｌ
、１９．１９７０　、ＰＰ、１８２−１８７”　Ｑｏｒ
ｒｏｓｉｏｎ　Ｒｅ５ｉｓｔａｎｃｅ　ｏｆ　５ｅｖｅ
ｒａｌ　ＩｎｔｅｇｒａｔｅｄＯｉｒｃｕｉｔ　Ｍｅｔ
ａｌｌｉＺａｔｉＯｎ　ｓｃｂｅｍｅｓ”およびＰ、Ｂ
、Ｇｈａｔｅ氏等著”　Ｔｈ１ｎ　５ｏｌｉｄ　Ｆｉｌ
ｍｓ　”　、　Ｖａｔ、　５８　、１９７８　。
ｐｐ、１１７−１２８°’　Ａｐｐｌｉｃａｔｉｏｎ　
ｏｆ　Ｔｉｔａｎｉｕｍ−Ｔｕｎｇｓｔｅｎ　Ｂａｒｒ
ｉｅｒ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　ｆｏｒ　Ｉｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ”′を参興のこと）。
この方法はニクロム易融リンクを有するＦＲＯＭＳにお
いても用いうるが、この場合実際に、空気に曝したり、
レジスト処理をしたり、酸化したりする際（こチタン−
タングステンおよびニッケルの双方が容易に酸化されて
しまうことによる処理上の問題や、金属化をより一層複
雑で高価な処理とする問題が生じる。
Ｈ，Ｈｉ１１氏著”　５ｏｌｉｄ　５ｔａｔｅ　Ｔｅｄ
ｈｄｏｌｏｇｙ　”　。
Ｊａｎｕａｒ／　１９８０１１）ｐ、　５　Ｂ　−５９
”　ＭａｇｎｅｔｒｏｎＳｐｕｔｔｅｒｅｄ　Ｔｉｔａ
ｎｉｕｍ　−Ｔｕｎｇｓｔｅｎ　Ｆｉｌｍｓ　”には、
珪素上にチタン−タングステンを設け、チタン−・タン
グステンの上にアルミニウムを設けて成る通常の拡散障
壁構造が記載されている。この文献にはまた、酸素およ
び窒素の分圧に感応するチタン−タングステン障壁薄膜
の固有抵抗が記載されている。これらの反応ガスは通常
真空装置中にバックグラウンド汚染物（ｂａｃｋｇｒｏ
ｕｎｄ　ｃｏｎｔａｍｉｎａｎｔｓ　）として存在する
。
〔発明の目的〕
本発明の目的は、チタン−タングステン−窒化物の金属
薄膜を、金属拡散障壁層として有効に作用しうるばかり
ではなくメモリ装置等における極めて有効な溶融リンク
としても作用するような薄い厚さで形成しうるようにす
ることにある。
〔好適な実施例の説明〕
１１′・。
第１図には、複数本、）・の、ビットライン１０を列に
配置し、複数本のワードライン１２を行に配置したショ
ットキーダイオードメモリアレイを示す。
ワードライン１２とビットライン１０との各交差部には
、１本のワードライン１２と１本のビットライン１０と
の間に直列に接続したショットキーダイオード１４およ
び溶融リンク（ヒユーズ）１６が設けられている。ワー
ドライン１２とビットラインｌＯとの間に接続されたシ
ョットキーダイオード１４を順方向にバイアスするよう
にこれらのライン間に電位差を与えると、溶融リンク１
６が、そこなわれていない限り、選択したこれらの２つ
のラインＩＯおよび１２間に検出電流が流れる。所定の
素子をプログラミングする為には、溶融リンク１６を溶
融する（ヒユーズをとばす）の（こ、従って選択対のラ
イン１０および１２間の直列回路を開路とするのに充分
な電流が生じるよう番こ高い電位差を印加する。このよ
うにすると、２つのライン１０および１２間に検出電圧
を印加しても電流が流れない。検出電流の存在は°゛１
゛′のような１つの状態を示し、検出電流の不存在はＩ
Ｉ　Ｄ　ＩＩのような他の状態を表わすことができる。
メモリアレイの変形例の１つでは、ショットキーダイオ
ードをベース・コレクタダイオードのような半導体接合
ダイオードと置き換える。この種類のメモリ素子の例は
米国再発行特許第２８４８１号明細書に記載されている
。他の種類のメモリアレイはＲ，に、Ｗａｌｌａｃｅ氏
等著”　ｇｌｅｃｔｒｏｎｉｃｓ　”　。
Ｍａｒｏｈ　２７　、１９８　ｏ　、　ｐＴ）−１４７
−１５０”　Ｓｉｍｐｌｅ　Ｐｒｏｃｅｓｓ　Ｐｒｏｐ
ｅｌｓ　Ｂｉｐｏｌａｒ　ＰＲＯＭ５　ｔ。
１６　Ｋ　Ｄｅｎｓｉｔｙ　ａｎｄ　Ｂｅｙｏｎｄ”に
記載されている。
次に第２〜１１図を参照して、本発明によるメモリアレ
イおよびトランジスタ構造体を製造する工程につき説明
する。ショットキーダイオードおよびヒユーズ構造体を
有するメモリアレイを図面の左側部分に示し、障壁層を
有するウォッシュド・エミッタトランジスタ構造体を図
面の右側部分ニ示す。半導体チップにおいては通常、メ
モリアレイがチップの主たる中央領域を占め、トランジ
スタはメモリアレイの１以上の側部を囲む周辺回路の一
部となる。これら双方の構造体を同時に製造する為に同
じ処理工程を用いる為、これらの構造体を並べて示す。
第２図に示す製造処理は、約７〜２１Ω−ｃｍの固有抵
抗および１１１の結晶軸方位を有するようにわずかにド
ーピングしたＰ型理素基板１８を準備することから始め
る。珪素基板１８の表面上には、次の工程で埋込層を形
成するのに用いるべきドーピング源に依存して１．０１
１ｍ以上の厚さまで厚肉酸化物層２０を成長させる。酸
化物層２０には写真食刻手段により孔２２および２４を
形成し、２つのＮ＋＋拡散領域２６および２８が次に形
成される領域を決定する。Ｎ＋＋拡散領域に対するドー
パントは例えば砒素とすることができる。溶融リンクお
よびショットキーダイオード構造体に対する戸拡散領域
２６はショットキーダイオードの陰極路の抵抗値を減少
させる目的で埋込層とし、他のＮ＋＋散領域２８は周辺
トランジスタに対する埋込層コレクタを構成する。耐拡
散中、Ｎ＋拡拡散領土上図示のように、わずかの厚さの
酸化物層２０ａが形成されそ。Ｎ＋＋散領域２６．１・
　１′・ および２８のシート抵抗値はめ２００／口であり、ＰＮ
接合の深さは約３〜４μｍである。
次に、第８図に示すＮ型珪素のエピタキシアル・層８０
を形成する為に酸化物層２０および２０ａを除去する。
エピタキシアル堆積や成長を行なう前に、塩化水素によ
る′現場腐食（ｉｎ　−５ｉｔｕ　８ｔＯｈ　）を行な
って基板１８上を清浄な表面とする。エピタキシアル層
８０には約４５Ω−ｃｍの固有抵抗となるまで砒素をド
ーピングし、このエピタキシアル層の厚さは８〜８．５
μｍとする。このエピタキシアル層８０の成長中、埋込
層２６および２８の−ｍがエピタキシアル層８０中に上
方に拡散し、その下側部分は基板１８内に一層深く拡散
する。
次の工程は、メモリ素子および周辺トランジスタに対す
る分離領域を形成する工程である。エピタキシアル層８
０上に０．５〜１．０μｍの比較的厚肉の酸化物層を成
長させ、その後にこの酸化物層をフォトレジストでマス
クし、この酸化物層に孔をあけ、これらの孔内に硼素の
ようなＰ型ドーパントを拡散し、分、ｊｌＪＩ領域８２
を形成する。これら、Ｄオア＠Ｈａ　　ｚ　　Ｇｔ（”
、　　＊　４　　Ｄｃ　オオよ　う　１、　、　ア、　
ヶキシアル層３０を経て基板１８内に入るように深く延
在させる。この拡散中、分離領域上に酸化物゛が形成さ
れる。この酸化物はそのまま残しておくか・或いは除去
して新たな酸化物を成長させることができる。
この段階で、トランジスタ構造体中にコレクタプラグを
拡散する任意の工程を行なうことができる。この工程は
、マスキングし、エツチングし、次にＮ＋＋込層領域２
８に接触するのに充分な深さまで１型ドーパントを拡散
することにより行なうことができる。このコレクタプラ
グの拡散により、エピタキシアル層の表面に形成すべき
コレクタ接点と、コレクターベース接合領域との間の導
電性を良好なものとする。コレクタプラグ拡散中或いは
その後に表面酸化物を形成する。次の工程の前に、第４
および５図に示すように、分離領域８２を被覆するよう
にエピタキシアル層３０上に酸化物層８４が存在する。
次の工程は、マスキングにより酸化物層８４に孔８６を
形成し、この孔８６を経て硼素のようなＰ型ドーパント
を拡散してトランジスタに対するベース領域８８を形成
する工程である。ベース領・域３８のシート抵抗値は約
２０００／口とすることができ、接合の深さは約１．０
μｍとすることができる。ベース拡散中く酸化物薄膜が
ベース領域８８上に形成される。
次の工程は第６図に示すように酸化物層８４に一連の孔
をあける工程であり、これらの孔を経て燐或いは砒素の
ようなＮ型ドーパントを多緻のドーズ屋で拡散しうるよ
うにする。第１の孔４０は１型エミッタ領域４２を拡散
により形成する為にベース領域８８上にあける。第２の
孔４４はＮ＋型のコレクタ接点領域４６を拡散により形
成する為にベース領域８８の一側にあける。第８の孔４
８はメモリ素子のショットキーダイオードに対するＮ＋
型の陰極接点領域５０を拡散により形成する為にあける
。
Ｎ＋拡拡散口れらのＮ＋梨型領域上形成される酸化物は
、約４００オングストロームの極めて薄肉となる。その
理由は、エミッタの寸法が極めて小さく、例えば６μｍ
×８μｍの面積で０．７μｍの厚さである為である。次
の接点用の孔は通常の写真食刻によってはエミッタ内に
配置することができない。従って、ベースに対する接点
用の孔と、ショットキーダイオードとなるＮ型エピタキ
シアル領域Ｇこ対する接点用の孔とを形成し、その後に
ウェファ全体を８０秒のような比較的短かい時間の間弗
化水素酸溶液中に浸すことにより厚肉酸化物のいずれに
も著しい悪影響を及ぼすことなくエミッタ上の少鰍の酸
化物を除去しうるようにするのが好ましい。この方法を
ウォッシュド・エミッタ法と称する。このウォッシュド
・エミッタ法ハ、第７図に示すように、ベースおよびエ
ピタキシアル層に接点を形成する為に行なう接点マスキ
ング工程の前に行なうことができ、或いはこの接点マス
キング工程の後に行なうこともできる。
次の工程では、いくつかの或いはすべての接点領域に例
えばプラチナ、パラジウム或いはプラチナ−ニッケルの
ような金属を堆積し、次にこの金・・　）：１ 属と珪素とを合金化させることにより、これら接点領域
内に金属珪化物の層を形成する。この工程は例えば、 ・（ａ）　　ウォッシュド・エミッタ法とその後のベー
スおよびショットキーダイオード（これらの双方はメモ
リ青子およびクランプ素子である）に対する接点マスキ
ングとの間で行なって、第７１１１Ｊに示すようにエミ
ッタ領域とＮ　接点領域との中にのみ珪化物を形成する
ようにするか、（ｂ）　　ベースおよびショットキーダ
イオードに対する接点マスキングとその後のウォッシュ
ド・エミッタ法との間で行なって、珪化物ベース接点お
よび珪化物ショットキーダイオードを形成するか、 （Ｃ）　　すべての接点マスキング後に行なって、すべ
ての接点が珪化物を有するようにして 行なうことができる。これらの方法（ａ）、■）および
（Ｃ）のうちいずれを選択するかは主としてショットキ
ーダイオードの選択に依存する。珪化物ショットキーダ
イオードが望ましい場合には、■）或いは・し く０）の方法を選択する。ナルミニラムショットキーダ
イオードが望ましい場合には、エミッタ中に珪化物を有
さないようにする選択とともに（ａ）の方法を選択する
。しかし、珪素に対する障壁金属の接触抵抗を減少させ
るか或いは最小とする為には可能な個所すべてに珪化物
を有するようにするのが一般に有利である。第７図にお
いては、酸化物層８４にあけた孔を経てエミッタ領域４
２、コレクタ接点領域４６および陰極接点領域６０上に
珪化物接点５２を堆積した状態を示す。珪化物接点５２
に対する代表的な組成は８８％ニッケルおよび１２％プ
ラチナから成るものであり、これは珪素と合金化される
と、６０％珪素、４４％ニッケルおよび６％プラチナの
三元合金となる。プラチナ珪化物接点の他の説明に対し
ては米国特許第８．８５５，６１２号明細書を参照しう
る。
次の工程は、第８図に示すように、酸化物層８４に孔５
４および５６を形成する工程である。
一方の孔５４はベース領域８８上に形成し、この孔によ
りベース領域８８とエピタキシアル層８０との間の接合
を露出させる。他方の孔５６は埋込層２６の上方に形成
し、この孔によりメモリ素子領域内のエピタキシアル層
８０を露出させる。
次に、チタン−タングステン−窒化物の堆積を行ない、
この窒化物が、浅いエミッタ内にアルミニウムが入り込
むのを防止するとともに珪化物ショットキーバリアダイ
オードを用いる場合にはその安定性を保持する障壁（バ
リア）金属として作用し、また易融リンクとしても作用
するようにする。この金属薄膜の組成はけぼＴｉＷ、Ｎ
とする。この金属薄膜は、アルゴンと窒素との全圧力を
約１．５　Ｘ　１０−８）ルとし、窒素の分圧を約２．
５　Ｘ　１０−’トルとして、８０原千％のチタンと７
０原千％のタングステンとの組成のターゲットから反応
性直流スパッタリングにより形成する。堆積速度は約９
０オングストローム／分である。金属薄膜の固有抵抗は
約２７０μΩ−ＣＩｌｌである。窒素の相対社を多くし
たり少なくしたりする場合には、これに応じて全圧力を
高くしたり低くしたりすることができる。チタンータン
ダステンー窒化物は、体心立方（ＢＯＧ）であるチタン
−タングステンと相違して面心立方（ＦＧＯ）構造であ
るということを確かめた。ＢＣＯすなわち休心立方結晶
格子構造では、原子が立方体の各頂点に位置するととも
に、１つの原子が立方体の内部中心に位置する。
ＦＯＯすなわち面心方立結晶格子構造では、原子が立方
体の各頂点に位置するとともに、立方体の各面の中心に
１つの原子が位置する。この障壁金属薄膜の特性は原子
の密度が高まることによりチタン−タングステンよりも
改善されるものと思われる。この障壁金属薄膜の特性が
良好となる為、この薄膜の厚さは、チタン−タングステ
ンと同じ障壁効果を得る為にはチタン−タングステンは
ど厚くする必要はない。従って、より一層薄い薄膜を用
いることができる。このことは溶融（ヒユーズ）材料に
とって有利なことである。その理由は、溶融材料が薄肉
となることにより、溶融の容易さを決定する電流密度が
高まる為である。
例えば、６００オングストロームの厚さのチタ”） ンータングステンー窒化物薄膜は障壁効果において１０
００オングストロームの厚さのチタン−タングステンに
ほぼ等しい。易融リンクの横方向の幅寸法が同じで、得
られる溶融電流が５０　ｍＡで・あるものとすると、チ
タン−タングステン薄膜の電流密度は５０／１００ＯＷ
（ここにＷは易融リンクの幅である）となり、チタン−
タングステン−窒化物薄膜の電流密度は５０／６００　
Ｗとなり、チタン−タングステン−窒化物薄膜の電流密
度がチタン−タングステン薄膜の電流密度よりもその１
倍だけ、すなわち６６．７％だけ増大する。チタンータ
ングステンヒユーズの場合、チタン−タングステン−窒
化物ヒユーズの電流密度を得る為には、このチタン−タ
ングステンヒユーズを流れる電流を５　ｏ　ｘ　＜　１
＋１）−８８ミリアンペアまで高める必要があるという
ことを意味する。従ってこの増大電流を許容しうるよう
にする為には、トランジスタを大型にし、相互接続導体
を幅広に或いは厚肉にする必要がある。このことはまた
、ダイの寸法を大きくする必要があり、１つのチップ当
り製造しうるダ・否の個数が少なくなるということを意
味する。換言すれば、チタン−タングステン−窒化物薄
肉の場合、ダイ寸法を、チタン−タングステン薄膜を使
用する場合に比べて小さくし・うるということが分る。
障壁材料としてチタン−タングステンを用い、ヒユーズ
として他の薄肉材料を用いると、処理工程数が多くなり
、価格が増大する。
チタン−タングステン−窒化物薄膜の堆積に続き、この
薄膜を好ましくはポジタイプのフォトレジストでマスク
する。ポジタイプのフォトレジストが好ましい理由は、
ポジタイプのフォトレジストの方がネガタイプの７オト
レジストよりも良好に付着する為である。ボジタ斗ブお
よびネガタイプのフォトレジストは当業者にとって周知
である。
次に、８０％の過酸化水素中でエツチングを行なって、
不所望な領域からチタン−タングステン−窒化物薄膜を
除去し、浅いエミッタ領域４２およびコレクタ接点領域
４６上の障壁金属キャップと溶融リンクとを残存させる
。第９図において、溶融リンクを５８ａで示し、エミッ
タキャップを５８ｂで示し、フレフタ接点キャップを５
８０で示す。ネガタイプの７オトレジストを用いる場合
には、ＴｉＷ、Ｈの堆積後に堆積した５００〜１０００
・オングストロームの厚さの薄肉アルミニウム被膜を用
いて、 ａ）　　アルミニウム被膜を用いない場合にＴｉＷ、Ｎ
のエツチング中に生じるネガタイプの７オトレジストの
付着力の低下を防止するとともに、ｂ）アルミニウム被
膜を用いない場合に、相互接続の為に後に堆積されるア
ルミニウムとＴｉＷ２Ｎとの間の接触抵抗値をポジタイ
プの７オトレジストよりも大きくしやすいネガタイプの
フォトレジストの処理からＴｉＷ、Ｎ薄膜の表面を保護
する 必要がある。このアルミニウム被膜はポジタイプのフォ
トレジストの場合にも用いることができること明らかで
ある。アルミニウム被膜を用いる場合ニハ、アルミニウ
ムのエツチングをまず最初に行なって、これをＴｉｗ、
Ｎのエツチングに対するマスクとする。従って、ＴｉＷ
、Ｈのエツチング中ニアオドレジストの付着力が減少す
ることはそれほど重要な問題とならない。フォトレジス
トを除去した後、相互接続用に用いるアルミニウム薄膜
の堆・積前に、スパッタリングによる現場腐食を行なっ
て金属間の電気接触が良好となるようにする必要がある
。アルミニウム被膜は、後に詳細に説明するように、ア
ルミニウム相互接続導体を決定するエツチング中にヒユ
ーズ本体から除去される。
チタン−タングステン−窒化物の形成後、約０．７μｍ
のアルミニウムを堆積し、次にこれをマスクして相互接
続導体およびショットキーバリアダイオードを形成する
。領域６１でエピタキシアル層８０とのショットキー障
壁接点を形成するとともに、溶融リンク５８ａとのオー
ム抵抗接点を形成するこの底部アルミニウム層を６０ａ
で示し、溶融リンク５８ａと接触する列ラインを構成す
る底部アルミニウム層を６０ｂで示し、ショットキーバ
リアダイオードの陰極側とのオーム抵抗接点と堆積すべ
き行ラインに対する接点とを形成する底部アルミニウム
層を６００で示し、タース領域８８に対するオーム抵抗
接点と、エピタキシアル層８０に対するショットキー障
壁接点とを形成する底部アルミニウム層を６０６で示し
、エミッタ・接点を形成する底部アルミニウム層を６Ｏ
ｆで示す０ 電圧降下を最小にし、且つダイの寸法を減少させる為に
は、アルミニウム金属化の第２の層をワードラインとし
て用いるのが有利である０従って１ひび割れを防止する
為に燐をドーピングしたガラス層を約１．０μｍの厚さ
まで堆積し、これをマスキング且つエツチングして孔す
なわち通路を形成する。このガラス層を６２で示し、通
路を６８で示す。次に、アルミニウムの第２の層をガラ
ス層上に約１．５〜２．０μｍの厚さまで堆積し、次に
これをマスキングするとともにエツチングする。この第
２アルミニウム層を第１０図に６４で示す。
最後に表面安定化層として作用するガラスの頂部層（図
示せず）を装置全体の上に堆積する。
これらの中間のガラス層および頂部ガラス層の双方は、
はぼ４００〜４・：’５　ｏｏＣでの酸素およびシラン
ガスの反応によって堆積せしめ名ことができる。ガラス
中への燐のドーピングは、ガラス堆積中にホスフィンガ
スを注入することにより達成す底部アルミニウム接点６
０ａは領域６１におけるエピタキシアル層８０とでショ
ットキー障壁接点を形成し、この接点を以ってメモリ素
子のショットキーダイオードに対する陽極接点を構成す
る。
底部アルミニウム接点６００はメモリ素子のショットキ
ーバリアダイオードに対する陰極接点を形成する。戸埋
込層２６は、２つの接点６０ａおよび６００間の半導体
領域を通る、ショットキーダイオードの陰極側に対する
低抵抗通路を構成する。アルミニウム接点６０ｅとエピ
タキシアル層３０との間のショットキー障壁接点はトラ
ンジスタのベース領域３８およびコレクタ領域８０間に
接続されたショットキーバリアクランピングダイオード
を構成する。
第１１図に示す溶融リンク５８ａは平面図において矩形
の形状を有しており、好ましくはこの溶融リンク５８ａ
にはノツチ６６を形成してその幅を減少させ、これによ
りヒユーズをとばす為の電流を減少させるようにする。
この溶融リンク５８ａ・は他の周知の形状にすることも
できる。
上述した左ころから明らかなように、同一の半導体チッ
プ性おいて溶融リンク（ヒユーズ）と拡散障壁層との二
重の機能を達成する単一の導電薄膜としてチタン−タン
グステン−窒化物を使用することにより、製造上の複雑
さが低減し、これにより製造コストの低廉化が達成され
る。これらの製造上の効果は、浅いエミッタ拡散を行な
う必要のある大型メモリにとって特に重要なことである
。
本発明はメモリアレイにおける例で説明したかく・□本
発明によりチタン−タングステン−窒化物を使用すると
いう着想は、プログラマブルゲートアレイやプログラマ
ブル論理アレイのような他の種類のプログラマブルチッ
プに用いることができ、更にランダムアクセスメモリの
付加装置のよウナモのにも適用しうる。更に、本発明は
接合分離構造において説明した′が、誘電体或いは酸化
物分離を用いたもののような他の種類の分離構造に用い
ても同様に有利である。
−４、図面の簡単な説明 第１図は、メモリ素子の各々が、ビットラインとワード
ラインとの間で易融リンクと直列に接続されたショット
キーダイオードを有するようにしたバイポーラメモリア
レイを示す線図、第２〜ｌＯ図は、本発明によるメモリ
アレイおよびトランジスタの集積回路構造体を製造する
種々の製造処理工程を示す断面図、 第１１図は、本発明によるメモリアレイの完成構造を示
す平面図である。
１０・・・ビットライン　　　１２・・・ワードライン
１４・・・ショットキーダイオード １６・・・溶融リンク（ヒユーズ） １８・・・珪素基板　　　　　２０．２０ａ・・・酸化
物層２２、２４・・・孔 ２６、２８・・・拡散領域（埋込層） ８０・・・エピタキシアル層　８２．・・倉１分離領域
８４・・・酸化物層 ８６、４０．４４．４８．５４．５６・・・孔８８・・
・ベース領域４２・・・エミッタ領域４６・・・フレフ
タ接点領域　５ｏ・・・陰極接点領域５２・・・珪化物
接点 ５８ａ・・・溶融リンク（ヒユーズ） ５８ｂ・・・エミッタキャップ（障壁金属薄膜）５８０
・・・コレクタ接点キャップ（障壁金属薄膜）６０ａ、
　６０ｂ、　６００．６０ｄ、　６０ｅ、　６０ｆ　・
７　ルミニウム層６２・・・ガラス層　　　　　６８・
・・通路（孔）６４・・・第２アルミニウム層 ６６・・・ノツチ。
手続補正書 昭和５８年　７　月　１３日 １、事件の表示 昭和５８年　特　許　願第　６８４９３号２、発明の名
称 集積回路およびその製造方法 ３、補正をする者 事件との関係特許出願人 名称　　エヌ・べ−・フィリップス・ フルーイランペンファブリケン 電話（５８１）　２２４１番（代表） １明細書第１７頁第１１〜１２行の「プラチナ珪−化物
接点」を「プラチナ−ニッケル珪化物接点」に訂正する
。
（２）

Claims (1)

  1. 【特許請求の範囲】 Ｌ　複数個の半導体装置を具える半導体集積回路であっ
    て、該半導体集積回路は半導体本体を有しており、該半
    導体本体の表面上に絶縁層が設けられており、該絶縁層
    が、チタン。 タングステンおよび窒素含有層を有する導電パターンを
    支持するようにした半導体集積回路において、メモリ素
    子が設けられて、おり、これらメモリ素子の各々が、易
    融リンク構造体と直列に結合された半導体装置の少なく
    とも１つを有するようにし、前記の易融リンク構造体を
    ほぼチタン−タングステン−窒化物を以って構成したこ
    とを特徴とする集積回路。 ム　特許請求の範囲１記載の集積回路において、前記の
    易融リンク構造体が、はぼチタン−タングステン−窒化
    物より成る薄膜を有するよ−うにしたことを特徴とする
    集積回路。 ＆　特許請求の範囲２記載の集積回路において、前記の
    導電パターンの少なくとも一部分が、前記のチタン、タ
    ングステンおよび窒素含有層を第１障壁層として有する
    多層構造体を具えており、前記の第１障壁層は、その上
    に重畳した第２導電層と、この第１障壁層の下の他の材
    料の集積回路の一部分との間に存在しており、前記の薄
    膜および前記の第１障壁層を組成および層厚さにおいて
    ほぼ同じになるようにしたことを特徴とする集積回路。 ４　特許請求の範囲８記載の集積回路において、ｆｍ記
    の多層構造体が追加のバイポーラトランジスタのエミッ
    タ領域に対する電気接点として作用するようにしたこと
    を特徴とする集積回路。 翫　特許請求の範囲４記載の集積回路において、前記の
    追加のトランジスタを、互いに横方向に離間させたエミ
    ッタおよびコレクタ領域を有するラテラルトランジスタ
    とし、前記の多層構造体が前記のコレクタ領域に対する
    電気接点をも構成するようにしたことを特徴とする集積
    回路。 ＆　特許請求の範囲２〜５のいずれが１つに記載の集積
    回路において、前記の薄膜の厚さを約６０　ｎｍとした
    ことを特徴とする集積回路。 ７、　特許請求の範囲２〜Ｂのいずれが１つに記載の集
    積回路において、前記の薄膜の固有抵抗を約２．７μΩ
    −ｍとしたことを特徴とする集積回路。 ８、　特許請求の範囲１〜７のいずれが１つに記載の集
    積回路において、前記のメモリ素子を行列マトリックス
    に配置し、各メモリ素子を行導体および列導体間に接続
    したことを特徴とする集積回路。 ９、　特許請求の範囲１〜８のいずれが１つに記載の集
    積回路において、前記の少なくとも１つの半導体装置を
    ダイオードとしたことを特徴とする集積回路。 １０、　　特許請求の範囲９記載の集積回路において、
    前記のダイオードをショットキーダイオードとしたこと
    を特徴とする集積回路。 １Ｌ　　集積回路を製造するに当り、 （ａ）　　半導体本体の表面上に絶縁材料の層を設け、 ［有］）　前記の絶縁材料層に孔を形成し、（０）　　
    前記の集積回路の半導体装置との電気接続体に対する易
    融リンクとして作用すべき第１の１１Ｉ数個の各別の金
    属堆積体を前記の絶縁材料層上に形成するとともに、金
    属拡散障壁層として作用すべき第２の複数個の各別の金
    属堆積体を前記の孔内に且つ、所望導電型の前記の半導
    体領域との電気接続体内に形成し、これら第１および第
    ２の複数個の金属堆積体の双方はチタン、タングステン
    および窒素の反応により同時に堆積するとともに、はぼ
    チタン−タングステン−窒化物より成るようにする ことを特徴とする集：・：、積回路の製造方法。 １亀　特許請求の範囲１１記載の集積回路の製造方法に
    おいて、前記の金属堆積体を、８０原゛子％のチタンお
    よび７０原子外のタングステンの組成のターゲットから
    の反応性直流スパッタリングにより形成し、前記の窒素
    は約２．５　Ｘ　１０”　）ルの窒素の分圧でアルゴン
    とともに存在させ、アルゴンと窒素との合計の圧力を１
    ．５　Ｘ　１０−８）ルとすることを特徴とする集積回
    路の製造方法。 １＆　特許請求の範囲１１または１２記載の集積回路の
    製造方法において、前記のチタン−タングステン−窒化
    物の薄膜を約６００オングストロームの厚さまで堆積す
    ることを特徴とする集積回路の製造方法。
JP58068493A 1982-04-23 1983-04-20 集積回路およびその製造方法 Expired JPS5948554B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/371,147 US4491860A (en) 1982-04-23 1982-04-23 TiW2 N Fusible links in semiconductor integrated circuits
US371147 1989-06-26

Publications (2)

Publication Number Publication Date
JPS58212163A true JPS58212163A (ja) 1983-12-09
JPS5948554B2 JPS5948554B2 (ja) 1984-11-27

Family

ID=23462680

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58068493A Expired JPS5948554B2 (ja) 1982-04-23 1983-04-20 集積回路およびその製造方法

Country Status (4)

Country Link
US (1) US4491860A (ja)
EP (1) EP0092871B1 (ja)
JP (1) JPS5948554B2 (ja)
DE (1) DE3381215D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60169169A (ja) * 1984-02-13 1985-09-02 Fujitsu Ltd 半導体装置の製造方法
JPS63181480A (ja) * 1987-01-12 1988-07-26 アイテイーテイー・インダストリーズ・インコーポレーテツド 自己整列ひ化ガリウム装置の製造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920071A (en) * 1985-03-15 1990-04-24 Fairchild Camera And Instrument Corporation High temperature interconnect system for an integrated circuit
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
US4956308A (en) * 1987-01-20 1990-09-11 Itt Corporation Method of making self-aligned field-effect transistor
US4728534A (en) * 1986-08-04 1988-03-01 Motorola, Inc. Thick film conductor structure
US5436496A (en) * 1986-08-29 1995-07-25 National Semiconductor Corporation Vertical fuse device
DE3641299A1 (de) * 1986-12-03 1988-06-16 Philips Patentverwaltung Integrierte halbleiter-schaltung mit mehrlagenverdrahtung
US4935801A (en) * 1987-01-27 1990-06-19 Inmos Corporation Metallic fuse with optically absorptive layer
DE3714647C2 (de) * 1987-05-02 1993-10-07 Telefunken Microelectron Integrierte Schaltungsanordnung
JPS6417555U (ja) * 1987-07-22 1989-01-27
US4787958A (en) * 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
NL8800220A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht.
US4795499A (en) * 1988-03-28 1989-01-03 Ridenour Ralph Gaylord Duct mount sensor assembly
US4880708A (en) * 1988-07-05 1989-11-14 Motorola, Inc. Metallization scheme providing adhesion and barrier properties
US4927505A (en) * 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
DE3930655A1 (de) * 1988-09-13 1990-03-22 Mitsubishi Electric Corp Halbleitervorrichtung mit vielschichtig gestapelter verbindungsschicht und verfahren zu deren herstellung
US5015604A (en) * 1989-08-18 1991-05-14 North American Philips Corp., Signetics Division Fabrication method using oxidation to control size of fusible link
US5614756A (en) 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5780323A (en) 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5211807A (en) * 1991-07-02 1993-05-18 Microelectronics Computer & Technology Titanium-tungsten etching solutions
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5244836A (en) * 1991-12-30 1993-09-14 North American Philips Corporation Method of manufacturing fusible links in semiconductor devices
EP0558176A1 (en) * 1992-02-26 1993-09-01 Actel Corporation Metal-to-metal antifuse with improved diffusion barrier layer
KR100272019B1 (ko) * 1992-04-28 2000-12-01 요트.게.아. 롤페즈 표면에 tixw1-x 장벽층이 제공되는 반도체 몸체를 갖는 반도체 장치 및 그 제조 방법
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5917229A (en) * 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
TW279229B (en) * 1994-12-29 1996-06-21 Siemens Ag Double density fuse bank for the laser break-link programming of an integrated-circuit
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) * 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5933714A (en) * 1997-01-08 1999-08-03 Siemens Aktiengesellschaft Double density fuse bank for the laser break-link programming of an integrated circuit
US6015505A (en) * 1997-10-30 2000-01-18 International Business Machines Corporation Process improvements for titanium-tungsten etching in the presence of electroplated C4's
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6277674B1 (en) * 1998-10-02 2001-08-21 Micron Technology, Inc. Semiconductor fuses, methods of using the same, methods of making the same, and semiconductor devices containing the same
US20070190751A1 (en) * 1999-03-29 2007-08-16 Marr Kenneth W Semiconductor fuses and methods for fabricating and programming the same
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US6927472B2 (en) * 2001-11-14 2005-08-09 International Business Machines Corporation Fuse structure and method to form the same
US20040038458A1 (en) * 2002-08-23 2004-02-26 Marr Kenneth W. Semiconductor fuses, semiconductor devices containing the same, and methods of making and using the same
US6972470B2 (en) * 2004-03-30 2005-12-06 Texas Instruments Incorporated Dual metal Schottky diode
DE102005052087A1 (de) * 2005-10-28 2007-05-03 Kmw Kaufbeurer Mikrosysteme Wiedemann Gmbh Sensor
US20070205430A1 (en) * 2006-03-03 2007-09-06 Collins David S Method and structure of refractory metal reach through in bipolar transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US28481A (en) * 1860-05-29 Mosaic veneer
US4179533A (en) * 1978-04-25 1979-12-18 The United States Of America As Represented By The Secretary Of The Navy Multi-refractory films for gallium arsenide devices
US4209894A (en) * 1978-04-27 1980-07-01 Texas Instruments Incorporated Fusible-link semiconductor memory
FR2530383A1 (fr) * 1982-07-13 1984-01-20 Thomson Csf Circuit integre monolithique comprenant une partie logique schottky et une memoire programmable a fusibles

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60169169A (ja) * 1984-02-13 1985-09-02 Fujitsu Ltd 半導体装置の製造方法
JPH0550129B2 (ja) * 1984-02-13 1993-07-28 Fujitsu Ltd
JPS63181480A (ja) * 1987-01-12 1988-07-26 アイテイーテイー・インダストリーズ・インコーポレーテツド 自己整列ひ化ガリウム装置の製造方法

Also Published As

Publication number Publication date
JPS5948554B2 (ja) 1984-11-27
US4491860A (en) 1985-01-01
EP0092871A3 (en) 1985-09-04
EP0092871B1 (en) 1990-02-07
EP0092871A2 (en) 1983-11-02
DE3381215D1 (de) 1990-03-15

Similar Documents

Publication Publication Date Title
JPS58212163A (ja) 集積回路およびその製造方法
US4569121A (en) Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer
US5311039A (en) PROM and ROM memory cells
JP2697812B2 (ja) 半導体メモリ装置およびその製造方法
US4499557A (en) Programmable cell for use in programmable electronic arrays
US3434020A (en) Ohmic contacts consisting of a first level of molybdenum-gold mixture of gold and vanadium and a second level of molybdenum-gold
US5144404A (en) Polysilicon Schottky clamped transistor and vertical fuse devices
US6297146B1 (en) Low resistivity semiconductor barrier layer manufacturing method
US4229757A (en) Programmable memory cell having semiconductor diodes
CN100573909C (zh) 半导体装置及其制造方法
US5466638A (en) Method of manufacturing a metal interconnect with high resistance to electromigration
JPS5812742B2 (ja) 半導体装置
US5059555A (en) Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer
JPH088224B2 (ja) 集積回路のコンタクト及び内部接続線の形成方法
EP0305296B1 (en) Semiconductor layer structure having an aluminum-silicon alloy layer
US5436496A (en) Vertical fuse device
US5212102A (en) Method of making polysilicon Schottky clamped transistor and vertical fuse devices
US4516223A (en) High density bipolar ROM having a lateral PN diode as a matrix element and method of fabrication
JPS6344757A (ja) 半導体装置
JPH0666433B2 (ja) 電気的にプログラム可能な読出専用メモリ・セル
JPH06510634A (ja) アモルファスシリコンアンチヒューズ及びその製造方法
US5260604A (en) Semiconductor device with improved immunity to contact and conductor defects
US6900542B2 (en) Semiconductor device having increased adhesion between a barrier layer for preventing copper diffusion and a conductive layer, and method of manufacturing the same
JPS59197162A (ja) 半導体装置
JP3370101B2 (ja) 縦型ヒューズ用半導体装置及びその製造方法