JPS59197162A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相補型ＭＩＳ　（以下ＭＩＤを含めてＣＭＯ８
と略称する）ＦＥＴを用いた半導体集積回路に関するも
のである。

ＣＭＯＳインバータを基本回路とする半導体集積回路は
低消費電力、−低電圧動作、大きな雑音余裕という特長
を生かして大容量メモリや大規模論理回路への応用が進
与つつある。

しかし、従来構造のまま高粂積化、高速化を実現するに
は、様々な問題点がある。例えば第１図に部分断面略図
を示す如き従来のＣＭＯＳインバータにおいては、ｐ型
シリコン基板１吋の表面に作られたＮチャネルＭＯ８Ｆ
ＥＴのドレインとなるｎｍ不純物ドープ層１０２とｎウ
ェル１０３中に作られたｐチャネルＭＯ８ＦＥＴのソー
スとなる９ｍ不純物ドーグ１０４とを相互接続するＡＡ
’配線１０５　ｃが必要である。この配線は通常次段の
インバータへの出力配線も兼ねておシ、次段のゲートポ
リシリコンとのコンタクト部まで伸びている。この配線
はまた、ＧＮＤ　線（グラウンド線）１０５ａ、電源線
１０５ｂと共通のＡＪ層を用いるのでマスクパターンの
設計上制約が多かった。その上、これらのＡＪ配線は比
較的厚い眉間絶縁膜１０６に開口したコンタクト穴を介
して、ｎｍドープ、ｐｍｍドグ層さらに次段のインバー
タのゲートポリシリコンに接触を取ることになり、上記
３つのシリコン層のパターンとコンタクト穴の重ね合わ
せマージン、更にコンタクト穴とＡＡ’配線との重ね合
わせマージンが十分に必要であシ、更にコンタクト穴自
体もＡｌが十分埋め込まれる程度に大きくする必要があ
りこの従来構造では集積度の向上は困難であった。

第１図の構造の欠点の１部を解決するために提案された
のが第２図の構造である。すなわちＮチャネルＭＯ８Ｆ
ＥＴ　のドレインとなるｎ型ドープ層２０１とｐチャネ
ルＭＯ８ＦＥＴ　のソースとなるｐ壓ドーグ層２０２と
をゲート２０３ｇ　と同じ層のポリシリコン２０３Ｃで
相互接続しようとするものである。

この利点は、次段のゲー）ｔでポリシリコンのまま伸ば
せるので、１は基本的には電源系配線専用に使え、マス
ク設計の自由度が増し高集積化が可能なことである。ま
たポリシリコン２０３　ｃとシリコンドープ層２０１．
２０２との直接接触（以下ダイレクトコンタクトと称す
る）の占有面積は第１図のＡｌ出力配、＄１０５ｃとｐ
またｉｄ　ｎ型ドープ層１０４．１０２の間のコンタク
トの占有面積に比較して十分小さいことも利点である。

これｌ−１：第１図の場合、コンタクト穴が深いため穴
あけの際の層間絶縁膜１０６のサイドエッチのマージン
が必要なこと、またｋｌ’ｔ−ドープ層のコンタクト穴
はＡｌのアロイスパイクによる接合の短絡事故を防ぐた
めのドープ層の領域の内側に十分な重ね合わせマージン
を取ってパターン設計する必要がちるからである。これ
に対し、ダイレクトコンタクトの場合は、ゲートポリシ
リコン２０３ｇと出力配線ポリシリコン２０３Ｃとは同
じ層なのでそれらの間の重ね合わせマージンは不要なこ
と、貰たダイレクトコンタクト部分直下のドープ層２０
１．２０２形成はポリシリコン２０３ｃからの不純物拡
散により自己整合的に行なわれるのでやはり重ね合わせ
マージンが要ら彦いからである。更にポリシリコンで次
段に配線する場合は次段のゲートポリシリコンとＡｌと
のコンタクト穴が少なくとも１つは減ることになりこの
点も集積度の向上に有利である。しかじながら第２図の
構造ても欠点がある。通常ＣＭＯ８のゲートポリシリコ
ンけＮチャネルＭＯ８ＶＣはｎ型不純物をドープしたも
の２０３ｇ、　ｎ　ＪｌｌｌチャネルＭＯ８ＫＢｐｆｌ
’を不純物なドープしたも（０２０３ｇ、１）が用いら
れる。したがって配線用のポリシリコン２０３ｃにもダ
イレクトコンタクトを介してＮテヤイ・ルＭＯ８のドレ
インに接続するｎ型のもの２０３ｃ、　ｎ　とｐチャネ
ルへ／１０Ｓ　　のソース釦接続するｐ型のもの２０３
ＣＸｐの２つの領域ができ、その境界Ｋにｔｐｎ接Ｊｊ
ができてし１う。この様に出方配線に電位の異なる２つ
の領域ができるためこれを短絡する必９２が生１．接合
上にＡｌの架ＩＸｒ　２０４　ｃが−゛ｅはり必要ｌ：
なる。このＡＡは汁さい占有面積でＡ、！Ｊ−もの／）
−？ｊｒまりＡ！ハターン設計上の制約となることに変
わりない。

こり他に、最近の一役情勢であるＭ、Ｏ８集積回路の高
集積化のための素子寸法の微細化、特にボｌ）シリ−１
ン層の厚さ−やソース・ドレインとなるｐ型並ひ（・て
ｎ型ドープ層の接合深さ等、深さ方向の微細化（Ｃ伴な
うシート抵抗の上昇は七れら各層を素子間の配線として
用いる際に時定数の増大を招き集積回路ｒしての高速動
作を妨げ、更に各部での電圧降下の増大は動作マージン
の減少を招くなど大きな障害となっている。

例えは、現在接合深さが０．３μｍ程度の比較的浅いｎ
型ドーグ層は砒素イオン注入で形成できるがそのシート
抵抗は３０〜５ｏΩ冷とがなシ太＠ｂ０近い将来要求さ
れる０、１〜０．２μｍの接合深さのドーグ層をイオン
注入で作ろうとすると１００Ω毛あるいはそれ以上とな
シもはや配線としては使用不可能である。

更に、０．１〜０．２μｍ　程度の浅い接合領域へのＡ
ｌ系の金属のオーミックコンタクトではいわゆるアロイ
スパイクと呼ばれる局部的拡散、合金化反応が生じ浅い
接合を突き抜けて基板と電気的短絡が起こシ易い。

この様に従来のイオン注入のみで浅い接合の形成や、ポ
リシリコンへの不純物ドーピングを行なうと電気抵抗や
オーミックコンタクトの点で好ましくなく、第２図の構
造を微細化する際にも免がれ得ない欠点である。

これらの問題、即ち、出力ポリシリコン配線内にできる
ｐｎ接合の短絡の必要性と、薄いポリシリコン並びに浅
い不純物ドープ層のシート抵抗の増大とアルミ系配線と
のコンタクト部でのアロイスパイクの問題を一挙に解決
するために金属硅化物をホリ／リコン表面並びに浅い不
純物ドープ層表面に形成することが考えられる。

しか踵白金、パラジウム等の貴金属の硅化物を形成した
場合には、これらの貴金属の硅化物の熱安定性が充分で
ないため８５０’Ｃ程度の熱処理によって抵抗値が著し
く増大したシ、オーミックコンタクト部でアルミニウム
系金属と反応したりするという問題があシ実用に供し難
い。一方、モリブテン、タングステン、タンタル、チタ
ン等のいわゆる高融点金属の硅化物の場合にはそれらの
材料自身の耐熱性という点においては問題はない。そこ
で従来の技術を用いてこれらの高融点金属の硅化物をソ
ース・ドレイン領域上に形成して低抵抗化を図るという
目的のために応用しよつとすると次の２つの方法が従来
考えられていた。

第１の方法は所望の組成比の高融点金属の硅化物膜その
ものをスパフタリングや真空蒸着等の方法を用いて堆積
する方法である。しかし、この方法においては８００′
Ｃ程度以上の高温熱処理によって高融点金属の硅化物膜
とその下の予め高１一度に不純物をドープしたソース・
ドレイン領域との接触面でのオーミック性が劣化し、そ
の結果ソース・ドレイン領域の実効的な直列抵抗の増加
を引起す。

更に、この方法では、予め金属硅化物組成を持った膜を
堆積するため、ソース・ドレイン領域等の所望の領域に
のみ自己整合的に形成することは容易ではないという欠
点をも含んでいる。

第２の方法は、高融点金属の硅化物そのものを堆積する
のではなく、高融点金属膜を堆積した後、熱処理によっ
て高融点金属とシリコンとを反応させて硅化物層を形成
する方法である。この方法では、ソース・ドレイン領域
等の所望の領域の７１３７表面を露出せしめてから高融
点金属膜の堆積を行うことによシ、所望部のみに自己整
合的に高融点金属層を形成することができる。しかし、
この方法を実際に試みると高融点金属と高濃度に不純物
をドーグしたシリコンとの反応の再現性や一様性が著し
く悪いことが判った。即ち、高融点金属とシリコンとの
硅化物反応が殆ど生じない場合や、敵しい反応が生じる
場合が、試料間あるいは試料内においても生じた。これ
は多分高融点金属とシリコンとの界面や高融点金属ある
いはシリコンの状態によって硅化物形成反応が敏感に影
響された結果と考えられる。更に、この様な方法におい
ては、高融点金属とシリコンとの硅化物形成反応が生じ
た場合においても、硅化物形成反応は、シリコン露出部
の端部から未露出部（高融点金属膜が絶縁物上にある領
域）ヘハミ出して生じるため、自己整合的に高融点金属
の硅化物を所望領域にのみ形成するという点においても
問題がちることが判明した。

その上、上記２つの方法いずれによって形成した高融点
金属の硅化物においても、８５σＣ程度以上の高温熱処
理によって結晶粒径が１０００　Ａオーダの多結晶にな
シまた表面の平滑性や均質性も余シよぐない。この様に
表面の平滑性や均質性もよくなくかつ多結晶の高融点金
属の硅化物層を高濃度に不純物をドープしたシリコン結
晶表面に形成した後高温の熱処理を行うと、シリコン結
晶にドープしておいた不純物が硅化物層の結晶粒界中に
拡散しシリコン結晶中から抜けるという現象が生じたシ
、あるいは、オーミックコンタクト用のアルミニウム系
金属を堆積した場合に１１アルミニウムやシリコンが結
晶粒界を容易に相互拡散しいわゆるスパイクを生じると
いうことが判った。

以上の如く、従来の方法、あるいは従来の方法によって
形成される尚融点金属の硅化物層は、ソース・ドレイン
領域の低抵抗化という目的への応用には不適当であるこ
とが判明した。

本発明の目的は、上記従来構造における問題点を解決し
た新規な半導体装置を提供することである。

本発明によれば少なくとも表面に単結晶シリコン層を備
えた基板上に形成され、しかも、相補型ＭＩＳトランジ
スタを含んだ半導体装置において、相補ｍＭＩｓトラン
ジスタを構成するｐチャネル及びｎチャネルＭＩＳ）ラ
ンジスタのポリシリコンゲート電極表面と、ソース・ド
レイン拡散層表面と、両ＭＩＳトランジスタのドレイン
拡散層同士を電気的に接続するポリシリコン配線表面と
が平滑かつ均質な高融点金属硅化物層で被われているこ
とを特徴とする半導体装置が得られる。

本発明による特徴を有する構造を用いることに、、ｉ：
！０．ＣＭＯ８ｉ造の出方配線となるポリシリコンのｎ
型領域とｐ型領域の境界にできるｐｎ接合を短絡するの
にＡ７！を用いざるを得なかった従来構造に比べ次の様
な著しい効果が生じる。

すなわち、ｐｎ接合の短絡はポリシリコン表面全体を覆
って形成される高融点金属硅化物の薄い膜によってなさ
れるので、基本的にはＡノ配線は電源系配線専用に使う
ことができパターン設計上の制約条件が全くなく集積度
を向上させることができる。

更に本発明の構造を用いることにょシ、従来の通常のイ
オン注入法で作られた浅い接合深さの不純物拡散層や、
薄いポリシリコンのみを使っていた構造に比べて次の様
な効果が生じる。

すなわち、浅い接合の不純物拡散層や薄いポリシリコン
の表面を低抵抗の高融点金属硅化物薄膜で覆うことによ
シそれらを配線として用いた場合時定数が非常に小さく
なシ、その結果動作速度が著しく改善され、更に配線部
分での電圧降下が小さくなシ動作マージンが広くなる等
集積回路としての性能向上が著しい。

以下、本発明を実施例を示して詳しく説明する。

第３囚は本発明の一実施例を示す部分断面略図である。

ｐ型単結晶シリコン基板３０１上に形成されたｎウェル
３０２中にＰチャネルＭＯ８ＦＥＴがｐ型シリコン基板
にＮチャネルＭＯ８ＦＥＴがそれぞれ形成されている。

３０３はゲート絶縁膜、３０４ｇはポリシリコンよシな
るゲート電極、３ｏ５ｃはＮチャネルＭＯ８１ｉ’ＥＴ
　のドレインとなるｎ型ドープ層３０６＜！−Ｐチャネ
ルＭＯ８ＦＥＴ　のソースとなるｎ型ドープ層３０７と
を相互接続し更に次段のインバータのゲートに伸びるポ
リシリコンの出力配線であシ、ｎ型ドープとｐ型ドープ
の領域があり境界部分はｐｎ抜合ｊとなっている。Ｎチ
ャネルトランジスタのソース、ドレインとなる浅いｎｍ
ドープ層３０６、Ｐチャネルトランジスタのソース、ド
レインとなる浅いｎ型ドープ層３０７また、ゲートとな
るポリシリコン３０４　ｇｎ　、　　３０４　ｇｐ　、
更に出力配線のポリシリコン３０５ｃの表面全体に平滑
かつ均質なモリブテン硅化物膜３０８が形成されている
。

この様にモリブデン硅化物で浅い不純物拡散層や薄いポ
リシリコンｔｔｔＥうことにより、それら浅い拡散層や
薄いポリシリコンのシート抵抗は非常に低くできている
。例えば〃ざ０．１μｍのモリブデン硅化物で被覆した
０、１８μｍの接合深さのｎ型ドープ層（ｎ　ｉＪ部分
の馬°テはＯ，Ｑ８　ｉｔｍ　Ｔ　Ｉｔ）１３　＝−１
４Ωんの値が実現している。またｐ型とｎ型２つの領域
があ、９ｐｎ接合ができてしまう出力ポリシリコン表面
もモリブテン硅化物で低抵抗化されると共に同電位にす
るととができる。まだ、ＡＪ系配線とのオーミックコン
タクトが不要なので、ＡＪ系配線パターンの設計自由度
が向上し、高集積化が可能となる。

次に本発明の半導体装置を製造するための方法を説明す
る。これは前記の実施例即ちＣＭＯＳインバータを製造
するだめの方法である。

第４図（ａＪ、（ｂ）、（Ｃｌ、（ＣＤ、（ｅ）、（ｆ
ｌはこのＣＭＯＳインバータを製造する除の主要工程で
の該インバータの模式、的断面図を順次示したものであ
る。

まず比抵抗数Ω・ぼのｐｍ単結晶シリコン基板４０１を
用意し、通常の熱酸化法によって膜厚６０００Ａの酸化
膜４０２を形成する。通常のホトエツチング法によシい
わゆるＮウェル領域を形成すべき部分の酸化膜に開口し
、次に開口部表面に厚さ１０００＾の酸化膜４０３を被
着したのち、リンイオンを加速電圧１５０ｋｅＶｓ　　
ドープ量７Ｘ１０１２Ｃｍ−だけ注入し、窒素ガス中で
１２００°、０１９時間の熱処理を行ない深さ７μｍ程
度のＮウェル領域４０４を形成する。（（ａ）図） 次にすべての酸化膜を除去したのち、通常の選択酸化法
によってトランジスタが形成される活性領域以外の領域
（フィールド領域）にフィールド酸化膜４０５を形成す
る。次に活性領域のシリコン基板表面に膜厚３００Ｘの
ゲート絶縁膜４０６を形成する。（（ｂ）図） 次にダイレクトコンタクトを形成する領域のゲート絶縁
膜４０６を開孔してシリコン面を露出させたのち厚さ３
ｏｏｏ　Ｘのポリシリコンを被着し、ゲート電極４０７
　ｇ　、並びに出力配線４０７　ｃとして成形する。ポ
リシリコン被着後、場合によってはパターン成形後に必
要に応じて、選択的にｎ型の不純物、ｐｆｆｉの不純物
をドーピングする。例えばＮチャネルＭＯ８ＦＥＴのゲ
ートポリシリコン４０７　ｇｎ並びにＮチャネルＭＯ８
ＦＥＴのドレイン側にダイレクトコンタクトする出力配
線ポリシリコン４０７ｃｎにはＡｓまたはＰをイオン注
入によ）ドープし、ＰチャネルＭＯ８ＦＥＴのゲートポ
リシリコｙ　４０７　ｇｐ並びにＰチャネｚＭＯ８ＦＢ
Ｔ　（Ｄ　ソースにダイレクトコンタクトする出力配線
ポリシリコン４０７ｃｐにはＢｔ−イオン注入する。

次にＮチャネルＭＯ８Ｆ’Ｅ’！’のソース・ドレイン
となるｎ型ドープ層４０８をＡｓ　イオン注入（１００
ＫｅｖＩＸＩＯ”ｃｍ　”　）　により、またＰチャネ
ルＭＯ８ＦＥＴのソースドレインとなるｐ型ドープ層４
０９をＢイオン注入（４０Ｋｅｖ、１ｘｌＯｃｍ）にょ
シ形成する。

（（Ｃ）図） 次に、ゲートポリシリコン４０７　ｇｎ、　４０７　ｇ
ｐをマスクにして、ソース・ドレイ／領域上のゲート絶
縁膜をエツチングし、シリコン基板表面を露出する。次
に、全面に膜厚４００　Ｘのモリプラン膜４１０ヲスパ
ッタ蒸着法で被着したのち、ｓｉイオンを加速電圧１０
０Ｋｅｖ、　　ドーズ量５ｘｘＯ”ｃｍ’＆け注入する
。（（ｄ）図） その後、水素ガス中で６００’Ｃ，２０分間の熱処理を
行なう。この工程にょＪ７Ｍｏ　と基板シリコンあるい
はＭｏ　とポリシリコンとが接した部分でシリコン注入
がなされた個所のみにおいてＭｏ　とシリコンとの反応
によシ平滑、均質なＭｏ硅化物膜４１１が形成され、そ
れ以外の領域ではＭｏは未反応のまま残存している。次
にＨ，０２系のエツチング液で３分間処理することによ
シ未反応のＭｏ膜のみがエツチングされ、浅い拡散層上
、ポリシリコン上にＭｏ　シリサイド膜が選択的に残る
。（（ｅ）図） 次に輩紫ガス中で９００’Ｃ，３０分間の熱処理を行な
う。これによυＭｏシリサイドの抵抗値が低下し、イオ
ン注入で形成された浅いｎｕおよびｐ型ドープ層の活性
化が行なわれ、更にダイレクトコンタクト部の拡散層４
０８．４０９がポリシリコン配線４０７ｃｎ　、　４０
７ｃｐからの不純物の拡散により形成される。その後Ｊ
ｉｉＩ＃間絶縁膜４１２を全面に形成したのちコンタク
ト穴を開口し、Ａｌ！系の配線を形成する。（（ｆ）図
） なお、Ｓｉ　　イオンを高融点金属膜の上部よシ注入し
てＭＯシリサイドを形成する場合について説明したが、
Ｓｉの他にＡｒ等の不活性イオンを用いても卓効があっ
た。またＭｏ以外の高融点金属例えばＴｉやＴａＸＷを
用いても同様の効果があった。

次に同じく本発明の半導体装置を製造するためのもう一
つの方法を説明する。この方法も前記実施例のＣＭＯＳ
インバータを製造するための方法である。その工程概略
図を第５図（ａ八（ｂ）、（Ｃ）に示す。

まず第４図（ｂ）の段階までは同様に形成した後、ダイ
レクトコンタクトを形成する領域のシリコン面を露出さ
せたのち厚さ３０００　Ａのポリシリコンを被着し、ゲ
ート電極並びに出力配線として成形する。ポリシリコン
被着後、場合によってはパターン成形後に必要に応じて
、選択的にｎ型の不純物、ｐ型の不純物をドーピングす
るのも全く同様である。

前記の方法と異なるのはそれ以後で、まずポリシリコン
パターン５０１をマス褒にして後にソースドレイン領域
となるシリコン基板表面を露出する。

（（ａ）図） 次に全面に膜厚４００　Ａのモリブデン膜５０２をスパ
ッタ蒸着法で被着したのち、このＭｏ膜を通してＮチャ
ネルＭＯ８１３Ｔ　のソース・ドレインを形成すべき領
域にはＡｓ　イオンを加速電圧１８０Ｋｅｖドーズ量５
　Ｘ　１０”ｃ！ｃ２　　で注入し、Ｐチャネ＃ＭＯ８
ＦＥＴのソース・ドレインを形成すべき領域には、Ｂイ
オンを加速電圧５０Ｋｅｖドーズ量５Ｘ１０”ｃｍ２Ｔ
　更Ｋ　Ｓ　ｉ　イオンを加速電圧１００Ｋｅｖドーズ
量５×１０″′ｃｒＩｖ２　　で注入する。この注入に
ょシＭｏと８ｉ　の接する界面が混合される。（（ｂ）
図）その後、水素ガス中６００℃、２０分間の熱処理に
よシ、上記Ｍｏ　とＳｉ　の混合式ねた個所のみで八４
０　とＳｉとが反応して平滑均質なＭｏ硅化物膜５０３
が形成される。それ以外の領域においてはＭｏが未反応
のまま残存している。次にＨ２Ｏ２系のエンチング液で
前記未反応Ｍｏ膜のみを選択的にエツチングする。一方
Ｍｏ硅化物膜５０３はエツチングはれないため浅い不純
物ドープ層上並びにポリシリコンパターン上に残る。（
（Ｃ）図）第５図（Ｃ）は第４図の（ｅ）に相等する。

以後の工程なお、ここでは高融点金属としてＭｏを用い
た場合について述べたが、Ｗ　ＸＴ　ａ　ＸＴ　＋等信
の高融点金属についても同様の効果が確認できた。更に
１ＮチャネルＭＯ８ＦＥＴ　のソース・ドレインとなる
ｎ型ドーグ層はＡｓ　イオン注入のみで行ったが、非常
に戊い接合を形成するためにはドーピングのための少量
のＡｓ　イオ／と金属とシリコンの界面混合のだめのＳ
ｉ　イオンとを組み合わせても良い。

またこの場合、イオン注入の順序はどちらが先でも良い
。ＢイオンとＳｉ　イオンの組み合わせの場合もまた同
様である。また界面混合用のイオンはＳｉ　に限らず、
Ａｒなどの不活性元素でもよい。

また前記実施例では基板として単結晶シリコン基板を用
いたが、ＳＯ８のように表面にのみ単結晶シリコン層を
もつ基板を用いてもよい。

【図面の簡単な説明】

第１図は従来のＣＭＯＳインバータを示す模式的断面図
、第２図はその問題点の１部を解決するだめに提案され
ているＣＭＯＳインバータの模式的断面図、第３図は本
発明によるＣＭＯＳインバータの明の実施例のＣＭＯ８
インノｆ−夕を製造するための主要工程での模式的断面
図である。 １０１．３０１．．４０１・・・Ｐ截　シリコン基板、
１０３．３０２゜４０４−ｎウェル、１０２，２０１．
３０６．４（１８，２ｉｉ１，４０８”’ｎ型ドープ層
、１０４．２０２，３０７，４０９，２０２．４０９・
・・ｎ型ドーグ層、１０５，２０４・・・ＡＡ’　、　
　１０６．４１２・・・層間絶縁膜、２０３，３０４，
３０５，４０７．５０１・・・ポリシリコン、３０８，
４１１．５０３・・・高融点金属硅化物、３０３゜４０
６・・・ゲート絶縁膜、４１０　、５０２・・・高融点
金属膜、４０５・・・）、イールド酸化膜、４０２・・
・厚いシリコ／殴化膜、４０３・・・薄いシリコンは化
膜、Ｃ・・・出力配線を示す添字、ｇ・・・ゲート電極
を示す祭字、ｎ・・・ｎ型不純物ドーグを示すｂｊｓ字
、ｐ・・・ｐｍ不純物ドープを示す添字。 第１０ 第２図 第３図 多４１図 ４０８′　　　　　　４０デ′

Claims (1)

【特許請求の範囲】
1. 少なくとも表面に単結晶シリコン層を備えた基板上に形
   成されしかも相補１１Ｍ１ｓ　　）ランジスクを含んだ
   半導体装置にお−で、相補型ＭＪ：８　トランジスタを
   構成するｐチャネル及びｎテヤイ、ルＭｉｓ　　）ラン
   ジスタのポリシリコンゲート電極表面と、ソース・ドレ
   イン拡散層表面と、両Ｌｓ４　Ｉ　Ｓトランジスタのド
   レイン拡散層表面を電気的に接続するポリシリコン配線
   表面とが平滑かつ均質な高融点金属硅化物層で被われて
   いることを特徴とする半導体装置。