JPS6290973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6290973A JPS6290973A JP14102385A JP14102385A JPS6290973A JP S6290973 A JPS6290973 A JP S6290973A JP 14102385 A JP14102385 A JP 14102385A JP 14102385 A JP14102385 A JP 14102385A JP S6290973 A JPS6290973 A JP S6290973A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体装置の製造方法に関し、特にＩＩ極・
配線に高融点金属シリサイド膜を用いたＭＯ８型電界効
果トランジスタの製造方法に関するものである。
配線に高融点金属シリサイド膜を用いたＭＯ８型電界効
果トランジスタの製造方法に関するものである。
［従来の技術］
第２図（ａ ）〜（Ｃ＋ ）は、従来の電極・配線にチ
タンシリサイド膜を用いたＭＯ８型電界効果トランジス
タの製造方法の主要工程段階における状態を示す断面図
である。この製造方法について説明すると、まず、第１
導電形のシリコン半導体基板１上に素子間を分離する厚
いシリコン酸化膜からなるフィールド酸化１１２を選択
的に形成し、シリコン半導体基板１上のフィールド酸化
膜２で囲まれる素子ａ域に薄いシリコン酸化膜からなる
ゲート酸化膜３を形成する。この後、ゲート酸化膜３上
の一部およびフィールド酸化１ｍ２上の一部にゲート電
極・配線の一部となる多結晶シリコン膜４を選択的に形
成する［第２図（ａ）］。次に、シリコン半導体基板１
に第２導電形の不純物をイオン注入してイオン注入層を
形成し、さらにイオン注入層の７ニールのための熱処理
を行なってシリコン半導体基板１上に第２導電形のソー
ス／ドレイン不純物層５ａ、５ｂを形成する［第２図（
ｂ）］。次に、ｃｖｏａなどによりフィールド酸化１！
２．ゲート酸化１１３および多結晶シリコン膜４上にシ
リコン酸化１Ｉ１６を付着するし第２図（Ｃ）］。次に
、リアクティブイオンエツチング法によりシリコン酸化
膜６全 ことにより、多結晶シリコンｉ＊４の側部にシリコン酸
化膜のサイドウオール６０を形成する［第２図（ｄ）］
。次に、スパッタリング法，蒸着法およびＣＶＤ法など
によりフィールド駁ｆヒ膜２上。
タンシリサイド膜を用いたＭＯ８型電界効果トランジス
タの製造方法の主要工程段階における状態を示す断面図
である。この製造方法について説明すると、まず、第１
導電形のシリコン半導体基板１上に素子間を分離する厚
いシリコン酸化膜からなるフィールド酸化１１２を選択
的に形成し、シリコン半導体基板１上のフィールド酸化
膜２で囲まれる素子ａ域に薄いシリコン酸化膜からなる
ゲート酸化膜３を形成する。この後、ゲート酸化膜３上
の一部およびフィールド酸化１ｍ２上の一部にゲート電
極・配線の一部となる多結晶シリコン膜４を選択的に形
成する［第２図（ａ）］。次に、シリコン半導体基板１
に第２導電形の不純物をイオン注入してイオン注入層を
形成し、さらにイオン注入層の７ニールのための熱処理
を行なってシリコン半導体基板１上に第２導電形のソー
ス／ドレイン不純物層５ａ、５ｂを形成する［第２図（
ｂ）］。次に、ｃｖｏａなどによりフィールド酸化１！
２．ゲート酸化１１３および多結晶シリコン膜４上にシ
リコン酸化１Ｉ１６を付着するし第２図（Ｃ）］。次に
、リアクティブイオンエツチング法によりシリコン酸化
膜６全 ことにより、多結晶シリコンｉ＊４の側部にシリコン酸
化膜のサイドウオール６０を形成する［第２図（ｄ）］
。次に、スパッタリング法，蒸着法およびＣＶＤ法など
によりフィールド駁ｆヒ膜２上。
ソース／ドレイン不純物層５ａ 、５ｂ上，サイドウオ
ール６０上および多結晶シリコン膜４上にチタン膜７を
形成する［第２図（ｅ ’） ］。次に、これを６００
℃程度の温度でアニールしてチタンとシリコンとの接触
する部分を反応させ、ソース／ドレイン不純物１１５ａ
，５ｂ上にソース／ドレイン電極となるチタンシリサイ
ド膜８を、多結晶シリコンＷＡ４上にゲート電極・配線
の一部となるチタンシリサイド膜８を形成する［第２図
（ｆ）］。
ール６０上および多結晶シリコン膜４上にチタン膜７を
形成する［第２図（ｅ ’） ］。次に、これを６００
℃程度の温度でアニールしてチタンとシリコンとの接触
する部分を反応させ、ソース／ドレイン不純物１１５ａ
，５ｂ上にソース／ドレイン電極となるチタンシリサイ
ド膜８を、多結晶シリコンＷＡ４上にゲート電極・配線
の一部となるチタンシリサイド膜８を形成する［第２図
（ｆ）］。
次に、Ｈ２Ｏ ： Ｈ２ ０２ ： ＮＨ４０Ｈ−５
： １ ：１の溶液をエツチング液として選択的にチ
タン膜７の未反応部分のみを除去し、この後８００℃で
アニールしノてチタンシリサイド膜８のシート抵抗をさ
げる［第２図（ｇ）］。第２図に示した半導体装置の構
造はかなり理想的にチタンシリサイド１１１８が形成さ
れた場合が記載されているが、上記のような従来の製造
方法によると通常第３図に示すような構造になる。チタ
ンシリサイド膜８は彎曲して形成され、多結晶シリコン
＃４上に形成されたチタンシリサイド１１８の彎曲が特
にひどくなる。これは、チタンとシリコンとが直接反応
する際に体積収縮が起こり、チタンシリサイド膜８の両
端がシリコン酸化膜であるフィールド酸化ｇ１２。
： １ ：１の溶液をエツチング液として選択的にチ
タン膜７の未反応部分のみを除去し、この後８００℃で
アニールしノてチタンシリサイド膜８のシート抵抗をさ
げる［第２図（ｇ）］。第２図に示した半導体装置の構
造はかなり理想的にチタンシリサイド１１１８が形成さ
れた場合が記載されているが、上記のような従来の製造
方法によると通常第３図に示すような構造になる。チタ
ンシリサイド膜８は彎曲して形成され、多結晶シリコン
＃４上に形成されたチタンシリサイド１１８の彎曲が特
にひどくなる。これは、チタンとシリコンとが直接反応
する際に体積収縮が起こり、チタンシリサイド膜８の両
端がシリコン酸化膜であるフィールド酸化ｇ１２。
サイドウ片−ル６０で固定されているために起こる。
［発明が解決しようとする問題点］
従来の半導体装置は以上のように多結晶シリコン膜上の
チタンシリサイド膜が特にひどく彎曲して形成されるた
め、ゲート絶縁膜に強いストレスがかかりトランジスタ
動作しないなどの問題点があった。
チタンシリサイド膜が特にひどく彎曲して形成されるた
め、ゲート絶縁膜に強いストレスがかかりトランジスタ
動作しないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート絶縁膜に強いストレスがかからないよ
うな半導体装置の製造方法を提供することを目的とする
。
たもので、ゲート絶縁膜に強いストレスがかからないよ
うな半導体装置の製造方法を提供することを目的とする
。
［問題点を解決するための手段］
この発明にかかる半導体装置の製造方法は、第１導電形
のシリコン半導体基板上に選択的にゲート絶縁膜を形成
し、ゲート絶縁膜上に多結晶シリコン膜を形成し、多結
晶シリコン膜上に第１の高融点金属シリサイド膜を形成
し、多結晶シリコン膜と第１の高融点金属シリサイド膜
とはゲート電極・配線を構成し、ゲート電極・配線の側
部に接触してシリコン酸化膜を形成し、上記基板の露出
した領域上に高融点金属膜を形成し、上記基板と高融点
金属膜を低温で熱処理し、高融点金属とシリコンの接触
する部分を反応させて上記基板の露出した領域上に第２
の高融点金属シリサイド膜を形成し、上記熱処理で第２
の高融点金属シリサイド膜とならなかった高融点金属膜
を除去し、第１および第２の高融点金属シリサイド膜を
高温で熱処理して第１および第２の高融点金属シリサイ
ド摸のシート抵抗を下げる方法である。
のシリコン半導体基板上に選択的にゲート絶縁膜を形成
し、ゲート絶縁膜上に多結晶シリコン膜を形成し、多結
晶シリコン膜上に第１の高融点金属シリサイド膜を形成
し、多結晶シリコン膜と第１の高融点金属シリサイド膜
とはゲート電極・配線を構成し、ゲート電極・配線の側
部に接触してシリコン酸化膜を形成し、上記基板の露出
した領域上に高融点金属膜を形成し、上記基板と高融点
金属膜を低温で熱処理し、高融点金属とシリコンの接触
する部分を反応させて上記基板の露出した領域上に第２
の高融点金属シリサイド膜を形成し、上記熱処理で第２
の高融点金属シリサイド膜とならなかった高融点金属膜
を除去し、第１および第２の高融点金属シリサイド膜を
高温で熱処理して第１および第２の高融点金属シリサイ
ド摸のシート抵抗を下げる方法である。
［作用］
自己整合的にシリコンと高融点金属の直接反応によりシ
リコン半導体基板上に高融点金属シリサイド膜を形成す
る前に、多結晶シリコン膜上にのみ高融点金属シリサイ
ド模を形成しておくことにより、多結晶シリコン膜上の
高融点金属シリサイド膜がほとんど彎曲せずに形成され
る。
リコン半導体基板上に高融点金属シリサイド膜を形成す
る前に、多結晶シリコン膜上にのみ高融点金属シリサイ
ド模を形成しておくことにより、多結晶シリコン膜上の
高融点金属シリサイド膜がほとんど彎曲せずに形成され
る。
［１明の実施例］
以下、この発明の実施例を図について説明する。
第１図（ａ）〜（ｆ）は、この発明の実施例である、電
極・配線にチタンシリサイド膜を用いたＭＯ３型電界効
果トランジスタの製造方法の主要工程段階おける状態を
示す断面図である。この製造方法について説明すると、
まず、第１導電形のシリコン半導体基板１上に素子間を
分離する厚いシリコン酸化膜からなるフィールド酸化ｌ
ｌＩ２を選択的に形成し、シリコン半導体基板１上のフ
ィールド酸化膜２で囲まれる素子領域に薄いシリコン酸
化膜からなるゲート酸化ｌ１Ｉ３を形成する。この後、
ゲート酸化膜３上の一部およびフィールド酸化１１＄２
上の一部にＣＶＤ法などによりゲート電極・配線の一部
となる、多結晶シリコン１１４とチタンシリサイド膜８
との２層膜を選択的に形成する。
極・配線にチタンシリサイド膜を用いたＭＯ３型電界効
果トランジスタの製造方法の主要工程段階おける状態を
示す断面図である。この製造方法について説明すると、
まず、第１導電形のシリコン半導体基板１上に素子間を
分離する厚いシリコン酸化膜からなるフィールド酸化ｌ
ｌＩ２を選択的に形成し、シリコン半導体基板１上のフ
ィールド酸化膜２で囲まれる素子領域に薄いシリコン酸
化膜からなるゲート酸化ｌ１Ｉ３を形成する。この後、
ゲート酸化膜３上の一部およびフィールド酸化１１＄２
上の一部にＣＶＤ法などによりゲート電極・配線の一部
となる、多結晶シリコン１１４とチタンシリサイド膜８
との２層膜を選択的に形成する。
この後、シリコン半導体基板１に第２導電型の不純物を
イオン注入してイオン注入層を形成し、ざらにこのイオ
ン注入層のアニールのための熱処理を行なってシリコン
半導体基板１上に第２導電形のソース／ドレイン不純物
層５ａ、５ｂを形成する［第１図（ａ）］。次に、ＣＶ
Ｄ法などによりフィールド酸化ｌ１１２上、ゲート酸化
ｓ３上およびチタンシリサイドｌ ８ ／、多結晶シリ
コン膜４上にシリコン酸化膜６を付着する［第１図（ｂ
）］。
イオン注入してイオン注入層を形成し、ざらにこのイオ
ン注入層のアニールのための熱処理を行なってシリコン
半導体基板１上に第２導電形のソース／ドレイン不純物
層５ａ、５ｂを形成する［第１図（ａ）］。次に、ＣＶ
Ｄ法などによりフィールド酸化ｌ１１２上、ゲート酸化
ｓ３上およびチタンシリサイドｌ ８ ／、多結晶シリ
コン膜４上にシリコン酸化膜６を付着する［第１図（ｂ
）］。
次に、リアクティブイオンエツチング法によりシリコン
酸化膜６全而をエツチングすることにより、チタンシリ
サイド膜８／多結晶シリコンｌＩ４の側部にシリコン酸
化膜のサイドウオール６０を形成する［第１図（Ｃ）］
。次に、スパッタリング法。
酸化膜６全而をエツチングすることにより、チタンシリ
サイド膜８／多結晶シリコンｌＩ４の側部にシリコン酸
化膜のサイドウオール６０を形成する［第１図（Ｃ）］
。次に、スパッタリング法。
￥１着法およびＣＶＤ法などによりフィールド酸化膜２
上、ソース／ドレイン不純物層５ａ、５ｂ上。
上、ソース／ドレイン不純物層５ａ、５ｂ上。
サイドウオール６０上およびチタンシリサイド膜８／多
結晶シリコン１！Ａ４上に高融点金属膜、例えばチタン
膜７を形成する［第１図（ｄ）］。次に、これを４００
〜７００℃間の温度、たとえば６００℃程度の温度でア
ニールしてチタンとシリコンとの接触する部分を反応さ
せ、ソース／ドレイン不純物層５ａ 、５ｂ上にソース
／ドレイン電極となるチタンシリサイド膜８を形成する
。このとき、チタンシリサイドｌ１ｌＩ８／多結晶シリ
コンｖＡ４上のチタン膜７もシリサイド化するが、既に
チタンシリサイド！ｌ！１８があるためにシリサイド反
応はわずかじか起こらないし第１図（ｅ）］。次に、Ｈ
２Ｏ：Ｈ２Ｏ２：ＮＨ，○Ｈ−５：１：１の溶液をエツ
チング液としてチタンｔｌ１７の未反応部分のみを除去
し、この１８００℃以上の温度、たとえば８００℃の温
度でアニールしてチタンシリサイドｌＩ８のシート抵抗
を下げる［第１図（ｌ］。
結晶シリコン１！Ａ４上に高融点金属膜、例えばチタン
膜７を形成する［第１図（ｄ）］。次に、これを４００
〜７００℃間の温度、たとえば６００℃程度の温度でア
ニールしてチタンとシリコンとの接触する部分を反応さ
せ、ソース／ドレイン不純物層５ａ 、５ｂ上にソース
／ドレイン電極となるチタンシリサイド膜８を形成する
。このとき、チタンシリサイドｌ１ｌＩ８／多結晶シリ
コンｖＡ４上のチタン膜７もシリサイド化するが、既に
チタンシリサイド！ｌ！１８があるためにシリサイド反
応はわずかじか起こらないし第１図（ｅ）］。次に、Ｈ
２Ｏ：Ｈ２Ｏ２：ＮＨ，○Ｈ−５：１：１の溶液をエツ
チング液としてチタンｔｌ１７の未反応部分のみを除去
し、この１８００℃以上の温度、たとえば８００℃の温
度でアニールしてチタンシリサイドｌＩ８のシート抵抗
を下げる［第１図（ｌ］。
以上のように、多結晶シリコン膜４上には、自己整合的
にシリコンとチタンの直接反応によりチタンシリサイド
１１８を形成せず、ＣＶＤ法などによりチタンシリサイ
ドｙＡ８を形成するので、金属シリサイド！！＄８の体
積収縮が起こらずその彎曲はほとんどなくなる。このた
め、トランジスタのゲート絶縁膜に強いストレスがかか
らなくなり、トランジスタ動作の信頼性が向上する。
にシリコンとチタンの直接反応によりチタンシリサイド
１１８を形成せず、ＣＶＤ法などによりチタンシリサイ
ドｙＡ８を形成するので、金属シリサイド！！＄８の体
積収縮が起こらずその彎曲はほとんどなくなる。このた
め、トランジスタのゲート絶縁膜に強いストレスがかか
らなくなり、トランジスタ動作の信頼性が向上する。
なお、上記実施例では、ゲート電極・配線の側部にのみ
サイドウオールを形成したが、ゲート電極・配線をシリ
コン酸化膜で覆ってもよい。
サイドウオールを形成したが、ゲート電極・配線をシリ
コン酸化膜で覆ってもよい。
［発明の効果］
以上のようにこの発明によれば、自己整合的にシリコン
と高融点金属の直接反応によりシリコン半導体基板上に
高融点金属シリサイド膜を形成する前に、多結晶シリコ
ン膜上にのみ高融点金属シリサイド膜を形成しておくよ
うにしたので、多結晶シリコン膜上の高融点金属シリサ
イド膜がほとんど彎曲せず、ゲート絶縁層に強いストレ
スがかからないような半導体装置を製造することができ
る。
と高融点金属の直接反応によりシリコン半導体基板上に
高融点金属シリサイド膜を形成する前に、多結晶シリコ
ン膜上にのみ高融点金属シリサイド膜を形成しておくよ
うにしたので、多結晶シリコン膜上の高融点金属シリサ
イド膜がほとんど彎曲せず、ゲート絶縁層に強いストレ
スがかからないような半導体装置を製造することができ
る。
第１図（ａ ）〜（ｆ）は、この発明の実施例である、
電極・配線にチタンシリサイド膜な用いたＭＯ８型電界
効果１−ランジスタの製造方法の主要工程段階における
状態を示す断面図である。 第２図（ａ ）〜（ａ ）は、従来の１卜配線にチタン
シリサイド膜を用いたＭＯ８型電界効果トランジスタの
製造方法の主要工程段階における状態を示す断面図であ
る。 第３図は、従来の製造方法の欠点を説明するための第２
図（ａ ）に対応する断面図である。 図において、１は第１導電形のシリコン半導体基板、２
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコン躾、５ａ、５ｂは第２導電形のソース／ドレイン
不純物層、６はシリコン酸化膜、６０はサイドウオール
、７はチタン躾、８はチタンシリサイド膜である。 なお、各図中間−符ｑは同一または相当部分を示す。 代 理 人 大 岩 増 雄６：シ
リコン醍イし刀え ６０ ： サイドウォ司し 茶１゛・二 ７：テ７ン嗅 萬２図 ＋ ２ 彌 第３図 手続補正書（自発） ５
電極・配線にチタンシリサイド膜な用いたＭＯ８型電界
効果１−ランジスタの製造方法の主要工程段階における
状態を示す断面図である。 第２図（ａ ）〜（ａ ）は、従来の１卜配線にチタン
シリサイド膜を用いたＭＯ８型電界効果トランジスタの
製造方法の主要工程段階における状態を示す断面図であ
る。 第３図は、従来の製造方法の欠点を説明するための第２
図（ａ ）に対応する断面図である。 図において、１は第１導電形のシリコン半導体基板、２
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコン躾、５ａ、５ｂは第２導電形のソース／ドレイン
不純物層、６はシリコン酸化膜、６０はサイドウオール
、７はチタン躾、８はチタンシリサイド膜である。 なお、各図中間−符ｑは同一または相当部分を示す。 代 理 人 大 岩 増 雄６：シ
リコン醍イし刀え ６０ ： サイドウォ司し 茶１゛・二 ７：テ７ン嗅 萬２図 ＋ ２ 彌 第３図 手続補正書（自発） ５
Claims (3)
- （１）電極・配線に高融点金属シリサイド膜を用いた半
導体装置の製造方法であって、 前記第１導電形のシリコン半導体シリコン基板上に選択
的にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜上に第１の高融点金属シリサイド
膜を形成する工程とを備え、 前記多結晶シリコン膜と前記第１の高融点金属シリサイ
ド膜とはゲート電極・配線を構成し、前記ゲート電極・
配線の側部に接触してシリコン酸化膜を形成する工程と
、 前記シリコン半導体基板の露出した領域上に高融点金属
膜を形成する工程と、 前記シリコン半導体基板と前記高融点金属膜を低温で熱
処理し、高融点金属とシリコンの接触する部分を反応さ
せて前記シリコン半導体基板の露出した領域上に第２の
高融点金属シリサイド膜を形成する工程と、 前記熱処理で前記第２の高融点金属シリサイド膜となら
なかつた前記高融点金属膜を除去する工程と、 前記第１および第２の高融点金属シリサイド膜を高温で
熱処理して該第１および第２の高融点金属シリサイド膜
のシート抵抗を下げる工程とを含む半導体装置の製造方
法。 - （２）前記高融点金属膜はチタン膜である特許請求の範
囲第１項記載の半導体装置の製造方法。 - （３）ＭＯＳ型電界効果トランジスタの製造方法であり
、 前記ゲート電極・配線は、前記シリコン半導体基板のチ
ャンネルとなるべき領域上に形成され、前記シリコン半
導体基板の露出した領域は、前記チャンネルを挾んでソ
ース／ドレイン不純物層が形成されるべき領域であり、 さらに、前記シリコン半導体基板に第２導電形の不純物
を導入して前記ソース／ドレイン不純物層を形成する工
程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14102385A JPS6290973A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14102385A JPS6290973A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290973A true JPS6290973A (ja) | 1987-04-25 |
Family
ID=15282408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14102385A Pending JPS6290973A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290973A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59150476A (ja) * | 1983-02-09 | 1984-08-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59161072A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 半導体装置 |
| JPS59169179A (ja) * | 1983-03-16 | 1984-09-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
| JPS59207623A (ja) * | 1983-05-05 | 1984-11-24 | スタンダ−ド・テレフオンズ・アンド・ケ−ブルス・パブリツク・リミテツドカンパニ− | 半導体装置の製造方法 |
-
1985
- 1985-06-25 JP JP14102385A patent/JPS6290973A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59150476A (ja) * | 1983-02-09 | 1984-08-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59161072A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 半導体装置 |
| JPS59169179A (ja) * | 1983-03-16 | 1984-09-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
| JPS59207623A (ja) * | 1983-05-05 | 1984-11-24 | スタンダ−ド・テレフオンズ・アンド・ケ−ブルス・パブリツク・リミテツドカンパニ− | 半導体装置の製造方法 |
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