JPH0845877A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0845877A JPH0845877A JP19740894A JP19740894A JPH0845877A JP H0845877 A JPH0845877 A JP H0845877A JP 19740894 A JP19740894 A JP 19740894A JP 19740894 A JP19740894 A JP 19740894A JP H0845877 A JPH0845877 A JP H0845877A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- forming
- low
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 シリサイド層の膜減りによるシート抵抗の増
加を防止する一方で、サイドウォール上に形成される導
電性反応生成物を除去して電極と不純物拡散層との間の
リークパスを解消するようにした半導体装置の製造方法
を得る。 【構成】 半導体基板１０１の表面上にゲート電極１０
２を形成し、かつその側面にサイドウォール酸化膜１０
７を形成し、かつソース・ドレインの拡散層１０６，１
０８を形成し、その上にＴｉシリサイド層１０９を形成
した後、低粘度のＳＯＧ膜１１１を塗布し、かつこれを
エッチング除去する工程を含んでいる。低粘度のＳＯＧ
膜１１１は塗布したときに流動してＴｉシリサイド層１
０９上にのみ塗布されるため、エッチングバックにより
サイドウォール酸化膜１０７のみがエッチングされるこ
とになり、サイドウォール酸化膜１０７上の導電性反応
生成物を除去してゲート電極１０２とＴｉシリサイド層
１０９とのリークパスを防止し、その一方でＴｉシリサ
イド層１０９の膜減りが防止される。
加を防止する一方で、サイドウォール上に形成される導
電性反応生成物を除去して電極と不純物拡散層との間の
リークパスを解消するようにした半導体装置の製造方法
を得る。 【構成】 半導体基板１０１の表面上にゲート電極１０
２を形成し、かつその側面にサイドウォール酸化膜１０
７を形成し、かつソース・ドレインの拡散層１０６，１
０８を形成し、その上にＴｉシリサイド層１０９を形成
した後、低粘度のＳＯＧ膜１１１を塗布し、かつこれを
エッチング除去する工程を含んでいる。低粘度のＳＯＧ
膜１１１は塗布したときに流動してＴｉシリサイド層１
０９上にのみ塗布されるため、エッチングバックにより
サイドウォール酸化膜１０７のみがエッチングされるこ
とになり、サイドウォール酸化膜１０７上の導電性反応
生成物を除去してゲート電極１０２とＴｉシリサイド層
１０９とのリークパスを防止し、その一方でＴｉシリサ
イド層１０９の膜減りが防止される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にシリサイド層を有する半導体装置の製造方法
に関する。
関し、特にシリサイド層を有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】アルミニウムで構成される配線ではマイ
グレーションが生じるため、耐熱性が高くかつ低抵抗が
得られる配線として高融点金属のシリサイド層からなる
配線が用いられている。その一つとして、シリコン基板
をＴｉ（チタン）等の高融点金属との固相反応により形
成されるシリサイドと、未反応の高融点金属との選択エ
ッチング性を利用して自己整合的にシリサイド層を残存
させるいわゆるシリサイデーション技術がある。
グレーションが生じるため、耐熱性が高くかつ低抵抗が
得られる配線として高融点金属のシリサイド層からなる
配線が用いられている。その一つとして、シリコン基板
をＴｉ（チタン）等の高融点金属との固相反応により形
成されるシリサイドと、未反応の高融点金属との選択エ
ッチング性を利用して自己整合的にシリサイド層を残存
させるいわゆるシリサイデーション技術がある。
【０００３】図３はその一例を示す工程断面図であり、
特開平４−４２５３８号公報に記載された例である。先
ず、図３（ａ）のように、半導体基板２０１上にゲート
酸化膜２０３と、多結晶シリコン２０４及び金属シリサ
イド２０５の積層構造をしたＭＯＳトランジスタのゲー
ト電極２０２を形成し、このゲート電極２０２を利用し
た自己整合法により半導体基板２０１に低ドーズのイオ
ン注入を行い、ソース・ドレイン領域の低濃度拡散層２
０６を形成する。
特開平４−４２５３８号公報に記載された例である。先
ず、図３（ａ）のように、半導体基板２０１上にゲート
酸化膜２０３と、多結晶シリコン２０４及び金属シリサ
イド２０５の積層構造をしたＭＯＳトランジスタのゲー
ト電極２０２を形成し、このゲート電極２０２を利用し
た自己整合法により半導体基板２０１に低ドーズのイオ
ン注入を行い、ソース・ドレイン領域の低濃度拡散層２
０６を形成する。
【０００４】次に、半導体基板２０１の全面にＣＶＤ酸
化膜を堆積し、反応性イオンエッチングによりこのＣＶ
Ｄ酸化膜を半導体基板の表面が露呈されるまでエッチバ
ックすると、図３（ｂ）のように、前記ゲート電極２０
２の側壁に自己整合的にサイドウォール酸化膜２０７が
形成される。そして、このサイドウォール酸化膜２０７
を利用した自己整合法により半導体基板２０１に高ドー
ズのイオン注入を行い、ソース・ドレインの高濃度拡散
層２０８を形成する。
化膜を堆積し、反応性イオンエッチングによりこのＣＶ
Ｄ酸化膜を半導体基板の表面が露呈されるまでエッチバ
ックすると、図３（ｂ）のように、前記ゲート電極２０
２の側壁に自己整合的にサイドウォール酸化膜２０７が
形成される。そして、このサイドウォール酸化膜２０７
を利用した自己整合法により半導体基板２０１に高ドー
ズのイオン注入を行い、ソース・ドレインの高濃度拡散
層２０８を形成する。
【０００５】次に、図３（ｃ）のように半導体基板の全
面にＴｉをスパッタしてＴｉ膜２０９′を形成し、第１
の熱処理を行なう。その後、この第１の熱処理で反応し
なかったＴｉを除去し、第２の熱処理を行うことで、図
３（ｄ）のように、半導体基板２０１に形成された拡散
層（ソース・ドレインの拡散層）２０６，２０８の表面
にのみ自己整合的にＴｉシリサイド層２０９を形成す
る。その後は、ＭＯＳトランジスタを形成する通常の工
程によりＭＯＳトランジスタを完成する。
面にＴｉをスパッタしてＴｉ膜２０９′を形成し、第１
の熱処理を行なう。その後、この第１の熱処理で反応し
なかったＴｉを除去し、第２の熱処理を行うことで、図
３（ｄ）のように、半導体基板２０１に形成された拡散
層（ソース・ドレインの拡散層）２０６，２０８の表面
にのみ自己整合的にＴｉシリサイド層２０９を形成す
る。その後は、ＭＯＳトランジスタを形成する通常の工
程によりＭＯＳトランジスタを完成する。
【０００６】
【発明が解決しようとする課題】このような従来の製造
方法では、Ｔｉシリサイド層を形成する熱処理の工程
で、半導体基板の全面にスパッタされたＴｉ膜２０９′
とサイドウォール酸化膜２０７の中のシリコンとの反応
が起こり、図３（ｄ）に示したように、僅かではあるが
サイドウォール酸化膜２０７の表面上にＴｉとシリコン
の導電性反応生成物２１０が形成されることがある。こ
の導電性反応生成物２１０は、ゲート電極２０２とソー
ス・ドレインの拡散層２０６，２０８を電気的に接続す
るリークパスとなり、回路動作時にこれらの間のリーク
電流が流れてＭＯＳトランジスタの特性を劣化させ、製
品歩留りを低下させる原因となっている。
方法では、Ｔｉシリサイド層を形成する熱処理の工程
で、半導体基板の全面にスパッタされたＴｉ膜２０９′
とサイドウォール酸化膜２０７の中のシリコンとの反応
が起こり、図３（ｄ）に示したように、僅かではあるが
サイドウォール酸化膜２０７の表面上にＴｉとシリコン
の導電性反応生成物２１０が形成されることがある。こ
の導電性反応生成物２１０は、ゲート電極２０２とソー
ス・ドレインの拡散層２０６，２０８を電気的に接続す
るリークパスとなり、回路動作時にこれらの間のリーク
電流が流れてＭＯＳトランジスタの特性を劣化させ、製
品歩留りを低下させる原因となっている。
【０００７】このような問題を解消するために、従来で
は図３（ｄ）の工程においてＴｉシリサイド層２０９を
形成した後に、図４に示すように、エッチングによって
サイドウォール酸化膜２０７を表面から所要の厚さにわ
たって除去すれば、その表面に形成されている導電性の
反応生成物２１０を同時に除去し、リークパスの発生を
防止することができる。しかしながら、この方法では、
自己整合的に形成したＴｉシリサイド層２０９も同時に
エッチング除去されてしまうため、Ｔｉシリサイド層２
０９の膜厚が低減され、シート抵抗が増大し、シリサイ
ド層を形成する本来の目的が達せられなくなる。
は図３（ｄ）の工程においてＴｉシリサイド層２０９を
形成した後に、図４に示すように、エッチングによって
サイドウォール酸化膜２０７を表面から所要の厚さにわ
たって除去すれば、その表面に形成されている導電性の
反応生成物２１０を同時に除去し、リークパスの発生を
防止することができる。しかしながら、この方法では、
自己整合的に形成したＴｉシリサイド層２０９も同時に
エッチング除去されてしまうため、Ｔｉシリサイド層２
０９の膜厚が低減され、シート抵抗が増大し、シリサイ
ド層を形成する本来の目的が達せられなくなる。
【０００８】また、この場合、前記した公報によれば、
サイドウォール酸化膜のエッチング時に、ＣＶＤ酸化膜
やＢＰＳＧ膜を半導体基板の全面に形成し、Ｔｉシリサ
イド層を保護することが考えられているが、Ｔｉシリサ
イド層を形成した後に、ＣＶＤ酸化膜やＢＰＳＧ膜を形
成した場合には、サイドウォール酸化膜上の導電性反応
生成物もこれらの膜で被覆されてしまうため、サイドウ
ォール酸化膜のみを選択的にエッチングすることは困難
であり、前記した問題を解消することは不可能である。
サイドウォール酸化膜のエッチング時に、ＣＶＤ酸化膜
やＢＰＳＧ膜を半導体基板の全面に形成し、Ｔｉシリサ
イド層を保護することが考えられているが、Ｔｉシリサ
イド層を形成した後に、ＣＶＤ酸化膜やＢＰＳＧ膜を形
成した場合には、サイドウォール酸化膜上の導電性反応
生成物もこれらの膜で被覆されてしまうため、サイドウ
ォール酸化膜のみを選択的にエッチングすることは困難
であり、前記した問題を解消することは不可能である。
【０００９】
【発明の目的】本発明の目的は、シリサイド層の膜減り
によるシート抵抗の増加を防止する一方で、サイドウォ
ール上に形成される導電性反応生成物を選択的に除去し
て電極とこれに隣接されるシリサイド層との間のリーク
パスを解消するようにした半導体装置の製造方法を提供
することにある。
によるシート抵抗の増加を防止する一方で、サイドウォ
ール上に形成される導電性反応生成物を選択的に除去し
て電極とこれに隣接されるシリサイド層との間のリーク
パスを解消するようにした半導体装置の製造方法を提供
することにある。
【００１０】
【課題を解決するための手段】本発明の製造方法は、半
導体基板の表面上に電極を形成する工程と、この電極の
側面にサイドウォール絶縁膜を形成する工程と、前記半
導体基板に不純物拡散層を形成する工程と、全面に高融
点金属を成膜し、熱処理を行って前記拡散層上に自己整
合的に金属シリサイド層を形成する工程と、シリサイド
化されない前記高融点金属を除去する工程と、半導体基
板の全面に低粘度の膜材料を塗布する工程と、前記低粘
度の膜材料及びサイドウォール絶縁膜を異方性エッチン
グし、前記低粘度の膜材料を除去する工程を含んでい
る。
導体基板の表面上に電極を形成する工程と、この電極の
側面にサイドウォール絶縁膜を形成する工程と、前記半
導体基板に不純物拡散層を形成する工程と、全面に高融
点金属を成膜し、熱処理を行って前記拡散層上に自己整
合的に金属シリサイド層を形成する工程と、シリサイド
化されない前記高融点金属を除去する工程と、半導体基
板の全面に低粘度の膜材料を塗布する工程と、前記低粘
度の膜材料及びサイドウォール絶縁膜を異方性エッチン
グし、前記低粘度の膜材料を除去する工程を含んでい
る。
【００１１】例えば、本発明をＭＯＳトランジスタの製
造方法に適用する場合には、半導体基板の表面上にＭＯ
Ｓトランジスタのゲート電極を形成する工程と、前記半
導体基板上にＣＶＤ法によりシリコン酸化膜を形成する
工程と、このシリコン酸化膜を異方性エッチングにより
エッチングバックして前記ゲート電極の側面にサイドウ
ォール酸化膜を形成する工程と、前記ゲート電極を利用
して半導体基板に不純物を注入してソース・ドレインの
不純物拡散層を形成する工程と、全面に高融点金属を成
膜し、かつ熱処理して前記不純物拡散層上に高融点シリ
サイド層を形成する工程と、シリサイド化されていない
前記高融点金属をエッチング除去する工程と、半導体基
板の全面に低粘度の膜材料を塗布する工程と、前記低粘
度の膜材料とサイドウォール酸化膜をエッチングレート
が等しい条件で異方性エッチングによりエッチングバッ
クし、前記低粘度の膜材料を除去する工程とを含んでい
る。
造方法に適用する場合には、半導体基板の表面上にＭＯ
Ｓトランジスタのゲート電極を形成する工程と、前記半
導体基板上にＣＶＤ法によりシリコン酸化膜を形成する
工程と、このシリコン酸化膜を異方性エッチングにより
エッチングバックして前記ゲート電極の側面にサイドウ
ォール酸化膜を形成する工程と、前記ゲート電極を利用
して半導体基板に不純物を注入してソース・ドレインの
不純物拡散層を形成する工程と、全面に高融点金属を成
膜し、かつ熱処理して前記不純物拡散層上に高融点シリ
サイド層を形成する工程と、シリサイド化されていない
前記高融点金属をエッチング除去する工程と、半導体基
板の全面に低粘度の膜材料を塗布する工程と、前記低粘
度の膜材料とサイドウォール酸化膜をエッチングレート
が等しい条件で異方性エッチングによりエッチングバッ
クし、前記低粘度の膜材料を除去する工程とを含んでい
る。
【００１２】ここで、高融点金属としてはチタンが用い
られる。また、低粘度の膜材料としては、半導体基板の
表面の凹凸に沿って流動して凹部にのみ堆積される程度
に低粘度のＳＯＧ膜を用いることが可能である。
られる。また、低粘度の膜材料としては、半導体基板の
表面の凹凸に沿って流動して凹部にのみ堆積される程度
に低粘度のＳＯＧ膜を用いることが可能である。
【００１３】
【作用】低粘度の膜材料は、塗布したときに流動して相
対的に凹部となる不純物拡散層上にのみ塗布され、相対
的に凸部となるサイドウォール酸化膜の表面には塗布さ
れ難いので、この膜材料をエッチングバックしたときに
はサイドウォール酸化膜の表面のみがエッチングされ、
不純物拡散層上のシリサイド層がエッチングされること
はなく、サイドウォール酸化膜の表面の反応生成物を除
去し、かつその一方でシリサイド層の膜減りが防止され
る。
対的に凹部となる不純物拡散層上にのみ塗布され、相対
的に凸部となるサイドウォール酸化膜の表面には塗布さ
れ難いので、この膜材料をエッチングバックしたときに
はサイドウォール酸化膜の表面のみがエッチングされ、
不純物拡散層上のシリサイド層がエッチングされること
はなく、サイドウォール酸化膜の表面の反応生成物を除
去し、かつその一方でシリサイド層の膜減りが防止され
る。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１及び図２は本発明の製造方法の第１実施例を
製造工程順に示す断面図である。先ず、図１（ａ）のよ
うに、例えば、Ｐ型シリコンからなる半導体基板１０１
上にＭＯＳトランジスタのゲート電極１０２を形成す
る。このゲート電極１０２の形成では、ゲート酸化膜１
０３を８５Åの厚さに形成し、その上にポリシリコン膜
１０４を１５００Åの厚さに堆積し、その上にＷＳｉ
（タングステンシリサイド）１０５を１５００Å程度の
厚さに形成した後、これを選択エッチングして形成す
る。その後、このゲート電極１０２を利用した自己整合
法により半導体基板１０１にリン等を低ドーズでイオン
注入を行い、ソース、ドレインを構成するＮ型低濃度拡
散層１０６を形成する。
する。図１及び図２は本発明の製造方法の第１実施例を
製造工程順に示す断面図である。先ず、図１（ａ）のよ
うに、例えば、Ｐ型シリコンからなる半導体基板１０１
上にＭＯＳトランジスタのゲート電極１０２を形成す
る。このゲート電極１０２の形成では、ゲート酸化膜１
０３を８５Åの厚さに形成し、その上にポリシリコン膜
１０４を１５００Åの厚さに堆積し、その上にＷＳｉ
（タングステンシリサイド）１０５を１５００Å程度の
厚さに形成した後、これを選択エッチングして形成す
る。その後、このゲート電極１０２を利用した自己整合
法により半導体基板１０１にリン等を低ドーズでイオン
注入を行い、ソース、ドレインを構成するＮ型低濃度拡
散層１０６を形成する。
【００１５】次いで、ＣＶＤ酸化膜を１５００Åの厚さ
に形成し、反応性イオンエッチングによってエッチバッ
クを行い、図１（ｂ）のように、ゲート電極１０２の両
側にサイドウォール酸化膜１０７を形成する。そして、
これらを用いた自己整合法により砒素等を半導体基板１
０１に対して高ドーズでイオン注入を行い、ソース、ド
レインを構成するＮ型高濃度拡散層１０８を形成する。
に形成し、反応性イオンエッチングによってエッチバッ
クを行い、図１（ｂ）のように、ゲート電極１０２の両
側にサイドウォール酸化膜１０７を形成する。そして、
これらを用いた自己整合法により砒素等を半導体基板１
０１に対して高ドーズでイオン注入を行い、ソース、ド
レインを構成するＮ型高濃度拡散層１０８を形成する。
【００１６】次に、全面にＴｉを６００Åの厚さにスパ
ッタ形成し、第１の熱処理を６９０℃で３０秒行う。こ
の熱処理により、ソース，ドレインの各拡散層１０６，
１０８における半導体基板１０１の表面においてＴｉシ
リサイド層が形成される。その後、未反応なＴｉをウェ
ットエッチングにより除去し、更に第２の熱処理を８７
０℃で１０秒行い、図１（ｃ）のように、ソース、ドレ
インの各拡散層１０６，１０８の表面にＴｉシリサイド
層１０９を形成する。このとき、サイドウォール酸化膜
１０７の表面においても、Ｔｉとシリコンとが反応され
た導電性の反応生成物１１０が形成されてしまうことは
従来の場合と同じである。
ッタ形成し、第１の熱処理を６９０℃で３０秒行う。こ
の熱処理により、ソース，ドレインの各拡散層１０６，
１０８における半導体基板１０１の表面においてＴｉシ
リサイド層が形成される。その後、未反応なＴｉをウェ
ットエッチングにより除去し、更に第２の熱処理を８７
０℃で１０秒行い、図１（ｃ）のように、ソース、ドレ
インの各拡散層１０６，１０８の表面にＴｉシリサイド
層１０９を形成する。このとき、サイドウォール酸化膜
１０７の表面においても、Ｔｉとシリコンとが反応され
た導電性の反応生成物１１０が形成されてしまうことは
従来の場合と同じである。
【００１７】次に、図２（ａ）のように、半導体基板１
０１の表面上にＳＯＧ膜１１１を低粘度、ここでは１０
ｃｐの状態で膜厚１１００Åの厚さに塗布する。このＳ
ＯＧ膜１１１は粘度が小さいために凹部に堆積し易い性
質があり、同図のように、ゲート電極１０２上及びサイ
ドウォール酸化膜１０７上には殆ど膜が形成されない
が、Ｔｉシリサイド層１０９が形成された拡散層１０
６，１０８上には厚く堆積されることになる。
０１の表面上にＳＯＧ膜１１１を低粘度、ここでは１０
ｃｐの状態で膜厚１１００Åの厚さに塗布する。このＳ
ＯＧ膜１１１は粘度が小さいために凹部に堆積し易い性
質があり、同図のように、ゲート電極１０２上及びサイ
ドウォール酸化膜１０７上には殆ど膜が形成されない
が、Ｔｉシリサイド層１０９が形成された拡散層１０
６，１０８上には厚く堆積されることになる。
【００１８】しかる上で、サイドウォール酸化膜１０７
とＳＯＧ膜１１１のエッチングレートが同等になるよう
な条件で反応性イオンエッチングを行い、このエッチン
グをＳＯＧ膜１１１が無くなるまで行う。このエッチン
グにより、図２（ｂ）のように、ＳＯＧ膜１１１が薄
く、或いは殆ど形成されていないサイドウォール酸化膜
１０７では、その表面を始めとしてその殆どがエッチン
グ除去されてしまうことになる。このため、サイドウォ
ール酸化膜１０７の表面上に形成されたＴｉとシリコン
の反応生成物１１０もサイドウォール酸化膜１０７と共
にエッチング除去される。しかし、Ｔｉシリサイド層１
０９が形成されている拡散層上においてはＳＯＧ膜１１
１がエッチング除去されるのみであり、Ｔｉシリサイド
層１０９がエッチングされることは殆どなく、その膜減
りが防止される。
とＳＯＧ膜１１１のエッチングレートが同等になるよう
な条件で反応性イオンエッチングを行い、このエッチン
グをＳＯＧ膜１１１が無くなるまで行う。このエッチン
グにより、図２（ｂ）のように、ＳＯＧ膜１１１が薄
く、或いは殆ど形成されていないサイドウォール酸化膜
１０７では、その表面を始めとしてその殆どがエッチン
グ除去されてしまうことになる。このため、サイドウォ
ール酸化膜１０７の表面上に形成されたＴｉとシリコン
の反応生成物１１０もサイドウォール酸化膜１０７と共
にエッチング除去される。しかし、Ｔｉシリサイド層１
０９が形成されている拡散層上においてはＳＯＧ膜１１
１がエッチング除去されるのみであり、Ｔｉシリサイド
層１０９がエッチングされることは殆どなく、その膜減
りが防止される。
【００１９】ここで、前記実施例ではＴｉシリサイド層
をエッチングから保護するための膜としてＳＯＧ膜を利
用しているが、低粘度の状態で半導体基板上に塗布され
たときにサイドウォール酸化膜の表面には被着されずに
拡散層の上にのみ被着される材質で、かつ酸化膜とエッ
チングレートを同等にできる材質であれば、他の材質で
あってもよい。また、前記実施例では高融点金属として
Ｔｉを用いているが、タングステン等他の高融点金属を
用いてシリサイド層を形成する場合でも本発明を同様に
適用することができる。但し、この場合にはゲート電極
上のシリサイド層は他の高融点金属で形成することが必
要とされる。
をエッチングから保護するための膜としてＳＯＧ膜を利
用しているが、低粘度の状態で半導体基板上に塗布され
たときにサイドウォール酸化膜の表面には被着されずに
拡散層の上にのみ被着される材質で、かつ酸化膜とエッ
チングレートを同等にできる材質であれば、他の材質で
あってもよい。また、前記実施例では高融点金属として
Ｔｉを用いているが、タングステン等他の高融点金属を
用いてシリサイド層を形成する場合でも本発明を同様に
適用することができる。但し、この場合にはゲート電極
上のシリサイド層は他の高融点金属で形成することが必
要とされる。
【００２０】更に、前記実施例ではＭＯＳトランジスタ
のゲート電極とソース・ドレイン不純物拡散層との間に
設けられるサイドウォール酸化膜におけるリークパスを
問題としているが、配線層とこれに隣接する不純物拡散
層との間にサイドウォール酸化膜として設けられる構造
体においても本発明を適用することは可能である。ま
た、前記実施例ではＮ型ＭＯＳトランジスタについての
例で説明しているが、Ｐ型ＭＯＳトランジスタにおいて
も本発明を同様に適用することが可能である。
のゲート電極とソース・ドレイン不純物拡散層との間に
設けられるサイドウォール酸化膜におけるリークパスを
問題としているが、配線層とこれに隣接する不純物拡散
層との間にサイドウォール酸化膜として設けられる構造
体においても本発明を適用することは可能である。ま
た、前記実施例ではＮ型ＭＯＳトランジスタについての
例で説明しているが、Ｐ型ＭＯＳトランジスタにおいて
も本発明を同様に適用することが可能である。
【００２１】
【発明の効果】以上説明したように本発明は、半導体基
板の表面上に電極を形成し、かつこの電極にサイドウォ
ール絶縁膜を形成し、更にこの電極に隣接して不純物拡
散層を形成し、この不純物拡散層上に金属シリサイド層
を形成した後に、低粘度の膜材料を塗布し、かつこの低
粘度の膜材料及びサイドウォール絶縁膜を異方性エッチ
ングして低粘度の膜材料を除去する工程を含んでいるの
で、金属シリサイド層の形成時にサイドウォール絶縁膜
上に形成される導電性の反応生成物を完全に除去して電
極とこれに隣接するシリサイド層とのリークパスを防止
することができ、その一方で不純物拡散層上に形成され
る高融点シリサイド層の膜減りを防止してシート抵抗の
増加を防止することができる効果が得られる。
板の表面上に電極を形成し、かつこの電極にサイドウォ
ール絶縁膜を形成し、更にこの電極に隣接して不純物拡
散層を形成し、この不純物拡散層上に金属シリサイド層
を形成した後に、低粘度の膜材料を塗布し、かつこの低
粘度の膜材料及びサイドウォール絶縁膜を異方性エッチ
ングして低粘度の膜材料を除去する工程を含んでいるの
で、金属シリサイド層の形成時にサイドウォール絶縁膜
上に形成される導電性の反応生成物を完全に除去して電
極とこれに隣接するシリサイド層とのリークパスを防止
することができ、その一方で不純物拡散層上に形成され
る高融点シリサイド層の膜減りを防止してシート抵抗の
増加を防止することができる効果が得られる。
【００２２】因みに、ＭＯＳトランジスタのゲート電極
のサイドウォール酸化膜に形成される導電性の反応生成
物を除去することで、ソース・ドレイン不純物拡散層と
ゲート電極とのリークパスを回避でき、かつソース・ド
レイン不純物拡散層上の高融点シリサイド層の膜減りを
防止してソース・ドレイン抵抗の増加を防止することが
できる。
のサイドウォール酸化膜に形成される導電性の反応生成
物を除去することで、ソース・ドレイン不純物拡散層と
ゲート電極とのリークパスを回避でき、かつソース・ド
レイン不純物拡散層上の高融点シリサイド層の膜減りを
防止してソース・ドレイン抵抗の増加を防止することが
できる。
【図１】本発明の製造方法を工程順に示す断面図のその
１である。
１である。
【図２】本発明の製造方法を工程順に示す断面図のその
２である。
２である。
【図３】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図４】従来の製造方法における問題点を示す断面図で
ある。
ある。
１０１ 半導体基板 １０２ ゲート電極 １０６ 低濃度拡散層 １０７ サイドウォール酸化膜 １０８ 高濃度拡散層 １０９ Ｔｉシリサイド層 １１０ 反応生成物 １１１ ＳＯＧ膜
Claims (5)
- 【請求項１】 半導体基板の表面上に電極を形成する工
程と、この電極の側面にサイドウォール絶縁膜を形成す
る工程と、前記半導体基板に不純物拡散層を形成する工
程と、全面に高融点金属を成膜し、熱処理を行って前記
拡散層上に自己整合的に金属シリサイド層を形成する工
程と、シリサイド化されない前記高融点金属を除去する
工程と、半導体基板の全面に低粘度の膜材料を塗布する
工程と、前記低粘度の膜材料及びサイドウォール絶縁膜
を異方性エッチングし、前記低粘度の膜材料を除去する
工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の表面上にＭＯＳトランジス
タのゲート電極を形成する工程と、前記半導体基板上に
ＣＶＤ法によりシリコン酸化膜を形成する工程と、この
シリコン酸化膜を異方性エッチングによりエッチングバ
ックして前記ゲート電極の側面にサイドウォール酸化膜
を形成する工程と、前記ゲート電極を利用して半導体基
板に不純物を注入してソース・ドレインの不純物拡散層
を形成する工程と、全面に高融点金属を成膜し、かつ熱
処理して前記不純物拡散層上に高融点シリサイド層を形
成する工程と、シリサイド化されていない前記高融点金
属をエッチング除去する工程と、半導体基板の全面に低
粘度の膜材料を塗布する工程と、前記低粘度の膜材料と
サイドウォール酸化膜をエッチングレートが等しい条件
で異方性エッチングによりエッチングバックし、前記低
粘度の膜材料を除去する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項３】 ＭＯＳトランジスタのソース・ドレイン
の不純物拡散層を形成する工程が、半導体基板の表面上
に形成されたゲート電極を利用して半導体基板に不純物
を低濃度に注入してソース・ドレインの低濃度不純物拡
散層を形成する工程と、前記ゲート電極とその側面に形
成されたサイドウォール酸化膜を利用して半導体基板に
不純物を高濃度に注入してソース・ドレインの高濃度不
純物拡散層を形成する工程とを含む請求項２の半導体装
置の製造方法。 - 【請求項４】 高融点金属はチタンである請求項２また
は３の半導体装置の製造方法。 - 【請求項５】 低粘度の膜材料は、半導体基板の表面の
凹凸に沿って流動して凹部にのみ堆積される程度に低粘
度のＳＯＧ膜である請求項４の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19740894A JP2621805B2 (ja) | 1994-07-30 | 1994-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19740894A JP2621805B2 (ja) | 1994-07-30 | 1994-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845877A true JPH0845877A (ja) | 1996-02-16 |
| JP2621805B2 JP2621805B2 (ja) | 1997-06-18 |
Family
ID=16374024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19740894A Expired - Lifetime JP2621805B2 (ja) | 1994-07-30 | 1994-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621805B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059881A (ja) * | 2005-07-26 | 2007-03-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2008006553A (ja) * | 2006-06-30 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
| CN102496567A (zh) * | 2011-12-20 | 2012-06-13 | 中国科学院微电子研究所 | 一种iii-v族半导体镍金属化制造方法 |
| US8324040B2 (en) | 2005-07-26 | 2012-12-04 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
-
1994
- 1994-07-30 JP JP19740894A patent/JP2621805B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059881A (ja) * | 2005-07-26 | 2007-03-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8324040B2 (en) | 2005-07-26 | 2012-12-04 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| JP2008006553A (ja) * | 2006-06-30 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
| CN102496567A (zh) * | 2011-12-20 | 2012-06-13 | 中国科学院微电子研究所 | 一种iii-v族半导体镍金属化制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621805B2 (ja) | 1997-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5915197A (en) | Fabrication process for semiconductor device | |
| JPH0346323A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US20050104135A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2751859B2 (ja) | 半導体装置の製造方法 | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| JPH09320990A (ja) | 半導体装置の製造方法 | |
| US6025241A (en) | Method of fabricating semiconductor devices with self-aligned silicide | |
| JP2621805B2 (ja) | 半導体装置の製造方法 | |
| JP2830762B2 (ja) | 半導体装置の製造方法 | |
| JP3873008B2 (ja) | 半導体素子のシリサイド膜の形成方法 | |
| JPH10150188A (ja) | 半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| EP0392725A2 (en) | Method for fabricating integrated circuits with silicide | |
| US6599820B1 (en) | Method of producing a semiconductor device | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| JP2819918B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH05190566A (ja) | 半導体装置の製造方法 | |
| JP2850883B2 (ja) | 半導体装置の製造方法 | |
| JPH07201777A (ja) | 半導体装置の製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| JP3769832B2 (ja) | 半導体装置の製造方法 | |
| JP3094914B2 (ja) | 半導体装置の製造方法 | |
| JPH11186548A (ja) | 半導体装置及びその製造方法 |