JP2007059881A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板10内にチャネル領域を挟んで形成されたソース/ドレイン領域38と、チャネル領域上にゲート絶縁膜12を介して形成された金属シリサイドよりなるゲート電極44とを有するN型MISFETと、ゲート電極44を内包するようにゲート電極44の側壁部から上面部に渡って形成され、1GPa〜2GPaの引張り応力を有し、チャネル領域に引っ張り応力を印加する絶縁膜46とを有する。
【選択図】図1
Description
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図13を用いて説明する。
本発明の第2実施形態による半導体装置及びその製造方法について図14乃至図16を用いて説明する。なお、図1乃至図13に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第3実施形態による半導体装置及びその製造方法について図17乃至図22を用いて説明する。なお、図1乃至図16に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明は上記実施形態に限らず種々の変形が可能である。
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、1GPa〜2GPaの引張り応力を有し、前記チャネル領域に引っ張り応力を印加する第1の絶縁膜と
を有することを特徴とする半導体装置。
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、1GPa〜3GPaの圧縮応力を有し、前記チャネル領域に圧縮応力を印加する第1の絶縁膜と
を有することを特徴とする半導体装置。
前記ソース/ドレイン領域は、前記半導体基板の表面に形成された金属シリサイド膜を有する
ことを特徴とする半導体装置。
前記第1の絶縁膜は、窒化珪素を主成分とする
ことを特徴とする半導体装置。
前記半導体基板と前記第1の絶縁膜との間に形成され、前記ソース/ドレイン領域を覆う第2の絶縁膜を更に有する
ことを特徴とする半導体装置。
前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のMISFETを更に有し、
前記第2の絶縁膜は、前記他のゲート電極上に延在して形成されており、
前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する
ことを特徴とする半導体装置。
前記第2の絶縁膜は、酸化珪素を主成分とする
ことを特徴とする半導体装置。
前記N型MISFETが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース/ドレイン領域上の膜厚が厚くなるように、第1の絶縁膜を形成する工程と、
前記ソース/ドレイン領域上の前記第1の絶縁膜が残存し、前記ゲート電極が露出するように、前記第1の絶縁膜をエッチングする工程と、
前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、1GPa〜2GPaの引張り応力を有する第2の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記P型MISFETが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース/ドレイン領域上の膜厚が厚くなるように、第1の絶縁膜を形成する工程と、
前記ソース/ドレイン領域上の前記第1の絶縁膜が残存し、前記ゲート電極が露出するように、前記第1の絶縁膜をエッチングする工程と、
前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、1GPa〜3GPaの圧縮応力を有する第2の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記MISFETを形成する工程では、前記半導体基板上に、前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のMISFETを更に形成し、
前記第1の絶縁膜を形成する工程では、前記ゲート電極上の膜厚が薄く、前記ソース/ドレイン領域上及び前記他のゲート電極上の膜厚が厚くなるように、前記第1の絶縁膜を形成し、
前記第1の絶縁膜をエッチングする工程では、前記ソース/ドレイン領域上及び前記他のゲート電極上の前記第1の絶縁膜が残存し、前記ゲート電極が露出するように、前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
前記第1のMISFET及び前記第2のMISFETが形成された前記半導体基板上に、前記第1のゲート電極上及び前記第2のゲート電極の上端部における膜厚が薄く、前記第1のソース/ドレイン領域上及び前記第2のソース/ドレイン領域上の膜厚が厚くなるように、第1の絶縁膜を形成する工程と、
前記第1のソース/ドレイン領域上及び前記第2のソース/ドレイン領域上の前記第1の絶縁膜が残存し、前記第1のゲート電極及び前記第2のゲート電極の少なくとも上端部が露出するように、前記第1の絶縁膜をエッチングする工程と、
金属膜を堆積して熱処理を行うことにより、前記第1のゲート電極を構成する前記ポリシリコン及び前記第2のゲート電極を構成する前記ポリシリコンを金属シリサイドに置換する工程とを有し、
前記ポリシリコンを金属シリサイドに置換する工程では、前記第2のゲート電極のゲート長が前記第1のゲート電極のゲート長よりも長いことを利用して、前記第1のゲート電極を構成する前記ポリシリコンを総て前記金属シリサイドに置換するとともに、前記第2のゲート電極を構成する前記ポリシリコンの一部を前記金属シリサイドに置換する
ことを特徴とする半導体装置の製造方法。
前記ポリシリコンを前記金属シリサイドに置換する熱処理により、金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
前記第1のMISFET及び前記第2のMISFETを形成する工程では、前記最大ゲート長以下のゲート長の前記第1のゲート電極を有する前記第1のMISFETと、前記最小ゲート長以上のゲート長の前記第2のゲート電極を有する前記第2のMISFETとを形成する
ことを特徴とする半導体装置の製造方法。
前記MISFETを形成する工程は、前記半導体基板上に前記ゲート絶縁膜及びポリシリコン膜を形成する工程と、前記ポリシリコン膜の表面を研磨により平坦化する工程と、前記ポリシリコン膜をパターニングして前記ゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記MISFETを形成する工程の後、前記第1の絶縁膜を形成する工程の前に、前記ソース/ドレイン領域上に金属シリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記金属シリサイド膜を形成する工程では、前記ゲート電極上にも前記金属シリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
前記第1の絶縁膜を形成する工程では、高密度プラズマCVD法又はスピンコート法により、酸化珪素を主成分とする前記第1の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
前記第1の絶縁膜をエッチングする工程では、マスクを用いることなく前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
前記第1の絶縁膜をエッチングする工程では、スパッタエッチングにより前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
前記金属シリサイドは、ニッケルシリサイドである
ことを特徴とする半導体装置の製造方法。
金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
前記第1のゲート電極のゲート長を、前記最大ゲート長以下のサイズで設計し、前記第2のゲート電極のゲート長を、前記最小ゲート長以上のサイズで設計し、
前記最大ゲート長と前記最小ゲート長との間のゲート長を利用禁止とする
ことを特徴とする半導体装置の設計方法。
12…ゲート絶縁膜
14…ポリシリコン膜
16,26,42…シリコン酸化膜
18,48…フォトレジスト膜
20,20a,20b,44…ゲート電極
22,30,34…サイドウォール絶縁膜
24,32,36…不純物層
28…シリコン窒化膜
38,38a,38b…ソース/ドレイン領域
40,40a,40b…ニッケルシリサイド膜
46…ストレッサ膜
48…ニッケル膜
50,60,70…MISFET
Claims (10)
- 半導体基板内にチャネル領域を挟んで形成されたソース/ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するN型MISFETと、
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、1GPa〜2GPaの引張り応力を有し、前記チャネル領域に引っ張り応力を印加する第1の絶縁膜と
を有することを特徴とする半導体装置。 - 半導体基板内にチャネル領域を挟んで形成されたソース/ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するP型MISFETと、
前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、1GPa〜3GPaの圧縮応力を有し、前記チャネル領域に圧縮応力を印加する第1の絶縁膜と
を有することを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のMISFETを更に有し、
前記第2の絶縁膜は、前記他のゲート電極上に延在して形成されており、
前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する
ことを特徴とする半導体装置。 - 半導体基板内にチャネル領域を挟んで形成されたソース/ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極とを有するN型MISFETを形成する工程と、
前記N型MISFETが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース/ドレイン領域上の膜厚が厚くなるように、第1の絶縁膜を形成する工程と、
前記ソース/ドレイン領域上の前記第1の絶縁膜が残存し、前記ゲート電極が露出するように、前記第1の絶縁膜をエッチングする工程と、
前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、1GPa〜2GPaの引張り応力を有する第2の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板内にチャネル領域を挟んで形成されたソース/ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極とを有するP型MISFETを形成する工程と、
前記P型MISFETが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース/ドレイン領域上の膜厚が厚くなるように、第1の絶縁膜を形成する工程と、
前記ソース/ドレイン領域上の前記第1の絶縁膜が残存し、前記ゲート電極が露出するように、前記第1の絶縁膜をエッチングする工程と、
前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、1GPa〜3GPaの圧縮応力を有する第2の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項4又は5記載の半導体装置の製造方法において、
前記MISFETを形成する工程では、前記半導体基板上に、前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のMISFETを更に形成し、
前記第1の絶縁膜を形成する工程では、前記ゲート電極上の膜厚が薄く、前記ソース/ドレイン領域上及び前記他のゲート電極上の膜厚が厚くなるように、前記第1の絶縁膜を形成し、
前記第1の絶縁膜をエッチングする工程では、前記ソース/ドレイン領域上及び前記他のゲート電極上の前記第1の絶縁膜が残存し、前記ゲート電極が露出するように、前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に、第1のチャネル領域を挟んで形成された第1のソース/ドレイン領域と、前記第1のチャネル領域上に第1のゲート絶縁膜を介して形成されたポリシリコンよりなる第1のゲート電極を有する第1のMISFETと、第2のチャネル領域を挟んで形成された第2のソース/ドレイン領域と、前記第2のチャネル領域上に第2のゲート絶縁膜を介して形成され、ポリシリコンよりなり前記第1のゲート電極よりもゲート長の長い第2のゲート電極を有する第2のMISFETとを形成する工程と、
前記第1のMISFET及び前記第2のMISFETが形成された前記半導体基板上に、前記第1のゲート電極上及び前記第2のゲート電極の上端部における膜厚が薄く、前記第1のソース/ドレイン領域上及び前記第2のソース/ドレイン領域上の膜厚が厚くなるように、第1の絶縁膜を形成する工程と、
前記第1のソース/ドレイン領域上及び前記第2のソース/ドレイン領域上の前記第1の絶縁膜が残存し、前記第1のゲート電極及び前記第2のゲート電極の少なくとも上端部が露出するように、前記第1の絶縁膜をエッチングする工程と、
金属膜を堆積して熱処理を行うことにより、前記第1のゲート電極を構成する前記ポリシリコン及び前記第2のゲート電極を構成する前記ポリシリコンを金属シリサイドに置換する工程とを有し、
前記ポリシリコンを金属シリサイドに置換する工程では、前記第2のゲート電極のゲート長が前記第1のゲート電極のゲート長よりも長いことを利用して、前記第1のゲート電極を構成する前記ポリシリコンを総て前記金属シリサイドに置換するとともに、前記第2のゲート電極を構成する前記ポリシリコンの一部を前記金属シリサイドに置換する
ことを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記ポリシリコンを前記金属シリサイドに置換する熱処理により、金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
前記第1のMISFET及び前記第2のMISFETを形成する工程では、前記最大ゲート長以下のゲート長の前記第1のゲート電極を有する前記第1のMISFETと、前記最小ゲート長以上のゲート長の前記第2のゲート電極を有する前記第2のMISFETとを形成する
ことを特徴とする半導体装置の製造方法。 - 請求項4乃至8のいずれか1項に記載の半導体装置の製造方法において、
前記MISFETを形成する工程は、前記半導体基板上に前記ゲート絶縁膜及びポリシリコン膜を形成する工程と、前記ポリシリコン膜の表面を研磨により平坦化する工程と、前記ポリシリコン膜をパターニングして前記ゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項4乃至9のいずれか1項に記載の半導体装置の製造方法において、
前記第1の絶縁膜をエッチングする工程では、マスクを用いることなく前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
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