JP2007059881A5 - - Google Patents

Claims (11)

1. 半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＮ型ＭＩＳＦＥＴと、
   前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、１ＧＰａ〜２ＧＰａの引張り応力を有し、前記チャネル領域に引っ張り応力を印加する第１の絶縁膜と
   を有することを特徴とする半導体装置。
2. 半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成された金属シリサイドよりなるゲート電極とを有するＰ型ＭＩＳＦＥＴと、
   前記ゲート電極を内包するように前記ゲート電極の側壁部から上面部に渡って形成され、１ＧＰａ〜３ＧＰａの圧縮応力を有し、前記チャネル領域に圧縮応力を印加する第１の絶縁膜と
   を有することを特徴とする半導体装置。
3. 請求項１又は２記載の半導体装置において、
   前記ゲート電極が形成された前記半導体基板と前記第１の絶縁膜との間に形成され、前記ソース／ドレイン領域を覆い、前記ゲート電極の前記上面部を露出する第２の絶縁膜を更に有する
   ことを特徴とする半導体装置。
4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
   前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴを更に有し、
   前記第２の絶縁膜は、前記他のゲート電極上に延在して形成されており、
   前記他のゲート電極は、ポリシリコンゲート構造又はポリサイドゲート構造を有する
   ことを特徴とする半導体装置。
5. 半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極とを有するＮ型ＭＩＳＦＥＴを形成する工程と、
   前記Ｎ型ＭＩＳＦＥＴが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
   前記ソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記ゲート電極が露出するように、前記第１の絶縁膜をエッチングする工程と、
   前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
   前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、１ＧＰａ〜２ＧＰａの引張り応力を有する第２の絶縁膜を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
6. 半導体基板内にチャネル領域を挟んで形成されたソース／ドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンよりなるゲート電極とを有するＰ型ＭＩＳＦＥＴを形成する工程と、
   前記Ｐ型ＭＩＳＦＥＴが形成された前記半導体基板上に、前記ゲート電極上の膜厚が薄く、前記ソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
   前記ソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記ゲート電極が露出するように、前記第１の絶縁膜をエッチングする工程と、
   前記ゲート電極を構成するポリシリコンを金属シリサイドに置換する工程と、
   前記金属シリサイドに置換された前記ゲート電極を内包するように、前記ゲート電極の側壁部から上面部に渡って、１ＧＰａ〜３ＧＰａの圧縮応力を有する第２の絶縁膜を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
7. 請求項５又は６記載の半導体装置の製造方法において、
   前記ＭＩＳＦＥＴを形成する工程では、前記半導体基板上に、前記ゲート電極よりもゲート長が長い他のゲート電極を有する他のＭＩＳＦＥＴを更に形成し、
   前記第１の絶縁膜を形成する工程では、前記ゲート電極上の膜厚が薄く、前記ソース／ドレイン領域上及び前記他のゲート電極上の膜厚が厚くなるように、前記第１の絶縁膜を形成し、
   前記第１の絶縁膜をエッチングする工程では、前記ソース／ドレイン領域上及び前記他のゲート電極上の前記第１の絶縁膜が残存し、前記ゲート電極が露出するように、前記第１の絶縁膜をエッチングする
   ことを特徴とする半導体装置の製造方法。
8. 半導体基板上に、第１のチャネル領域を挟んで形成された第１のソース／ドレイン領域と、前記第１のチャネル領域上に第１のゲート絶縁膜を介して形成された ポリシリコンよりなる第１のゲート電極を有する第１のＭＩＳＦＥＴと、第２のチャネル領域を挟んで形成された第２のソース／ドレイン領域と、前記第２の チャネル領域上に第２のゲート絶縁膜を介して形成され、ポリシリコンよりなり前記第１のゲート電極よりもゲート長の長い第２のゲート電極を有する第２の ＭＩＳＦＥＴとを形成する工程と、
   前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴが形成された前記半導体基板上に、前記第１のゲート電極上及び前記第２のゲート電極の上端部における膜 厚が薄く、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の膜厚が厚くなるように、第１の絶縁膜を形成する工程と、
   前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上の前記第１の絶縁膜が残存し、前記第１のゲート電極及び前記第２のゲート電極の少なくとも上端部が露出するように、前記第１の絶縁膜をエッチングする工程と、
   金属膜を堆積して熱処理を行うことにより、前記第１のゲート電極を構成する前記ポリシリコン及び前記第２のゲート電極を構成する前記ポリシリコンを金属シリサイドに置換する工程とを有し、
   前記ポリシリコンを金属シリサイドに置換する工程では、前記第２のゲート電極のゲート長が前記第１のゲート電極のゲート長よりも長いことを利用して、前記 第１のゲート電極を構成する前記ポリシリコンを総て前記金属シリサイドに置換するとともに、前記第２のゲート電極を構成する前記ポリシリコンの一部を前記 金属シリサイドに置換する
   ことを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記ポリシリコンを前記金属シリサイドに置換する熱処理により、金属シリサイドよりなるゲート電極が安定的に形成される最大ゲート長と、ポリサイド構造のゲート電極が安定的に形成される最小ゲート長とを規定し、
   前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴを形成する工程では、前記最大ゲート長以下のゲート長の前記第１のゲート電極を有する前記第１のＭＩＳＦＥＴと、前記最小ゲート長以上のゲート長の前記第２のゲート電極を有する前記第２のＭＩＳＦＥＴとを形成する
   ことを特徴とする半導体装置の製造方法。
10. 請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記ＭＩＳＦＥＴを形成する工程は、前記半導体基板上に前記ゲート絶縁膜及びポリシリコン膜を形成する工程と、前記ポリシリコン膜の表面を研磨により平坦化する工程と、前記ポリシリコン膜をパターニングして前記ゲート電極を形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
11. 請求項５乃至１０のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の絶縁膜をエッチングする工程では、マスクを用いることなく前記第１の絶縁膜をエッチングする
    ことを特徴とする半導体装置の製造方法。