JP2003229568A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
- Publication number
- JP2003229568A JP2003229568A JP2002026580A JP2002026580A JP2003229568A JP 2003229568 A JP2003229568 A JP 2003229568A JP 2002026580 A JP2002026580 A JP 2002026580A JP 2002026580 A JP2002026580 A JP 2002026580A JP 2003229568 A JP2003229568 A JP 2003229568A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- film
- insulating film
- gate electrode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 238000004519 manufacturing process Methods 0.000 title claims description 80
- 238000009792 diffusion process Methods 0.000 claims abstract description 166
- 238000005468 ion implantation Methods 0.000 claims abstract description 54
- 230000005669 field effect Effects 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 259
- 239000000758 substrate Substances 0.000 claims description 103
- 238000000034 method Methods 0.000 claims description 79
- 239000012535 impurity Substances 0.000 claims description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 51
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 51
- 238000002844 melting Methods 0.000 claims description 42
- 230000008018 melting Effects 0.000 claims description 42
- 239000004020 conductor Substances 0.000 claims description 40
- 230000008569 process Effects 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 35
- 229910052710 silicon Inorganic materials 0.000 claims description 35
- 239000010703 silicon Substances 0.000 claims description 35
- 150000002500 ions Chemical class 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 20
- 239000010936 titanium Substances 0.000 claims description 19
- 229910052732 germanium Inorganic materials 0.000 claims description 15
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 15
- 229910052738 indium Inorganic materials 0.000 claims description 13
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 230000001965 increasing effect Effects 0.000 claims description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 8
- 239000002344 surface layer Substances 0.000 claims description 8
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 5
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052797 bismuth Inorganic materials 0.000 claims description 4
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 4
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 13
- 230000004927 fusion Effects 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 38
- 238000010438 heat treatment Methods 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 230000015572 biosynthetic process Effects 0.000 description 25
- 238000002513 implantation Methods 0.000 description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- 230000001133 acceleration Effects 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 15
- 230000006870 function Effects 0.000 description 13
- 230000002829 reductive effect Effects 0.000 description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 239000007791 liquid phase Substances 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 238000001994 activation Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- -1 tungsten (W) Chemical compound 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000005280 amorphization Methods 0.000 description 3
- 238000011982 device technology Methods 0.000 description 3
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 238000010309 melting process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 102100025353 G-protein coupled bile acid receptor 1 Human genes 0.000 description 1
- 101000857733 Homo sapiens G-protein coupled bile acid receptor 1 Proteins 0.000 description 1
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 1
- ODUCDPQEXGNKDN-UHFFFAOYSA-N Nitrogen oxide(NO) Natural products O=N ODUCDPQEXGNKDN-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- ILAHWRKJUDSMFH-UHFFFAOYSA-N boron tribromide Chemical compound BrB(Br)Br ILAHWRKJUDSMFH-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
(57)【要約】
【課題】 浅接合のソースおよびドレイン構造の電界効
果トランジスタを有する半導体装置の信頼性を向上させ
る。 【解決手段】 ソースおよびドレイン用の拡散層９ａを
形成するためのイオン注入時に形成された非晶質層１０
ａ部分をレーザー光照射により選択的に溶融、再結晶化
することにより、浅接合のソースおよびドレイン用の拡
散層９ａの低抵抗化を実現するにあたり、溶融領域とゲ
ート電極の重畳部での短絡等の不良発生を防止するた
め、ゲート電極の側面に第１ゲート側壁絶縁膜８を形成
した後に上記イオン注入することで、非晶質層１０ａが
ゲート電極と重畳しない構造とし、上記短絡不良を生じ
させることなく非晶質層１０ａの溶融、再結晶化を実現
する。
果トランジスタを有する半導体装置の信頼性を向上させ
る。 【解決手段】 ソースおよびドレイン用の拡散層９ａを
形成するためのイオン注入時に形成された非晶質層１０
ａ部分をレーザー光照射により選択的に溶融、再結晶化
することにより、浅接合のソースおよびドレイン用の拡
散層９ａの低抵抗化を実現するにあたり、溶融領域とゲ
ート電極の重畳部での短絡等の不良発生を防止するた
め、ゲート電極の側面に第１ゲート側壁絶縁膜８を形成
した後に上記イオン注入することで、非晶質層１０ａが
ゲート電極と重畳しない構造とし、上記短絡不良を生じ
させることなく非晶質層１０ａの溶融、再結晶化を実現
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置技術に関し、特に、電界効果トラ
ンジスタを有する半導体装置の製造方法および半導体装
置に適用して有効な技術に関するものである。
方法および半導体装置技術に関し、特に、電界効果トラ
ンジスタを有する半導体装置の製造方法および半導体装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】超高密度集積回路装置を構成する絶縁ゲ
ート型電界効果トランジスタ、特にＭＯＳ（Metal Oxid
e Semiconductor）型電界効果トランジスタ（以降、単
にＭＯＳと略記する）はスケーリング則に基づき微細化
が進み、例えば５０ｎｍ以下のゲート長を有する超微細
ＭＯＳも発表されている。上記超微細ＭＯＳにおいては
ゲート電極長の微細化、低電源電圧化に伴って、パンチ
スルー電流の低減化のためにソース拡散層およびドレイ
ン拡散層の浅接合化が推し進められている。超微細ＭＯ
Ｓにおける不純物の導入には通常イオン注入法を、注入
イオンの活性化には、再分布を極力避け、より急峻な不
純物分布を実現するために高温短時間熱処理法が用いら
れている。しかしながら、上記手法も既に限界に達しつ
つあり、例えばＰ+Ｎ接合では、接合深さ４０ｎｍでシ
ート抵抗５２０Ω／□であるのに対し、接合深さを３０
ｎｍに２５％浅くするとシート抵抗は１３００Ω／□と
２．５倍にまで急増する。上記は、例えば二フッ化ホウ
素（ＢＦ2）のイオン注入を加速エネルギー３ｋｅＶの
条件で注入量１×１０15／ｃｍ2一定の条件とし、例え
ば１０５０℃であった高温短時間熱処理の温度を１００
０℃に低温化した場合の結果であるが、熱処理条件一定
で注入量を増加させても接合深さが増加するだけで抵抗
の低減効果は殆ど期待できない。これは低加速イオン注
入時に注入済みイオンがイオン注入によるスパッタリン
グ現象で放出され、結果的に注入量の半分程度しか基板
内に残存しなくなるのが一因である。さらに、イオン注
入加速エネルギーを、例えば２ｋｅＶに低減しても接合
深さの低減効果は極めて小さい。これはイオン注入時に
おけるチャネリング現象や加速エネルギー分布により低
濃度領域が注入飛程距離に比べて深くまで到達するた
め、あるいはＴＥＤ（ｔｒａｎｓｉｅｎｔ ｅｎｈａｎ
ｃｅｄ ｄｉｆｆｕｓｉｏｎ：トランジェント・エンハ
ンスド・デフュージヨン）と称される８００℃程度の比
較的低温熱処理での増速拡散現象による低濃度領域の異
常拡散が避けられないためである。低温熱処理は現在の
装置性能が短時間高温熱処理における昇温過程および降
温過程が数１０〜数１００℃／秒程度と無視できないた
めである。
ート型電界効果トランジスタ、特にＭＯＳ（Metal Oxid
e Semiconductor）型電界効果トランジスタ（以降、単
にＭＯＳと略記する）はスケーリング則に基づき微細化
が進み、例えば５０ｎｍ以下のゲート長を有する超微細
ＭＯＳも発表されている。上記超微細ＭＯＳにおいては
ゲート電極長の微細化、低電源電圧化に伴って、パンチ
スルー電流の低減化のためにソース拡散層およびドレイ
ン拡散層の浅接合化が推し進められている。超微細ＭＯ
Ｓにおける不純物の導入には通常イオン注入法を、注入
イオンの活性化には、再分布を極力避け、より急峻な不
純物分布を実現するために高温短時間熱処理法が用いら
れている。しかしながら、上記手法も既に限界に達しつ
つあり、例えばＰ+Ｎ接合では、接合深さ４０ｎｍでシ
ート抵抗５２０Ω／□であるのに対し、接合深さを３０
ｎｍに２５％浅くするとシート抵抗は１３００Ω／□と
２．５倍にまで急増する。上記は、例えば二フッ化ホウ
素（ＢＦ2）のイオン注入を加速エネルギー３ｋｅＶの
条件で注入量１×１０15／ｃｍ2一定の条件とし、例え
ば１０５０℃であった高温短時間熱処理の温度を１００
０℃に低温化した場合の結果であるが、熱処理条件一定
で注入量を増加させても接合深さが増加するだけで抵抗
の低減効果は殆ど期待できない。これは低加速イオン注
入時に注入済みイオンがイオン注入によるスパッタリン
グ現象で放出され、結果的に注入量の半分程度しか基板
内に残存しなくなるのが一因である。さらに、イオン注
入加速エネルギーを、例えば２ｋｅＶに低減しても接合
深さの低減効果は極めて小さい。これはイオン注入時に
おけるチャネリング現象や加速エネルギー分布により低
濃度領域が注入飛程距離に比べて深くまで到達するた
め、あるいはＴＥＤ（ｔｒａｎｓｉｅｎｔ ｅｎｈａｎ
ｃｅｄ ｄｉｆｆｕｓｉｏｎ：トランジェント・エンハ
ンスド・デフュージヨン）と称される８００℃程度の比
較的低温熱処理での増速拡散現象による低濃度領域の異
常拡散が避けられないためである。低温熱処理は現在の
装置性能が短時間高温熱処理における昇温過程および降
温過程が数１０〜数１００℃／秒程度と無視できないた
めである。
【０００３】短時間高温熱処理に基づく低抵抗浅接合形
成阻害要因を解消する手法としてイオン注入領域にレー
ザー光を照射し、照射領域を低抵抗化させる手法も知ら
れている。この手法については、例えば特開平３−１６
３８２２号公報に開示があり、ＭＯＳのソースおよびド
レイン用の高濃度拡散層形成のための不純物注入領域を
形成した後、６００℃程度の低温アニ-ルを施し、不純
物注入領域の非晶質領域を一度再結晶化してからレーザ
ー光照射によりさらに活性化処理を施す技術が開示され
ている。上記公知例においてはシリコン（Ｓｉ）基板を
溶融するレーザーエネルギー密度以下の条件で活性化す
るため、不純物分布は高温極短時間熱処理による拡散に
対応する。得られる不純物分布は高濃度領域の分布と低
濃度領域の分布を独立には制御できない。上記公知例等
に基づけば注入不純物の活性化をＴＥＤ等の影響を極力
無くして、イオン注入直後の分布形状をほぼ維持したま
ま接合の活性化を実現できる。しかしながらイオン注入
直後の不純物分布によるソース・ドレイン接合では、例
えばゲート長５０ｎｍ以下の超微細ＭＯＳの高性能化に
は最早十分でなく、接合深さを、例えば３０ｎｍ以下
で、かつ、シート抵抗が数百Ω／□以下を実現する高濃
度矩形不純物分布が今後は必須となる。すなわち、イオ
ン注入直後の不純物分布よりも更に急峻な分布が要求さ
れる。
成阻害要因を解消する手法としてイオン注入領域にレー
ザー光を照射し、照射領域を低抵抗化させる手法も知ら
れている。この手法については、例えば特開平３−１６
３８２２号公報に開示があり、ＭＯＳのソースおよびド
レイン用の高濃度拡散層形成のための不純物注入領域を
形成した後、６００℃程度の低温アニ-ルを施し、不純
物注入領域の非晶質領域を一度再結晶化してからレーザ
ー光照射によりさらに活性化処理を施す技術が開示され
ている。上記公知例においてはシリコン（Ｓｉ）基板を
溶融するレーザーエネルギー密度以下の条件で活性化す
るため、不純物分布は高温極短時間熱処理による拡散に
対応する。得られる不純物分布は高濃度領域の分布と低
濃度領域の分布を独立には制御できない。上記公知例等
に基づけば注入不純物の活性化をＴＥＤ等の影響を極力
無くして、イオン注入直後の分布形状をほぼ維持したま
ま接合の活性化を実現できる。しかしながらイオン注入
直後の不純物分布によるソース・ドレイン接合では、例
えばゲート長５０ｎｍ以下の超微細ＭＯＳの高性能化に
は最早十分でなく、接合深さを、例えば３０ｎｍ以下
で、かつ、シート抵抗が数百Ω／□以下を実現する高濃
度矩形不純物分布が今後は必須となる。すなわち、イオ
ン注入直後の不純物分布よりも更に急峻な分布が要求さ
れる。
【０００４】
【発明が解決しようとする課題】ところで、高濃度矩形
不純物分布を実現し得る手法として接合内部の一定深さ
領域のみをレーザー光照射により選択的に溶融、液相化
させてから急速に固相化させる手法が原理的には考えら
れる。極短波長レーザー光はＳｉ基板内の数１０ｎｍ以
内で減衰し、特に非晶質層においては単結晶領域に比べ
て吸収係数が大きいため、レーザー光エネルギー及びパ
ルス幅の適当な設定によって、基板を加熱することなく
非晶質層のみを選択的に溶融、液相化させることができ
る。これにより単結晶基板内部を加熱することなくイオ
ン注入非晶質層のみを選択的に活性化することもでき
る。液相内における不純物の拡散速度は固相内の場合に
比べて８桁以上も大きいことが知られており、液相化さ
れた領域での不純物分布は深さ方向にほぼ一様で矩形分
布が実現される。不純物の溶融限界も液化温度で規定さ
れるため、上記矩形分布内のキャリア濃度はほぼ不純物
濃度と同程度にすることができる。その結果、得られる
抵抗値は上記短時間高温熱処理法に基づく浅接合に比べ
て、例えばＰ+Ｎ接合では接合深さが２０ｎｍと更に浅
接合化してもシート抵抗を３００Ω／□と短時間高温熱
処理法に比べて１／５以下に低減することもできる。溶
融化が行なわれなかった低濃度領域での不純物分布はレ
ーザー光照射前と殆ど変わらない。
不純物分布を実現し得る手法として接合内部の一定深さ
領域のみをレーザー光照射により選択的に溶融、液相化
させてから急速に固相化させる手法が原理的には考えら
れる。極短波長レーザー光はＳｉ基板内の数１０ｎｍ以
内で減衰し、特に非晶質層においては単結晶領域に比べ
て吸収係数が大きいため、レーザー光エネルギー及びパ
ルス幅の適当な設定によって、基板を加熱することなく
非晶質層のみを選択的に溶融、液相化させることができ
る。これにより単結晶基板内部を加熱することなくイオ
ン注入非晶質層のみを選択的に活性化することもでき
る。液相内における不純物の拡散速度は固相内の場合に
比べて８桁以上も大きいことが知られており、液相化さ
れた領域での不純物分布は深さ方向にほぼ一様で矩形分
布が実現される。不純物の溶融限界も液化温度で規定さ
れるため、上記矩形分布内のキャリア濃度はほぼ不純物
濃度と同程度にすることができる。その結果、得られる
抵抗値は上記短時間高温熱処理法に基づく浅接合に比べ
て、例えばＰ+Ｎ接合では接合深さが２０ｎｍと更に浅
接合化してもシート抵抗を３００Ω／□と短時間高温熱
処理法に比べて１／５以下に低減することもできる。溶
融化が行なわれなかった低濃度領域での不純物分布はレ
ーザー光照射前と殆ど変わらない。
【０００５】しかしながら、上記レーザー光照射による
選択的な溶融、液相化技術においては、以下の課題があ
ることを本発明者は見出した。
選択的な溶融、液相化技術においては、以下の課題があ
ることを本発明者は見出した。
【０００６】すなわち、被溶融化領域がゲート絶縁膜を
介してゲート電極と隣接している構造では、不純物注入
領域をレーザー光照射により溶融化することにより、隣
接するゲート絶縁膜の破損または変質が発生する問題が
ある。ゲート絶縁膜の変質によりゲート電極を介した漏
洩電流が増加し、極端な場合はゲート電極とチャネル間
が短絡される不良も観測され、良品歩留まりが極端に低
下する。良品歩留まりの低下はレーザー光照射条件の厳
密な制御により、ある程度改善することが可能である
が、レーザー出力の変動および装置の経時劣化等により
照射条件の許容範囲が極めて狭くなり実用化とは程遠
い。
介してゲート電極と隣接している構造では、不純物注入
領域をレーザー光照射により溶融化することにより、隣
接するゲート絶縁膜の破損または変質が発生する問題が
ある。ゲート絶縁膜の変質によりゲート電極を介した漏
洩電流が増加し、極端な場合はゲート電極とチャネル間
が短絡される不良も観測され、良品歩留まりが極端に低
下する。良品歩留まりの低下はレーザー光照射条件の厳
密な制御により、ある程度改善することが可能である
が、レーザー出力の変動および装置の経時劣化等により
照射条件の許容範囲が極めて狭くなり実用化とは程遠
い。
【０００７】本発明の目的は、電界効果トランジスタを
有する半導体装置の信頼性を向上させることのできる技
術を提供することにある。
有する半導体装置の信頼性を向上させることのできる技
術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明は、電界効果トランジス
タのソースおよびドレイン領域において、その電界効果
トランジスタのゲート電極から離れた領域を非晶質化さ
せた後、その非晶質化させた領域をレーザー光照射によ
り選択的に溶融、液相化させ、さらに再結晶化させる工
程を有するものである。
タのソースおよびドレイン領域において、その電界効果
トランジスタのゲート電極から離れた領域を非晶質化さ
せた後、その非晶質化させた領域をレーザー光照射によ
り選択的に溶融、液相化させ、さらに再結晶化させる工
程を有するものである。
【００１１】また、本発明は、ソースおよびドレイン用
の拡散層の形成において、高濃度不純物イオン注入また
は非晶質化イオン注入との併用による所望領域の選択的
非晶質化と、非晶質化領域の選択的、かつ、瞬間的な溶
融液相化と、更には液相からの再固相化による結晶回復
を用いる工程を有するものである。
の拡散層の形成において、高濃度不純物イオン注入また
は非晶質化イオン注入との併用による所望領域の選択的
非晶質化と、非晶質化領域の選択的、かつ、瞬間的な溶
融液相化と、更には液相からの再固相化による結晶回復
を用いる工程を有するものである。
【００１２】
【発明の実施の形態】以下の実施の形態においては便宜
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。
【００１３】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００１４】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００１５】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００１６】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００１７】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。なお、ＭＯＳ・ＦＥＴは、そのゲート絶縁膜がシリ
コン酸化（ＳｉＯ2等）膜からなる構造のトランジスタ
であり、ＭＩＳの下位概念に含まれるものとする。
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。なお、ＭＯＳ・ＦＥＴは、そのゲート絶縁膜がシリ
コン酸化（ＳｉＯ2等）膜からなる構造のトランジスタ
であり、ＭＩＳの下位概念に含まれるものとする。
【００１８】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
て詳細に説明する。
【００１９】（実施の形態１）現在のＭＩＳを有する半
導体装置の製造技術において広く用いられているイオン
注入とその後の短時間高温熱処理工程に基づくソースお
よびドレイン用の浅接合形成技術では、ＭＩＳの微細化
のためのスケーリング則で求められる浅接合化を推し進
める上で限界に達しつつある。本実施の形態は、その現
状を根本的に打破し、極浅接合にも拘らず、低抵抗の拡
散層を実現することにある。より具体的にはイオン注入
領域の熱拡散による接合深さの増大を招くことなく、極
浅で、かつ、横方向にも矩形不純物分布のソースおよび
ドレイン用の拡散層を実現することにある。上記矩形不
純物分布により不純物の固溶限界を上昇させ、活性化率
を大幅に増加させる。低抵抗の矩形高濃度不純物拡散層
を浅接合で実現させ、ソース・ドレイン直列抵抗の低下
とパンチスルー抑制を同時に解決することも本実施の形
態の１つの課題である。以下、具体的に本実施の形態１
の半導体装置の製造方法を図１〜図８により説明する。
導体装置の製造技術において広く用いられているイオン
注入とその後の短時間高温熱処理工程に基づくソースお
よびドレイン用の浅接合形成技術では、ＭＩＳの微細化
のためのスケーリング則で求められる浅接合化を推し進
める上で限界に達しつつある。本実施の形態は、その現
状を根本的に打破し、極浅接合にも拘らず、低抵抗の拡
散層を実現することにある。より具体的にはイオン注入
領域の熱拡散による接合深さの増大を招くことなく、極
浅で、かつ、横方向にも矩形不純物分布のソースおよび
ドレイン用の拡散層を実現することにある。上記矩形不
純物分布により不純物の固溶限界を上昇させ、活性化率
を大幅に増加させる。低抵抗の矩形高濃度不純物拡散層
を浅接合で実現させ、ソース・ドレイン直列抵抗の低下
とパンチスルー抑制を同時に解決することも本実施の形
態の１つの課題である。以下、具体的に本実施の形態１
の半導体装置の製造方法を図１〜図８により説明する。
【００２０】図１〜図８は、本実施の形態１の半導体装
置の製造工程中における要部断面図を示している。ま
ず、図１に示すように、例えば面方位（１００）、ｎ導
電型、直径２０ｃｍ程度の単結晶シリコン（Ｓｉ）より
なる半導体基板（以下、単に基板という）１に活性領域
を画定する素子間分離絶縁領域（以下、単に分離領域と
いう）２の形成、基板濃度調整用のｎ導電型イオンの注
入と引き延ばし熱処理および閾電圧調整用イオン注入と
活性化熱処理を従来公知の手法により施す。しかる後、
基板１に対して熱酸化処理を施すことにより、例えば厚
さ１．８ｎｍ程度の熱酸化膜を形成した後、その表面を
酸化窒素（ＮＯ）ガスにより窒化することにより、例え
ば厚さ０．２ｎｍの窒化膜を積層形成し、ゲート絶縁膜
３とした。上記窒化膜はシリコン熱酸化膜よりも比誘電
率が大きく、シリコン熱酸化膜と電気的等価な光学的膜
厚は約２倍厚に対応する。
置の製造工程中における要部断面図を示している。ま
ず、図１に示すように、例えば面方位（１００）、ｎ導
電型、直径２０ｃｍ程度の単結晶シリコン（Ｓｉ）より
なる半導体基板（以下、単に基板という）１に活性領域
を画定する素子間分離絶縁領域（以下、単に分離領域と
いう）２の形成、基板濃度調整用のｎ導電型イオンの注
入と引き延ばし熱処理および閾電圧調整用イオン注入と
活性化熱処理を従来公知の手法により施す。しかる後、
基板１に対して熱酸化処理を施すことにより、例えば厚
さ１．８ｎｍ程度の熱酸化膜を形成した後、その表面を
酸化窒素（ＮＯ）ガスにより窒化することにより、例え
ば厚さ０．２ｎｍの窒化膜を積層形成し、ゲート絶縁膜
３とした。上記窒化膜はシリコン熱酸化膜よりも比誘電
率が大きく、シリコン熱酸化膜と電気的等価な光学的膜
厚は約２倍厚に対応する。
【００２１】続いて、ゲート絶縁膜３上に、例えばホウ
素（Ｂ）が高濃度に添加された多結晶シリコン膜４を化
学気相堆積法により１００ｎｍ程度の膜厚で堆積し、続
いて、例えば厚さ２ｎｍ程度のシリコン酸化膜５、例え
ば厚さ１５ｎｍ程度のアルミニウム等からなる導体膜
（第１の膜）６、例えば厚さ４５ｎｍ程度のシリコン酸
化膜（第１の膜）７を下方から順次に積層した。上記シ
リコン酸化膜５は、多結晶シリコン膜４と導体膜６との
反応を防止する機能を有している。また、導体膜６およ
びシリコン酸化膜７は、後述のレーザー光照射処理にお
いてレーザー光の反射率を増加させる機能を有してい
る。また、シリコン酸化膜７は、後述のレーザー光照射
処理に際して下層の導体膜６を保護する機能も有してい
る。しかる後、上記積層膜を電子線リソグラフ法等を用
いてパターニングし、例えばゲート長が６０ｎｍ程度の
上記多結晶シリコン膜４からなるゲート電極を形成す
る。
素（Ｂ）が高濃度に添加された多結晶シリコン膜４を化
学気相堆積法により１００ｎｍ程度の膜厚で堆積し、続
いて、例えば厚さ２ｎｍ程度のシリコン酸化膜５、例え
ば厚さ１５ｎｍ程度のアルミニウム等からなる導体膜
（第１の膜）６、例えば厚さ４５ｎｍ程度のシリコン酸
化膜（第１の膜）７を下方から順次に積層した。上記シ
リコン酸化膜５は、多結晶シリコン膜４と導体膜６との
反応を防止する機能を有している。また、導体膜６およ
びシリコン酸化膜７は、後述のレーザー光照射処理にお
いてレーザー光の反射率を増加させる機能を有してい
る。また、シリコン酸化膜７は、後述のレーザー光照射
処理に際して下層の導体膜６を保護する機能も有してい
る。しかる後、上記積層膜を電子線リソグラフ法等を用
いてパターニングし、例えばゲート長が６０ｎｍ程度の
上記多結晶シリコン膜４からなるゲート電極を形成す
る。
【００２２】次に、例えば厚さ８ｎｍ程度のシリコン酸
化膜を全面に堆積してから、そのシリコン酸化膜がゲー
ト電極用の多結晶シリコン膜４の側壁部に選択的に残さ
れるように異方性のドライエッチング処理を施し、第１
ゲート側壁絶縁膜（側壁絶縁膜、第１側壁絶縁膜）８を
形成する。この状態より、例えば加速エネルギー２ｋｅ
Ｖ、注入量５×１０15／ｃｍ2程度の条件で二フッ化ホ
ウ素（ＢＦ2）イオンを注入した。上記イオン注入によ
り、図２に示すように、基板１の主面（デバイス形成
面）においてゲート電極用の多結晶シリコン４膜の両側
に、ソースおよびドレイン用の低不純物濃度のｐ型の拡
散層（拡散層または第１拡散層）９ａ，９ａを形成す
る。ここで拡散層９ａの最大不純物濃度は、例えば約１
×１０20／ｃｍ 3程度未満である。このソースおよびド
レイン用のｐ型の拡散層９ａ，９ａの領域内には、例え
ば基板１の主面から約１０ｎｍの深さにまで非晶質層
（Amorphous；非晶質層または第１非晶質層）１０ａが
形成されている。上記イオン注入処理と同一条件でイオ
ン注入して作成した別途試料の二次イオン質量分析結果
によれば、上記非晶質層１０ａを形成する最低不純物濃
度は、例えば約１×１０20／ｃｍ3程度である。また、
透過型電子顕微鏡による試料の断面観察によれば、図２
およびその要部拡大断図の図３に示すように、ソースお
よびドレイン用のｐ型の拡散層９ａのゲート電極側のｐ
ｎ接合部は、ゲート電極形成用の多結晶シリコン膜４の
端部直下まで延び、その多結晶シリコン膜４の一部に長
さｄ１だけ重なっているのに対して、非晶質層１０ａの
ゲート電極側端部は、例えば第１ゲート側壁絶縁膜８端
部からゲート電極に近づく方向（図２および図３の横方
向）に向かって最大約２ｎｍ程度に拡がっていたが、ゲ
ート電極形成用の多結晶シリコン４の端部直下には達し
ていなかった。すなわち、非晶質層１０ａのゲート電極
側端部は、ゲート電極形成用の多結晶シリコン膜４の端
部から長さｄ２だけ離れている。
化膜を全面に堆積してから、そのシリコン酸化膜がゲー
ト電極用の多結晶シリコン膜４の側壁部に選択的に残さ
れるように異方性のドライエッチング処理を施し、第１
ゲート側壁絶縁膜（側壁絶縁膜、第１側壁絶縁膜）８を
形成する。この状態より、例えば加速エネルギー２ｋｅ
Ｖ、注入量５×１０15／ｃｍ2程度の条件で二フッ化ホ
ウ素（ＢＦ2）イオンを注入した。上記イオン注入によ
り、図２に示すように、基板１の主面（デバイス形成
面）においてゲート電極用の多結晶シリコン４膜の両側
に、ソースおよびドレイン用の低不純物濃度のｐ型の拡
散層（拡散層または第１拡散層）９ａ，９ａを形成す
る。ここで拡散層９ａの最大不純物濃度は、例えば約１
×１０20／ｃｍ 3程度未満である。このソースおよびド
レイン用のｐ型の拡散層９ａ，９ａの領域内には、例え
ば基板１の主面から約１０ｎｍの深さにまで非晶質層
（Amorphous；非晶質層または第１非晶質層）１０ａが
形成されている。上記イオン注入処理と同一条件でイオ
ン注入して作成した別途試料の二次イオン質量分析結果
によれば、上記非晶質層１０ａを形成する最低不純物濃
度は、例えば約１×１０20／ｃｍ3程度である。また、
透過型電子顕微鏡による試料の断面観察によれば、図２
およびその要部拡大断図の図３に示すように、ソースお
よびドレイン用のｐ型の拡散層９ａのゲート電極側のｐ
ｎ接合部は、ゲート電極形成用の多結晶シリコン膜４の
端部直下まで延び、その多結晶シリコン膜４の一部に長
さｄ１だけ重なっているのに対して、非晶質層１０ａの
ゲート電極側端部は、例えば第１ゲート側壁絶縁膜８端
部からゲート電極に近づく方向（図２および図３の横方
向）に向かって最大約２ｎｍ程度に拡がっていたが、ゲ
ート電極形成用の多結晶シリコン４の端部直下には達し
ていなかった。すなわち、非晶質層１０ａのゲート電極
側端部は、ゲート電極形成用の多結晶シリコン膜４の端
部から長さｄ２だけ離れている。
【００２３】このように本実施の形態１においては、イ
オン注入により形成される非晶質層１０ａがゲート絶縁
膜３を介してゲート電極と接する構造とはされていな
い。ＭＩＳの大電流化とパンチスルー耐性向上の両立を
図るべく、再結晶化される非晶質層と低不純物濃度の拡
散層との横方向におけるゲート電極端との位置関係が調
整し得る構造とされている。ソースおよびドレイン用の
拡散層の低濃度領域の横方向拡がりはパンチスルーを生
じさせるべく作用するため、ソースおよびドレイン用の
拡散層の低濃度領域の横方向拡がりの最適化も重要であ
る。すなわち、微細ＭＩＳにおける短チャネル効果を抑
制し、閾電圧値の変動幅がゲート長の変化に対して小さ
く、かつ、低電源電圧でも大電流出力を可能にする高性
能微細ＭＩＳを提供し得る構造とされている。具体的に
は、ソースおよびドレイン用の拡散層９ａを形成する場
合において、ゲート電極をイオン注入マスクとする代わ
りにゲート電極の側壁に第１ゲート側壁絶縁膜８を選択
的に形成し、上記ゲート電極および第１ゲート側壁絶縁
膜８をイオン注入阻止マスクとして、上記ソースおよび
ドレイン用の拡散層９ａを形成するためのイオン注入を
施す。
オン注入により形成される非晶質層１０ａがゲート絶縁
膜３を介してゲート電極と接する構造とはされていな
い。ＭＩＳの大電流化とパンチスルー耐性向上の両立を
図るべく、再結晶化される非晶質層と低不純物濃度の拡
散層との横方向におけるゲート電極端との位置関係が調
整し得る構造とされている。ソースおよびドレイン用の
拡散層の低濃度領域の横方向拡がりはパンチスルーを生
じさせるべく作用するため、ソースおよびドレイン用の
拡散層の低濃度領域の横方向拡がりの最適化も重要であ
る。すなわち、微細ＭＩＳにおける短チャネル効果を抑
制し、閾電圧値の変動幅がゲート長の変化に対して小さ
く、かつ、低電源電圧でも大電流出力を可能にする高性
能微細ＭＩＳを提供し得る構造とされている。具体的に
は、ソースおよびドレイン用の拡散層９ａを形成する場
合において、ゲート電極をイオン注入マスクとする代わ
りにゲート電極の側壁に第１ゲート側壁絶縁膜８を選択
的に形成し、上記ゲート電極および第１ゲート側壁絶縁
膜８をイオン注入阻止マスクとして、上記ソースおよび
ドレイン用の拡散層９ａを形成するためのイオン注入を
施す。
【００２４】更に、上記第１ゲート側壁絶縁膜８の膜厚
は、イオン注入による非晶質層１０ａのゲート電極側端
部位置が第１ゲート側壁絶縁膜８の直下まででそれ以上
ゲート電極側に延びないような条件とし、かつ、上記ソ
ースおよびドレイン用の拡散層９ａはゲート電極の直下
まで広がった分布とする。上記拡散層９ａも接合深さは
パンチスルー特性改善のため、可能な限り浅接合とす
る。透過型電子顕微鏡による断面観察からイオン注入に
よる非晶質層１０ａは、深さ方向に対するマスク領域
（ゲート電極側）横方向拡がり比は２割以下、約１５％
程度であることが判明した。例えばＢＦ2イオン注入に
よるｐ+ｎ接合形成条件、例えば加速エネルギー３ｋｅ
Ｖ、注入量１×１０15／ｃｍ2においては、基板１の不
純物濃度が１×１０18／ｃｍ3における接合深さ３０ｎ
ｍを実現する場合、８ｎｍ程度の非晶質層１０ａが深さ
方向に形成され、イオン注入マスク下部への横方向へは
多く見積もっても２ｎｍ程度以下しか半導体表面領域が
非晶質化されない。従って、上記第１ゲート側壁絶縁膜
８として３ｎｍ程度以上の膜厚があれば、後述のレーザ
ー光照射により溶融化されるソースおよびドレイン用の
拡散層の非晶質層１０ａは、ゲート電極から隔離され、
溶融の影響による不具合を解消できる。このように第１
ゲート側壁絶縁膜８の膜厚は、上記溶融の影響が生じな
い条件の基に設定する一方で、ゲート電位で制御されな
い直列抵抗成分（ソースおよびドレイン間の直列抵抗成
分）を極限まで低下してＭＩＳの大電流化を図るべく、
上記溶融化領域が可能な限りゲート電極端に接近させる
ように設定する。
は、イオン注入による非晶質層１０ａのゲート電極側端
部位置が第１ゲート側壁絶縁膜８の直下まででそれ以上
ゲート電極側に延びないような条件とし、かつ、上記ソ
ースおよびドレイン用の拡散層９ａはゲート電極の直下
まで広がった分布とする。上記拡散層９ａも接合深さは
パンチスルー特性改善のため、可能な限り浅接合とす
る。透過型電子顕微鏡による断面観察からイオン注入に
よる非晶質層１０ａは、深さ方向に対するマスク領域
（ゲート電極側）横方向拡がり比は２割以下、約１５％
程度であることが判明した。例えばＢＦ2イオン注入に
よるｐ+ｎ接合形成条件、例えば加速エネルギー３ｋｅ
Ｖ、注入量１×１０15／ｃｍ2においては、基板１の不
純物濃度が１×１０18／ｃｍ3における接合深さ３０ｎ
ｍを実現する場合、８ｎｍ程度の非晶質層１０ａが深さ
方向に形成され、イオン注入マスク下部への横方向へは
多く見積もっても２ｎｍ程度以下しか半導体表面領域が
非晶質化されない。従って、上記第１ゲート側壁絶縁膜
８として３ｎｍ程度以上の膜厚があれば、後述のレーザ
ー光照射により溶融化されるソースおよびドレイン用の
拡散層の非晶質層１０ａは、ゲート電極から隔離され、
溶融の影響による不具合を解消できる。このように第１
ゲート側壁絶縁膜８の膜厚は、上記溶融の影響が生じな
い条件の基に設定する一方で、ゲート電位で制御されな
い直列抵抗成分（ソースおよびドレイン間の直列抵抗成
分）を極限まで低下してＭＩＳの大電流化を図るべく、
上記溶融化領域が可能な限りゲート電極端に接近させる
ように設定する。
【００２５】次いで、図４に示すように、基板１の主面
上に、例えばプラズマ補助堆積法により４００℃程度の
低温で、例えば４５ｎｍ厚のシリコン酸化膜１１を全面
に堆積する。続いて、例えばＸｅＣｌガスレーザー装置
により波長３０８ｎｍ、パルス半値幅３０ｎ秒、エネル
ギー密度０．７５Ｊ／ｃｍ2の条件でレーザー光Ｌを基
板１の主面に照射した。このレーザー光Ｌの照射により
非晶質層１０ａは瞬間的に溶融した後、再結晶化されて
拡散層９ａに対して相対的に高濃度の不純物を含む断面
矩形分布状のｐ型の拡散層（第１領域）１２ａとされ
た。液相シリコン領域における不純物の拡散速度は固相
中に比べて８桁以上速いことが知られている。また、溶
融液相化の時間が数十ｎｓ程度と極短時間の場合は溶融
領域直下の基板領域の昇温は放熱との釣合いで不純物拡
散の観点では無視できる状態を形成し得る。従って、液
相からの再固相化領域の不純物は深さ方向にほぼ平坦な
矩形濃度分布となり、溶融領域直下では熱処理前とほぼ
同等の不純物分布が維持される。本実施の形態１におい
て溶融過程で不純物のホウ素（Ｂ）は溶融領域で５×１
０20／ｃｍ3程度の均一濃度になるごとく再分布し、そ
の厚さは、例えば約１５ｎｍであった。シート抵抗は、
例えば約３５０W／ｃｍであった。上記高不純物均一濃
度領域の下部でのソースおよびドレイン用のｐ型の拡散
層９ａ，９ａの不純物分布は、上記レーザー光照射工程
後においても殆ど変化がみられず、むしろ表面側に移動
したごとき分布を示し、深さ方向に対して高濃度矩形分
布のソースおよびドレイン用のｐ型の拡散層９ａ，９ａ
が得られた。拡散層１２ａの溶融の横方向広がり、また
は不純物分布は直接観察することはできなかった。しか
し、溶融境界領域に発生するバブル状欠陥の分布状況か
ら拡散層１２ａの横方向広がりは、第１ゲート側壁絶縁
膜８の底部において端部からゲート電極側に向かってお
よそ４ｎｍに及んだが、ゲート電極５下部には達してい
ないことが推測された。
上に、例えばプラズマ補助堆積法により４００℃程度の
低温で、例えば４５ｎｍ厚のシリコン酸化膜１１を全面
に堆積する。続いて、例えばＸｅＣｌガスレーザー装置
により波長３０８ｎｍ、パルス半値幅３０ｎ秒、エネル
ギー密度０．７５Ｊ／ｃｍ2の条件でレーザー光Ｌを基
板１の主面に照射した。このレーザー光Ｌの照射により
非晶質層１０ａは瞬間的に溶融した後、再結晶化されて
拡散層９ａに対して相対的に高濃度の不純物を含む断面
矩形分布状のｐ型の拡散層（第１領域）１２ａとされ
た。液相シリコン領域における不純物の拡散速度は固相
中に比べて８桁以上速いことが知られている。また、溶
融液相化の時間が数十ｎｓ程度と極短時間の場合は溶融
領域直下の基板領域の昇温は放熱との釣合いで不純物拡
散の観点では無視できる状態を形成し得る。従って、液
相からの再固相化領域の不純物は深さ方向にほぼ平坦な
矩形濃度分布となり、溶融領域直下では熱処理前とほぼ
同等の不純物分布が維持される。本実施の形態１におい
て溶融過程で不純物のホウ素（Ｂ）は溶融領域で５×１
０20／ｃｍ3程度の均一濃度になるごとく再分布し、そ
の厚さは、例えば約１５ｎｍであった。シート抵抗は、
例えば約３５０W／ｃｍであった。上記高不純物均一濃
度領域の下部でのソースおよびドレイン用のｐ型の拡散
層９ａ，９ａの不純物分布は、上記レーザー光照射工程
後においても殆ど変化がみられず、むしろ表面側に移動
したごとき分布を示し、深さ方向に対して高濃度矩形分
布のソースおよびドレイン用のｐ型の拡散層９ａ，９ａ
が得られた。拡散層１２ａの溶融の横方向広がり、また
は不純物分布は直接観察することはできなかった。しか
し、溶融境界領域に発生するバブル状欠陥の分布状況か
ら拡散層１２ａの横方向広がりは、第１ゲート側壁絶縁
膜８の底部において端部からゲート電極側に向かってお
よそ４ｎｍに及んだが、ゲート電極５下部には達してい
ないことが推測された。
【００２６】上記非晶質層１０ａのみを選択的に、か
つ、瞬間的に溶融する手法として、本実施の形態１にお
いては、例えばＸｅＣｌまたはＫｒＦ等のような気体励
起パルスレーザー光によるレーザー光照射を用いる。前
者の波長は３０８ｎｍ、後者は２４８ｎｍである。パル
スの半値幅として溶融層直下および周辺での発熱を極力
防止するために数十ｎｓ程度が得られる装置が望まし
い。上記非晶質層１０ａのみを選択的に、かつ、瞬間的
に溶融する手法として、アークランプのごとき連続波長
の光を照射する代わりに単一波長のレーザー光を用いる
理由は、基板表面の所望個所ごとに膜厚を制御被覆させ
ることにより照射光に対する反射率および吸収率を制御
し、溶融化領域と加熱防止領域の選択制御を可能とする
ためである。
つ、瞬間的に溶融する手法として、本実施の形態１にお
いては、例えばＸｅＣｌまたはＫｒＦ等のような気体励
起パルスレーザー光によるレーザー光照射を用いる。前
者の波長は３０８ｎｍ、後者は２４８ｎｍである。パル
スの半値幅として溶融層直下および周辺での発熱を極力
防止するために数十ｎｓ程度が得られる装置が望まし
い。上記非晶質層１０ａのみを選択的に、かつ、瞬間的
に溶融する手法として、アークランプのごとき連続波長
の光を照射する代わりに単一波長のレーザー光を用いる
理由は、基板表面の所望個所ごとに膜厚を制御被覆させ
ることにより照射光に対する反射率および吸収率を制御
し、溶融化領域と加熱防止領域の選択制御を可能とする
ためである。
【００２７】上記レーザー光照射による溶融が所望領域
だけに限定され、隣接領域での温度上昇が許容温度以下
に限定できれば低抵抗で、かつ、浅接合のソースおよび
ドレインを形成する上でレーザー光照射法は理想的手法
となる。なお、本実施の形態１においては、低温熱処理
で非晶質領域を再結晶化させてからのレーザー光照射熱
処理、非溶融化熱処理は用いない。
だけに限定され、隣接領域での温度上昇が許容温度以下
に限定できれば低抵抗で、かつ、浅接合のソースおよび
ドレインを形成する上でレーザー光照射法は理想的手法
となる。なお、本実施の形態１においては、低温熱処理
で非晶質領域を再結晶化させてからのレーザー光照射熱
処理、非溶融化熱処理は用いない。
【００２８】このレーザー光照射は、通常、例えば４ｍ
ｍ□程度または０．４ｍｍ×２００ｍｍ等と最大照射面
積が装置ごとに限定され、基板１の主面全体またはチッ
プ単位ごとの照射を現状装置で施すことはできない。従
って、照射領域端における照射の重ね合わせの影響を最
小限に抑える手法を確立することが必須である。そこ
で、レーザー光照射は１ショットのみであるが、照射面
積が３×３ｍｍ2であるため全面照射においては、最大
エネルギー密度の９５％以下の領域が互いに重畳するご
とく実施した。
ｍ□程度または０．４ｍｍ×２００ｍｍ等と最大照射面
積が装置ごとに限定され、基板１の主面全体またはチッ
プ単位ごとの照射を現状装置で施すことはできない。従
って、照射領域端における照射の重ね合わせの影響を最
小限に抑える手法を確立することが必須である。そこ
で、レーザー光照射は１ショットのみであるが、照射面
積が３×３ｍｍ2であるため全面照射においては、最大
エネルギー密度の９５％以下の領域が互いに重畳するご
とく実施した。
【００２９】また、このレーザー光Ｌをソースおよびド
レイン用の拡散層だけに照射させることは困難であり、
ゲート電極部分への照射も避けることができない。ゲー
ト電極は、厚い熱酸化膜により基板１から隔離された上
記分離領域上にも形成されているが、その分離領域への
レーザー光照射による発生熱は、分離領域の厚い酸化膜
の熱拡散抵抗が単結晶シリコンに比べて２桁程度大きい
ことから、上記分離領域の厚い熱酸化膜に邪魔されて基
板１を介して容易に放出開放され難い。従って、このレ
ーザーエネルギーとパルス幅の条件は、ゲート電極への
熱蓄積によりゲート電極およびゲート絶縁膜３が変形お
よび劣化、更には消滅するごとき不良が発生しない条件
で、かつ、ソースおよびドレイン用の非晶質層１０ａの
みを液相化、活性化する条件で実施する。
レイン用の拡散層だけに照射させることは困難であり、
ゲート電極部分への照射も避けることができない。ゲー
ト電極は、厚い熱酸化膜により基板１から隔離された上
記分離領域上にも形成されているが、その分離領域への
レーザー光照射による発生熱は、分離領域の厚い酸化膜
の熱拡散抵抗が単結晶シリコンに比べて２桁程度大きい
ことから、上記分離領域の厚い熱酸化膜に邪魔されて基
板１を介して容易に放出開放され難い。従って、このレ
ーザーエネルギーとパルス幅の条件は、ゲート電極への
熱蓄積によりゲート電極およびゲート絶縁膜３が変形お
よび劣化、更には消滅するごとき不良が発生しない条件
で、かつ、ソースおよびドレイン用の非晶質層１０ａの
みを液相化、活性化する条件で実施する。
【００３０】また、本実施の形態１においては、このゲ
ート電極やゲート絶縁膜３をレーザー光照射処理による
昇温から保護するため、ゲート電極のパターン形成にお
いて、多結晶シリコン膜４による電極材料膜、薄い絶縁
膜５、アルミニウム等からなる導体膜６、薄いシリコン
酸化膜７の多層重ね膜をパターン加工する。最上層のシ
リコン酸化膜７は、所望により省略しても良い。導体膜
６の材料として、アルミニウム膜を用いる理由は、レー
ザー光Ｌの照射処理に際して、例えば３０８ｎｍまたは
２４８ｎｍの短波長レーザー光を用いるが、アルミニウ
ムは、その短波長レーザー光に対して最も反射率が大き
な材料だからである。上記波長のレーザー光に対して、
例えば１５ｎｍ程度のアルミニウムからなる導体膜６が
あれば、レーザー光照射による相対光強度を１０％程度
に減衰でき、下地材料の光学定数は影響されなくなる。
ート電極やゲート絶縁膜３をレーザー光照射処理による
昇温から保護するため、ゲート電極のパターン形成にお
いて、多結晶シリコン膜４による電極材料膜、薄い絶縁
膜５、アルミニウム等からなる導体膜６、薄いシリコン
酸化膜７の多層重ね膜をパターン加工する。最上層のシ
リコン酸化膜７は、所望により省略しても良い。導体膜
６の材料として、アルミニウム膜を用いる理由は、レー
ザー光Ｌの照射処理に際して、例えば３０８ｎｍまたは
２４８ｎｍの短波長レーザー光を用いるが、アルミニウ
ムは、その短波長レーザー光に対して最も反射率が大き
な材料だからである。上記波長のレーザー光に対して、
例えば１５ｎｍ程度のアルミニウムからなる導体膜６が
あれば、レーザー光照射による相対光強度を１０％程度
に減衰でき、下地材料の光学定数は影響されなくなる。
【００３１】また、本実施の形態１においては、最上層
のシリコン酸化膜７の膜厚を４５ｎｍ程度とし、上記多
層重ね膜構造のゲート電極を注入阻止マスクとするイオ
ン注入の後、全面に４５ｎｍ程度のシリコン酸化膜１１
を更に堆積する。このシリコン酸化膜１１は、レーザー
光Ｌに対する保護膜として機能する他に、レーザー光Ｌ
の増反射領域および反射防止領域を選択的に形成する機
能をも有している。例えば上記のようにシリコン酸化膜
１１を堆積した状態では、例えば上記３０８ｎｍ波長の
レーザー光Ｌの照射に対し、基板１上では３０％、上記
アルミニウム等からなる導体膜６およびシリコン酸化膜
７を含む多層重ね膜構造のゲート電極上では９１％の反
射率が得られる。すなわち、ゲート電極上では増反射、
非晶質層１０ａ部分では反射防止効果が得られる。この
シリコン酸化膜１１が堆積されない状態における非晶質
層１０ａでの反射率は６０％の反射率である。上記導体
膜６およびシリコン酸化膜７，１１を堆積する手法に基
づく選択的な増反射膜および反射防止膜構造の導入によ
り、ゲート電極の劣化を招くことなく非晶質層１０ａを
選択的に溶融化および活性化することができる。これに
より、低抵抗で、かつ、浅接合のソースおよびドレイン
用の拡散層９ａの形成と高信頼度のゲート絶縁膜および
ゲート電極を有するＭＩＳを実現することができる。
のシリコン酸化膜７の膜厚を４５ｎｍ程度とし、上記多
層重ね膜構造のゲート電極を注入阻止マスクとするイオ
ン注入の後、全面に４５ｎｍ程度のシリコン酸化膜１１
を更に堆積する。このシリコン酸化膜１１は、レーザー
光Ｌに対する保護膜として機能する他に、レーザー光Ｌ
の増反射領域および反射防止領域を選択的に形成する機
能をも有している。例えば上記のようにシリコン酸化膜
１１を堆積した状態では、例えば上記３０８ｎｍ波長の
レーザー光Ｌの照射に対し、基板１上では３０％、上記
アルミニウム等からなる導体膜６およびシリコン酸化膜
７を含む多層重ね膜構造のゲート電極上では９１％の反
射率が得られる。すなわち、ゲート電極上では増反射、
非晶質層１０ａ部分では反射防止効果が得られる。この
シリコン酸化膜１１が堆積されない状態における非晶質
層１０ａでの反射率は６０％の反射率である。上記導体
膜６およびシリコン酸化膜７，１１を堆積する手法に基
づく選択的な増反射膜および反射防止膜構造の導入によ
り、ゲート電極の劣化を招くことなく非晶質層１０ａを
選択的に溶融化および活性化することができる。これに
より、低抵抗で、かつ、浅接合のソースおよびドレイン
用の拡散層９ａの形成と高信頼度のゲート絶縁膜および
ゲート電極を有するＭＩＳを実現することができる。
【００３２】次いで、上記レーザー光照射工程の後、基
板１の主面上全面に堆積してあったシリコン酸化膜１１
を選択除去し、更にその下層のシリコン酸化膜７も選択
的に除去した。続いて、基板１の主面上に、例えば６０
ｎｍ厚のシリコン酸化膜を全面に堆積した後、これを異
方性ドライエッチングによってエッチバックすることに
より、図５に示すように、ゲート電極用の多結晶シリコ
ン膜４および第１ゲート側壁絶縁膜８の側壁に第２ゲー
ト側壁絶縁膜（第２側壁絶縁膜）１３を選択的に形成し
た。この状態より、例えばＢＦ2を注入量３×１０15／
ｃｍ2程度、加速エネルギー１５ｋｅＶ程度の条件でイ
オン注入することにより、図６に示すように、接合深さ
が約６０ｎｍの深いソースおよびドレイン用のｐ型の拡
散層（第２拡散層）９ｂ，９ｂを形成した。しかる後、
ゲート電極４上の導体膜６を選択除去した。続いて、例
えば９５０℃、１秒の短時間高温熱処理を施して、注入
イオンの活性化を施した。
板１の主面上全面に堆積してあったシリコン酸化膜１１
を選択除去し、更にその下層のシリコン酸化膜７も選択
的に除去した。続いて、基板１の主面上に、例えば６０
ｎｍ厚のシリコン酸化膜を全面に堆積した後、これを異
方性ドライエッチングによってエッチバックすることに
より、図５に示すように、ゲート電極用の多結晶シリコ
ン膜４および第１ゲート側壁絶縁膜８の側壁に第２ゲー
ト側壁絶縁膜（第２側壁絶縁膜）１３を選択的に形成し
た。この状態より、例えばＢＦ2を注入量３×１０15／
ｃｍ2程度、加速エネルギー１５ｋｅＶ程度の条件でイ
オン注入することにより、図６に示すように、接合深さ
が約６０ｎｍの深いソースおよびドレイン用のｐ型の拡
散層（第２拡散層）９ｂ，９ｂを形成した。しかる後、
ゲート電極４上の導体膜６を選択除去した。続いて、例
えば９５０℃、１秒の短時間高温熱処理を施して、注入
イオンの活性化を施した。
【００３３】次いで、基板１の主面上前面に、例えばコ
バルト（Ｃｏ）等のよような高融点金属膜をスパッタリ
ング法等により薄く堆積した後、基板１に対して、例え
ば５００℃における短時間アニールによるシリサイド化
処理を施した。続いて、未反応の高融点金属膜を、例え
ば塩酸と過酸化水素水との混合液で除去し、図７に示す
ように、シリコン露出部に選択的にコバルトシリサイド
（ＣｏＳｉｘ）等からなるシリサイド膜１４ａ，１４ｂ
を形成する。この状態より、例えば８００℃における短
時間熱処理によりシリサイド膜１４ａ，１４ｂの低抵抗
化を施した。その後、基板１の主面上前面に、例えば厚
いシリコン酸化膜をＣＶＤ法等によって堆積した後、そ
の表面を機械的化学的研摩（ＣＭＰChemical Mechanica
l Polishing）法により平坦化することにより、図８に
示すように、絶縁膜１５を形成する。
バルト（Ｃｏ）等のよような高融点金属膜をスパッタリ
ング法等により薄く堆積した後、基板１に対して、例え
ば５００℃における短時間アニールによるシリサイド化
処理を施した。続いて、未反応の高融点金属膜を、例え
ば塩酸と過酸化水素水との混合液で除去し、図７に示す
ように、シリコン露出部に選択的にコバルトシリサイド
（ＣｏＳｉｘ）等からなるシリサイド膜１４ａ，１４ｂ
を形成する。この状態より、例えば８００℃における短
時間熱処理によりシリサイド膜１４ａ，１４ｂの低抵抗
化を施した。その後、基板１の主面上前面に、例えば厚
いシリコン酸化膜をＣＶＤ法等によって堆積した後、そ
の表面を機械的化学的研摩（ＣＭＰChemical Mechanica
l Polishing）法により平坦化することにより、図８に
示すように、絶縁膜１５を形成する。
【００３４】次いで、絶縁膜１５の所望領域に平面略円
形状の開口１６をフォトリソグラフィ技術およびドライ
エッチング技術によって形成する。続いて、基板１の主
面上に、例えば窒化チタン（ＴｉＮ）等のような高融点
金属窒化膜をスパッタリング法等により堆積した後、そ
の上に、例えばタングステン等のような高融点金属膜を
ＣＶＤ法またはスパッタリング法等によって堆積し、さ
らにこれらの積層金属膜が開口１６内のみに残るよう
に、その積層金属膜をＣＭＰ法等によって研磨すること
によりプラグ１７を形成する。上記窒化チタン膜は、主
配線金属の拡散障壁材としての機能を有する。タングス
テン膜は、主配線金属である。その後、所望回路構成に
従い、例えばアルミニウム等を主材料とする金属膜の堆
積とそのパターニングによりドレイン電極およびソース
電極を含む配線を形成し、ｐＭＩＳＱｐを有する半導体
装置を製造した。このｐＭＩＳＱｐにおいてゲート電極
直下の基板１の主面領域における不純物濃度分布は、ゲ
ート電極直下では相対的に低不純物濃度にされ、基板１
の内部に向かって高不純物濃度となるようにされてい
る。
形状の開口１６をフォトリソグラフィ技術およびドライ
エッチング技術によって形成する。続いて、基板１の主
面上に、例えば窒化チタン（ＴｉＮ）等のような高融点
金属窒化膜をスパッタリング法等により堆積した後、そ
の上に、例えばタングステン等のような高融点金属膜を
ＣＶＤ法またはスパッタリング法等によって堆積し、さ
らにこれらの積層金属膜が開口１６内のみに残るよう
に、その積層金属膜をＣＭＰ法等によって研磨すること
によりプラグ１７を形成する。上記窒化チタン膜は、主
配線金属の拡散障壁材としての機能を有する。タングス
テン膜は、主配線金属である。その後、所望回路構成に
従い、例えばアルミニウム等を主材料とする金属膜の堆
積とそのパターニングによりドレイン電極およびソース
電極を含む配線を形成し、ｐＭＩＳＱｐを有する半導体
装置を製造した。このｐＭＩＳＱｐにおいてゲート電極
直下の基板１の主面領域における不純物濃度分布は、ゲ
ート電極直下では相対的に低不純物濃度にされ、基板１
の内部に向かって高不純物濃度となるようにされてい
る。
【００３５】上記製造工程を経て製造された本実施の形
態１に基づくゲート長６０ｎｍのｐＭＩＳＱｐのソース
およびドレイン用の浅い拡散層９ａ，９ａの接合深さ
は、例えば約２０ｎｍ、シート抵抗は、例えば３００W
／□とされた。これに対して、例えば１０００℃、１秒
なる短時間高温熱処理を施すことで活性化処理を行う場
合の値は、接合深さが、例えば３０ｎｍで、シート抵抗
が、例えば１．９ｋW／□とされたので、本実施の形態
１によれば、格段に浅接合化および低抵抗化が実現され
た。
態１に基づくゲート長６０ｎｍのｐＭＩＳＱｐのソース
およびドレイン用の浅い拡散層９ａ，９ａの接合深さ
は、例えば約２０ｎｍ、シート抵抗は、例えば３００W
／□とされた。これに対して、例えば１０００℃、１秒
なる短時間高温熱処理を施すことで活性化処理を行う場
合の値は、接合深さが、例えば３０ｎｍで、シート抵抗
が、例えば１．９ｋW／□とされたので、本実施の形態
１によれば、格段に浅接合化および低抵抗化が実現され
た。
【００３６】上記の接合特性改善により電源電圧１Ｖの
条件において、例えば６０ｎｍのゲート長を有するｐＭ
ＩＳＱｐによるチャネル幅１μｍ当たりのソースおよび
ドレイン間電流は２割以上の改善と、ゲート電圧が０
（零）Ｖにおける漏洩電流の低下も達成され、かつ、閾
電圧値のゲート長依存性も小さくなり更に微細ゲート電
極長のＭＩＳも正常に動作し得ることが確認された。
条件において、例えば６０ｎｍのゲート長を有するｐＭ
ＩＳＱｐによるチャネル幅１μｍ当たりのソースおよび
ドレイン間電流は２割以上の改善と、ゲート電圧が０
（零）Ｖにおける漏洩電流の低下も達成され、かつ、閾
電圧値のゲート長依存性も小さくなり更に微細ゲート電
極長のＭＩＳも正常に動作し得ることが確認された。
【００３７】上記製造工程を経て製造された本実施の形
態に基づくｐＭＩＳＱｐにおいては、非晶質層１０ａを
ゲート電極から離間させないでレーザー光照射によるソ
ースおよびドレイン用の拡散層の活性化処理を施す技術
（以下、検討技術１という）に比べて良品歩留まりが格
段に解消され、製造工程中の異物混入によるパターン不
良など顕微鏡観察で確認し得る不良を除外するとほぼ１
００％の良品率が得られた。一方、上記検討技術１によ
るＭＩＳの良品率は１０％以下と極めて低い値であっ
た。上記検討技術１によるＭＩＳの不良は異物混入によ
るパターン不良を除くと、全てがゲート電極と基板間短
絡であり、レーザー光照射によるゲート電極直下のソー
スおよびドレイン用の拡散層高濃度領域が溶融時に変形
し、ゲート絶縁膜が破壊、短絡したためと推定される。
すなわち、本実施の形態１によれば、非晶質層１０ａを
ゲート電極用の多結晶シリコン膜４より隔離させたこと
により、ゲート絶縁膜３の破壊、短絡のような直接の影
響を回避することができたと考えられる。
態に基づくｐＭＩＳＱｐにおいては、非晶質層１０ａを
ゲート電極から離間させないでレーザー光照射によるソ
ースおよびドレイン用の拡散層の活性化処理を施す技術
（以下、検討技術１という）に比べて良品歩留まりが格
段に解消され、製造工程中の異物混入によるパターン不
良など顕微鏡観察で確認し得る不良を除外するとほぼ１
００％の良品率が得られた。一方、上記検討技術１によ
るＭＩＳの良品率は１０％以下と極めて低い値であっ
た。上記検討技術１によるＭＩＳの不良は異物混入によ
るパターン不良を除くと、全てがゲート電極と基板間短
絡であり、レーザー光照射によるゲート電極直下のソー
スおよびドレイン用の拡散層高濃度領域が溶融時に変形
し、ゲート絶縁膜が破壊、短絡したためと推定される。
すなわち、本実施の形態１によれば、非晶質層１０ａを
ゲート電極用の多結晶シリコン膜４より隔離させたこと
により、ゲート絶縁膜３の破壊、短絡のような直接の影
響を回避することができたと考えられる。
【００３８】本実施の形態１によれば、ｐＭＩＳＱｐの
ゲート電極およびゲート絶縁膜３への致命的欠陥の発生
なしにソースおよびドレイン用の拡散層９ａ，９ａを選
択的に溶融化・活性化することができる。そして、ソー
スおよびドレイン用の拡散層９ａ，９ａを浅接合内で深
さ方向にほぼ平坦で断面矩形状の高不純物濃度分布をも
つ拡散層１２ａを形成できる。これにより、桁違いに低
抵抗で、かつ、浅接合のソース・ドレイン用の拡散層を
形成でき、また、高信頼度のゲート絶縁膜およびゲート
電極を有するｐＭＩＳＱｐを実現することができる。ま
た、浅接合化と低抵抗化を同時に達成でき、ゲート長の
超微細化に対しても閾電圧の変動を極小化することがで
きる。従って、ｐＭＩＳＱｐの超高集積化、高速動作化
の手法を提供することができる。
ゲート電極およびゲート絶縁膜３への致命的欠陥の発生
なしにソースおよびドレイン用の拡散層９ａ，９ａを選
択的に溶融化・活性化することができる。そして、ソー
スおよびドレイン用の拡散層９ａ，９ａを浅接合内で深
さ方向にほぼ平坦で断面矩形状の高不純物濃度分布をも
つ拡散層１２ａを形成できる。これにより、桁違いに低
抵抗で、かつ、浅接合のソース・ドレイン用の拡散層を
形成でき、また、高信頼度のゲート絶縁膜およびゲート
電極を有するｐＭＩＳＱｐを実現することができる。ま
た、浅接合化と低抵抗化を同時に達成でき、ゲート長の
超微細化に対しても閾電圧の変動を極小化することがで
きる。従って、ｐＭＩＳＱｐの超高集積化、高速動作化
の手法を提供することができる。
【００３９】（実施の形態２）本実施の形態２において
は、ソースおよびドレイン用の深い拡散層を形成した後
に、非晶質層の再結晶化および拡散層の活性化のための
レーザー光照射処理を施す場合の一例を図９〜図１２等
を用いて説明する。
は、ソースおよびドレイン用の深い拡散層を形成した後
に、非晶質層の再結晶化および拡散層の活性化のための
レーザー光照射処理を施す場合の一例を図９〜図１２等
を用いて説明する。
【００４０】図９〜図１２は、本実施の形態２の半導体
装置の製造工程中における要部断面図を示している。ま
ず、前記図２まで前記実施の形態１で説明したのと同様
の工程を経た後、前記実施の形態１で説明したレーザー
光照射処理を施すことなく、図９に示すように、ゲート
電極形成用の多結晶シリコン膜４および第１ゲート側壁
絶縁膜８の側面に第２ゲート側壁絶縁膜１３を前記図５
で説明したのと同様に形成する。続いて、前記図５で説
明したのと同様に、例えばＢＦ2をイオン注入すること
により、図１０に示すように、前記と同様のソースおよ
びドレイン用の深いｐ型の拡散層９ｂ，９ｂを形成す
る。このソースおよびドレイン用の深い拡散層９ｂ，９
ｂを形成するイオン注入により非晶質層（第２非晶質
層）１０ｂが新たに形成される。この非晶質層１０ｂ
は、ソースおよびドレイン用の浅い拡散層９ａ，９ａの
表面領域の非晶質層１０ａと互いに接続された状態とな
っている。
装置の製造工程中における要部断面図を示している。ま
ず、前記図２まで前記実施の形態１で説明したのと同様
の工程を経た後、前記実施の形態１で説明したレーザー
光照射処理を施すことなく、図９に示すように、ゲート
電極形成用の多結晶シリコン膜４および第１ゲート側壁
絶縁膜８の側面に第２ゲート側壁絶縁膜１３を前記図５
で説明したのと同様に形成する。続いて、前記図５で説
明したのと同様に、例えばＢＦ2をイオン注入すること
により、図１０に示すように、前記と同様のソースおよ
びドレイン用の深いｐ型の拡散層９ｂ，９ｂを形成す
る。このソースおよびドレイン用の深い拡散層９ｂ，９
ｂを形成するイオン注入により非晶質層（第２非晶質
層）１０ｂが新たに形成される。この非晶質層１０ｂ
は、ソースおよびドレイン用の浅い拡散層９ａ，９ａの
表面領域の非晶質層１０ａと互いに接続された状態とな
っている。
【００４１】次いで、図１１に示すように、例えばＫｒ
Ｆガスレーザー装置により波長２４８ｎｍ、パルス半値
幅２０ｎ秒、エネルギー密度０．８Ｊ／ｃｍ２の条件で
レーザー光を基板１の主面に照射した。本実施の形態２
においては、レーザー光照射に対する保護膜の役割を有
する上記シリコン酸化膜１１を形成しなかった。上記レ
ーザー光照射により非晶質層１０ａ，１０ｂは瞬間的に
溶融した後、再結晶化し、ｐ型の拡散層１２ａ，１２ｂ
とされた。ｐ型の拡散層（第２領域）１２ｂは、拡散層
９ｂに対して相対的に高濃度の不純物を含む断面矩形分
布状の領域とされている。すなわち、溶融過程で不純物
のホウ素（Ｂ）は、例えば溶融領域で５×１０20／ｃｍ
3程度の均一濃度になるごとく再分布しその下部でのソ
ースおよびドレイン用の浅いｐ型の拡散層９ａ，９ａ、
ソースおよびドレイン用の深いｐ型の拡散層９ｂ，９ｂ
の不純物濃度分布は、上記レーザー光照射工程後におい
ても殆ど変化がみられず、むしろ表面側に移動したごと
き分布を示し、深さ方向に対して高濃度矩形分布のソー
スおよびドレイン用のｐ型の拡散層１２ｂが形成され
た。非晶質層１０ａ，１０ｂ（すなわち、拡散層１２
ａ，１２ｂ）の溶融の横方向広がりはゲート電極用の多
結晶シリコン膜４の下部まで達することはなかった。す
なわち、本実施の形態２においても、非晶質層１０ａ，
１０ｂ（すなわち、拡散層１２ａ，１２ｂ）のゲート電
極側端部は、ゲート電極形成用の多結晶シリコン膜４の
端部から所定の長さだけ離れている。レーザー光照射に
よるソースおよびドレイン用の拡散層９ａ，９ｂの活性
化処理を施した後、図１２に示すように、前記実施例１
と同様に、シリサイド膜１４ａ，１４ｂと絶縁膜１５、
開口１６およびプラグ１７を形成して半導体装置を製造
した。本実施の形態２においては、シリサイド膜１４
ａ，１４ｂとして、例えばチタンシリサイド膜（チタニ
ュウム珪化膜）を形成した。このシリサイド膜１４ａ，
１４ｂは、例えば３０ｎｍ膜厚のチタン（Ｔｉ）をスパ
ッタリングにより基板１の主面全面に堆積し、６５０
℃、６０秒の条件で窒素雰囲気で加熱することにより、
チタンシリサイド膜を基板１（拡散層９ｂ）およびゲー
ト電極用の多結晶シリコン膜４（シリコン膜が露出して
いる領域）上に選択的に形成した後、未反応のチタン膜
を過酸化水素水を含むエッチング液で除去し、その後、
その低抵抗化のための熱処理を、例えば９００℃、１秒
の条件で施すことで形成した。ただし、シリサイド膜１
４ａ，１４ｂは、チタンシリサイド膜に限定されるもの
ではなく種々変更可能であり、例えばタングステン
（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）または
ニッケル（Ｎｉ）等のようなチタン以外の高融点金属膜
の珪化膜であっても良い。
Ｆガスレーザー装置により波長２４８ｎｍ、パルス半値
幅２０ｎ秒、エネルギー密度０．８Ｊ／ｃｍ２の条件で
レーザー光を基板１の主面に照射した。本実施の形態２
においては、レーザー光照射に対する保護膜の役割を有
する上記シリコン酸化膜１１を形成しなかった。上記レ
ーザー光照射により非晶質層１０ａ，１０ｂは瞬間的に
溶融した後、再結晶化し、ｐ型の拡散層１２ａ，１２ｂ
とされた。ｐ型の拡散層（第２領域）１２ｂは、拡散層
９ｂに対して相対的に高濃度の不純物を含む断面矩形分
布状の領域とされている。すなわち、溶融過程で不純物
のホウ素（Ｂ）は、例えば溶融領域で５×１０20／ｃｍ
3程度の均一濃度になるごとく再分布しその下部でのソ
ースおよびドレイン用の浅いｐ型の拡散層９ａ，９ａ、
ソースおよびドレイン用の深いｐ型の拡散層９ｂ，９ｂ
の不純物濃度分布は、上記レーザー光照射工程後におい
ても殆ど変化がみられず、むしろ表面側に移動したごと
き分布を示し、深さ方向に対して高濃度矩形分布のソー
スおよびドレイン用のｐ型の拡散層１２ｂが形成され
た。非晶質層１０ａ，１０ｂ（すなわち、拡散層１２
ａ，１２ｂ）の溶融の横方向広がりはゲート電極用の多
結晶シリコン膜４の下部まで達することはなかった。す
なわち、本実施の形態２においても、非晶質層１０ａ，
１０ｂ（すなわち、拡散層１２ａ，１２ｂ）のゲート電
極側端部は、ゲート電極形成用の多結晶シリコン膜４の
端部から所定の長さだけ離れている。レーザー光照射に
よるソースおよびドレイン用の拡散層９ａ，９ｂの活性
化処理を施した後、図１２に示すように、前記実施例１
と同様に、シリサイド膜１４ａ，１４ｂと絶縁膜１５、
開口１６およびプラグ１７を形成して半導体装置を製造
した。本実施の形態２においては、シリサイド膜１４
ａ，１４ｂとして、例えばチタンシリサイド膜（チタニ
ュウム珪化膜）を形成した。このシリサイド膜１４ａ，
１４ｂは、例えば３０ｎｍ膜厚のチタン（Ｔｉ）をスパ
ッタリングにより基板１の主面全面に堆積し、６５０
℃、６０秒の条件で窒素雰囲気で加熱することにより、
チタンシリサイド膜を基板１（拡散層９ｂ）およびゲー
ト電極用の多結晶シリコン膜４（シリコン膜が露出して
いる領域）上に選択的に形成した後、未反応のチタン膜
を過酸化水素水を含むエッチング液で除去し、その後、
その低抵抗化のための熱処理を、例えば９００℃、１秒
の条件で施すことで形成した。ただし、シリサイド膜１
４ａ，１４ｂは、チタンシリサイド膜に限定されるもの
ではなく種々変更可能であり、例えばタングステン
（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）または
ニッケル（Ｎｉ）等のようなチタン以外の高融点金属膜
の珪化膜であっても良い。
【００４２】本実施の形態２によれば、前記実施の形態
１で得られた効果の他に、以下の効果を得ることができ
る。すなわち、浅いｐ型の拡散層９ａ、深いｐ型の拡散
層９ｂおよび非晶質層１０ａ，１０ｂをレーザー光照射
により同時に溶融化し、活性化することができるので、
前記実施の形態１よりも工程の簡略化を実現できた。本
実施の形態２に基づく６０ｎｍのゲート長を有するｐＭ
ＩＳＱｐによるチャネル幅１mｍ当たりのソースおよび
ドレイン間電流は０．４ｍＡ／mｍと前記実施の形態１
によるＭＩＳと同様の大電流化が達成された。
１で得られた効果の他に、以下の効果を得ることができ
る。すなわち、浅いｐ型の拡散層９ａ、深いｐ型の拡散
層９ｂおよび非晶質層１０ａ，１０ｂをレーザー光照射
により同時に溶融化し、活性化することができるので、
前記実施の形態１よりも工程の簡略化を実現できた。本
実施の形態２に基づく６０ｎｍのゲート長を有するｐＭ
ＩＳＱｐによるチャネル幅１mｍ当たりのソースおよび
ドレイン間電流は０．４ｍＡ／mｍと前記実施の形態１
によるＭＩＳと同様の大電流化が達成された。
【００４３】また、本実施の形態２においては、ゲート
絶縁膜３を、例えばアルミニウム（Ａｌ）、チタン（Ｔ
ｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ハフ
ニウム（Ｈｆ）、パラジウム（Ｐｒ）およびランタン
（Ｌａ）等の酸化膜、あるいはシリケート膜で置き換え
たＭＩＳも別途試作した。上記各酸化膜またはシリケー
ト膜はシリコン酸化膜に比べて誘電率が十分に大きな、
いわゆる高誘電率絶縁膜である。例えばシリコン酸化膜
換算の膜厚で２ｎｍ厚の上記高誘電率絶縁膜によるゲー
ト絶縁膜を有するＭＩＳは、高誘電率ゲート絶縁膜固有
の問題、すなわち、表面準位の増加、等の問題は生じた
閾電圧を所望値に設計できなかったが、例えば６０ｎｍ
のゲート長を有するＭＩＳの正常動作を確認することが
できた。上記正常動作の意味するところは、ゲート電極
用の多結晶シリコン膜４直下における上記高誘電率絶縁
膜が、上記レーザー光照射工程においても劣化に到るご
とき高温度に到達しなかったことを示唆している。
絶縁膜３を、例えばアルミニウム（Ａｌ）、チタン（Ｔ
ｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ハフ
ニウム（Ｈｆ）、パラジウム（Ｐｒ）およびランタン
（Ｌａ）等の酸化膜、あるいはシリケート膜で置き換え
たＭＩＳも別途試作した。上記各酸化膜またはシリケー
ト膜はシリコン酸化膜に比べて誘電率が十分に大きな、
いわゆる高誘電率絶縁膜である。例えばシリコン酸化膜
換算の膜厚で２ｎｍ厚の上記高誘電率絶縁膜によるゲー
ト絶縁膜を有するＭＩＳは、高誘電率ゲート絶縁膜固有
の問題、すなわち、表面準位の増加、等の問題は生じた
閾電圧を所望値に設計できなかったが、例えば６０ｎｍ
のゲート長を有するＭＩＳの正常動作を確認することが
できた。上記正常動作の意味するところは、ゲート電極
用の多結晶シリコン膜４直下における上記高誘電率絶縁
膜が、上記レーザー光照射工程においても劣化に到るご
とき高温度に到達しなかったことを示唆している。
【００４４】（実施の形態３）本実施の形態３において
は、ＭＩＳのゲート電極が半導体ではなくて金属膜で形
成される場合について説明する。
は、ＭＩＳのゲート電極が半導体ではなくて金属膜で形
成される場合について説明する。
【００４５】図１３および図１４は、本実施の形態３の
半導体装置の製造工程中における要部断面図を示してい
る。まず、本実施の形態３においては、図１３に示すよ
うに、ゲート絶縁膜３上に多結晶シリコン膜４を堆積す
る代わりに、例えば１００ｎｍ厚のアルミニウムまたは
アルミニウム合金（アルミニウム−シリコン−銅合金な
ど）等のような低融点金属からなる導体膜２０と、その
上に、例えば４５ｎｍ厚のシリコン酸化膜２１とを堆積
した後、この積層構造膜をフォトリソグラフィ技術およ
びドライエッチング技術によりパターニングすることに
より、導体膜２０で構成されるゲート電極と、その上に
ゲート保護膜としての機能を有するシリコン酸化膜２１
とを形成する。続いて、前記実施の形態１，２と同様
に、第１ゲート側壁絶縁膜８、ソースおよびドレイン用
のｐ型の拡散層９ａ，９ａ、非晶質層１０ａを形成す
る。その後、前記実施の形態２と同様に、ゲート電極お
よび第１ゲート側壁絶縁膜８の側面に第２ゲート側壁絶
縁膜１３を形成した後、例えばＢＦ2をイオン注入する
ことにより、前記と同様のソースおよびドレイン用の深
いｐ型の拡散層９ｂ，９ｂを形成する。この時、深い拡
散層９ｂの上層部に非晶質層１０ｂも形成される。その
後、前記実施の形態２と同様に、レーザー光照射処理、
シリサイド膜の形成処理、絶縁膜１５、開口およびプラ
グの形成処理を経て、図１４に示すように、ｐＭＩＳＱ
ｐを有する半導体装置を製造した。
半導体装置の製造工程中における要部断面図を示してい
る。まず、本実施の形態３においては、図１３に示すよ
うに、ゲート絶縁膜３上に多結晶シリコン膜４を堆積す
る代わりに、例えば１００ｎｍ厚のアルミニウムまたは
アルミニウム合金（アルミニウム−シリコン−銅合金な
ど）等のような低融点金属からなる導体膜２０と、その
上に、例えば４５ｎｍ厚のシリコン酸化膜２１とを堆積
した後、この積層構造膜をフォトリソグラフィ技術およ
びドライエッチング技術によりパターニングすることに
より、導体膜２０で構成されるゲート電極と、その上に
ゲート保護膜としての機能を有するシリコン酸化膜２１
とを形成する。続いて、前記実施の形態１，２と同様
に、第１ゲート側壁絶縁膜８、ソースおよびドレイン用
のｐ型の拡散層９ａ，９ａ、非晶質層１０ａを形成す
る。その後、前記実施の形態２と同様に、ゲート電極お
よび第１ゲート側壁絶縁膜８の側面に第２ゲート側壁絶
縁膜１３を形成した後、例えばＢＦ2をイオン注入する
ことにより、前記と同様のソースおよびドレイン用の深
いｐ型の拡散層９ｂ，９ｂを形成する。この時、深い拡
散層９ｂの上層部に非晶質層１０ｂも形成される。その
後、前記実施の形態２と同様に、レーザー光照射処理、
シリサイド膜の形成処理、絶縁膜１５、開口およびプラ
グの形成処理を経て、図１４に示すように、ｐＭＩＳＱ
ｐを有する半導体装置を製造した。
【００４６】本実施の形態３のｐＭＩＳＱｐにおいて
は、アルミニウム等のような低融点金属からなるゲート
電極用の導体膜２０に対して自己整合の関係で活性化さ
れたソースおよびドレイン用の拡散層９ａ，９ｂの形成
を実現でき、かつ、ゲート電極の損傷やパターン崩れ等
も観測されなかった。電気特性からもゲート電極と基板
１との間の漏洩電流等、ゲート絶縁膜３の劣化に関する
諸問題も観測されなかった。したがって、本実施の形態
３によれば、低融点低抵抗材料であるアルミニウム膜等
をゲート電極とする自己整合ＭＩＳを実現できた。この
ようにゲート電極を金属膜で形成することにより、ゲー
ト電極の抵抗を大幅に低減できる。また、シリコンゲー
ト電極構造を有するＭＩＳの場合、浅接合を形成可能と
するために充分な熱処理を施すことができないことに起
因してゲート電極内における添加不純物が非飽和となり
ゲート電極内が空乏化される（ゲート空乏化）問題が生
じる場合がある。このようなゲート絶縁膜界面近傍にお
けるゲート空乏化はゲート印加電圧を消費し、実効的な
ゲート絶縁膜厚の厚膜化、すなわち、実効ゲート容量の
低減を招き、超微細ＭＩＳの高性能化の阻害要因であ
る。これに対して本実施の形態３によれば、メタルゲー
ト電極構造を有するＭＩＳを実現することにより、上記
のようなシリコンゲート電極構造を有する超微細ＭＩＳ
の問題点を解消することができた。
は、アルミニウム等のような低融点金属からなるゲート
電極用の導体膜２０に対して自己整合の関係で活性化さ
れたソースおよびドレイン用の拡散層９ａ，９ｂの形成
を実現でき、かつ、ゲート電極の損傷やパターン崩れ等
も観測されなかった。電気特性からもゲート電極と基板
１との間の漏洩電流等、ゲート絶縁膜３の劣化に関する
諸問題も観測されなかった。したがって、本実施の形態
３によれば、低融点低抵抗材料であるアルミニウム膜等
をゲート電極とする自己整合ＭＩＳを実現できた。この
ようにゲート電極を金属膜で形成することにより、ゲー
ト電極の抵抗を大幅に低減できる。また、シリコンゲー
ト電極構造を有するＭＩＳの場合、浅接合を形成可能と
するために充分な熱処理を施すことができないことに起
因してゲート電極内における添加不純物が非飽和となり
ゲート電極内が空乏化される（ゲート空乏化）問題が生
じる場合がある。このようなゲート絶縁膜界面近傍にお
けるゲート空乏化はゲート印加電圧を消費し、実効的な
ゲート絶縁膜厚の厚膜化、すなわち、実効ゲート容量の
低減を招き、超微細ＭＩＳの高性能化の阻害要因であ
る。これに対して本実施の形態３によれば、メタルゲー
ト電極構造を有するＭＩＳを実現することにより、上記
のようなシリコンゲート電極構造を有する超微細ＭＩＳ
の問題点を解消することができた。
【００４７】本実施の形態３の超微細なｐＭＩＳＱｐに
おける閾電圧値は、通常のシリコンゲート電極構造のｐ
ＭＩＳに比べて、例えば約０．３Ｖ程度正方向に移動し
ており、ゲート電極に印加される電圧が０（零）Ｖでオ
ン状態となったが、これはアルミニウム（Ａｌ）と、ホ
ウ素（Ｂ）添加のシリコン（Ｓｉ）との仕事関数の差に
起因するものである。そこで、このような閾電圧値の問
題を解消するために本実施の形態３においては、基板１
に正の電圧を印加し、所望閾電圧になるごとく調整し
た。すなわち、本実施の形態のＭＩＳは、基板電位（ま
たはウエル電位）が正または負の一定電位に制御されて
動作するようになっている。本実施の形態３ではｐＭＩ
ＳＱｐについて記載したが、導電型を逆にして同様に製
造すればｎＭＩＳを製造することもできる。ｎＭＩＳに
おいては、閾電圧が正の値となるが閾電圧を低下させる
ために基板１に印加する電圧は正の電圧を印加すれば良
い。また、本実施の形態３によれば、基板１内の所望領
域にウエル拡散層領域（以下、単にウエル領域という）
を形成し、このウエル領域ごとにｎＭＩＳ、またはｐＭ
ＩＳを各々製造する、いわゆる相補型ＭＩＳ（ＣＭＩＳ
（Complementary MIS）と記する）を有する半導体装置
も容易に製造できる。ＣＭＩＳにおいても各ウエル領域
ごとにソース電位に対して正または負の所望電位（上記
ウエル電位）を基板１に印加することにより本実施の形
態３により製造されたＣＭＩＳの閾電圧値を所望値に設
定することができる。
おける閾電圧値は、通常のシリコンゲート電極構造のｐ
ＭＩＳに比べて、例えば約０．３Ｖ程度正方向に移動し
ており、ゲート電極に印加される電圧が０（零）Ｖでオ
ン状態となったが、これはアルミニウム（Ａｌ）と、ホ
ウ素（Ｂ）添加のシリコン（Ｓｉ）との仕事関数の差に
起因するものである。そこで、このような閾電圧値の問
題を解消するために本実施の形態３においては、基板１
に正の電圧を印加し、所望閾電圧になるごとく調整し
た。すなわち、本実施の形態のＭＩＳは、基板電位（ま
たはウエル電位）が正または負の一定電位に制御されて
動作するようになっている。本実施の形態３ではｐＭＩ
ＳＱｐについて記載したが、導電型を逆にして同様に製
造すればｎＭＩＳを製造することもできる。ｎＭＩＳに
おいては、閾電圧が正の値となるが閾電圧を低下させる
ために基板１に印加する電圧は正の電圧を印加すれば良
い。また、本実施の形態３によれば、基板１内の所望領
域にウエル拡散層領域（以下、単にウエル領域という）
を形成し、このウエル領域ごとにｎＭＩＳ、またはｐＭ
ＩＳを各々製造する、いわゆる相補型ＭＩＳ（ＣＭＩＳ
（Complementary MIS）と記する）を有する半導体装置
も容易に製造できる。ＣＭＩＳにおいても各ウエル領域
ごとにソース電位に対して正または負の所望電位（上記
ウエル電位）を基板１に印加することにより本実施の形
態３により製造されたＣＭＩＳの閾電圧値を所望値に設
定することができる。
【００４８】また、閾電圧値の問題を解消する他の手法
として本実施の形態３においては、アルミニウムの単体
膜からなるゲート電極の代わりにホウ素（Ｂ）が高濃度
に添加されたシリコン（Ｓｉ）膜、窒化チタン（Ｔｉ
Ｎ）膜およびタングステン（Ｗ）膜を下層から順に積み
重ねてなる積層膜によりゲート電極を構成した超微細な
ｐＭＩＳを別途製造した。この構成のｐＭＩＳの製造に
おいては、レーザー光照射に対するゲート電極領域の加
熱防止の観点からホウ素（Ｂ）を添加したシリコン（Ｓ
ｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積
層膜構造の上に前記実施の形態１等と同様にシリコン酸
化膜５／アルミニウム（Ａｌ）等からなる導体膜６／シ
リコン酸化膜７からなるゲート保護積層膜を更に積層
し、レーザー光照射の後、に上記ゲート保護積層膜を選
択的に除去した。上記のホウ素（Ｂ）添加のシリコン
（Ｓｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）
の積層ゲート電極構造ＭＩＳの閾電圧は、通常のシリコ
ンゲート電極と同様であり、かつ、窒化チタン（Ｔｉ
Ｎ）を介したシリコン（Ｓｉ）層とタングステン（Ｗ）
層間の異常反応に伴う不良、例えばパターンくずれや接
触抵抗増加等は観測されず、ゲート電極形成領域は高温
にまで上昇しなかったことが示唆され、ゲート電極の低
抵抗化が実現された。上記の積層ゲート電極構造におい
ては、金属膜としてタングステン（Ｗ）膜を用いたが、
タングステン（Ｗ）膜の代わりに、例えばチタン（Ｔ
ｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデ
ン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）
または窒化タンタル（ＴａＮ）等のような金属膜または
それらの積層膜であっても何ら問題ない。また、最下層
に不純物を高濃度に添加したシリコン（Ｓｉ）膜を用い
なくとも良い。
として本実施の形態３においては、アルミニウムの単体
膜からなるゲート電極の代わりにホウ素（Ｂ）が高濃度
に添加されたシリコン（Ｓｉ）膜、窒化チタン（Ｔｉ
Ｎ）膜およびタングステン（Ｗ）膜を下層から順に積み
重ねてなる積層膜によりゲート電極を構成した超微細な
ｐＭＩＳを別途製造した。この構成のｐＭＩＳの製造に
おいては、レーザー光照射に対するゲート電極領域の加
熱防止の観点からホウ素（Ｂ）を添加したシリコン（Ｓ
ｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積
層膜構造の上に前記実施の形態１等と同様にシリコン酸
化膜５／アルミニウム（Ａｌ）等からなる導体膜６／シ
リコン酸化膜７からなるゲート保護積層膜を更に積層
し、レーザー光照射の後、に上記ゲート保護積層膜を選
択的に除去した。上記のホウ素（Ｂ）添加のシリコン
（Ｓｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）
の積層ゲート電極構造ＭＩＳの閾電圧は、通常のシリコ
ンゲート電極と同様であり、かつ、窒化チタン（Ｔｉ
Ｎ）を介したシリコン（Ｓｉ）層とタングステン（Ｗ）
層間の異常反応に伴う不良、例えばパターンくずれや接
触抵抗増加等は観測されず、ゲート電極形成領域は高温
にまで上昇しなかったことが示唆され、ゲート電極の低
抵抗化が実現された。上記の積層ゲート電極構造におい
ては、金属膜としてタングステン（Ｗ）膜を用いたが、
タングステン（Ｗ）膜の代わりに、例えばチタン（Ｔ
ｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデ
ン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）
または窒化タンタル（ＴａＮ）等のような金属膜または
それらの積層膜であっても何ら問題ない。また、最下層
に不純物を高濃度に添加したシリコン（Ｓｉ）膜を用い
なくとも良い。
【００４９】このように本実施の形態３によれば、ゲー
ト絶縁膜３およびゲート電極材料と独立して拡散層を選
択的に活性化できるので、多結晶シリコン膜４と高融点
金属膜の積層構造のゲート電極構造、さらには金属膜の
みによるゲート電極構造を用い、ゲート電極と自己整合
のソースおよびドレイン接合を有するＭＩＳが実現でき
る。また、金属膜によるゲート電極を用いて自己整合の
関係でソースおよびドレイン用の拡散層を形成できるの
でゲート抵抗の低減化、シリコンゲートにおいて問題と
なるゲート絶縁膜界面近傍における空乏化に基づく実効
ゲート容量の低下現象またはゲート電極からの不純物の
基板側への漏洩等、超微細ＭＩＳにおける諸問題を根本
的に解消することができる。これにより超微細ＭＩＳの
大電流化、低電圧動作化が実現できる。
ト絶縁膜３およびゲート電極材料と独立して拡散層を選
択的に活性化できるので、多結晶シリコン膜４と高融点
金属膜の積層構造のゲート電極構造、さらには金属膜の
みによるゲート電極構造を用い、ゲート電極と自己整合
のソースおよびドレイン接合を有するＭＩＳが実現でき
る。また、金属膜によるゲート電極を用いて自己整合の
関係でソースおよびドレイン用の拡散層を形成できるの
でゲート抵抗の低減化、シリコンゲートにおいて問題と
なるゲート絶縁膜界面近傍における空乏化に基づく実効
ゲート容量の低下現象またはゲート電極からの不純物の
基板側への漏洩等、超微細ＭＩＳにおける諸問題を根本
的に解消することができる。これにより超微細ＭＩＳの
大電流化、低電圧動作化が実現できる。
【００５０】（実施の形態４）本実施の形態４において
は、レーザー光照射処理によりゲート電極が破壊するの
を抑制または防止すべく、基板１上に堆積された所定の
金属膜を介して間接的に非晶質層を溶融し再結晶化する
方法について説明する。
は、レーザー光照射処理によりゲート電極が破壊するの
を抑制または防止すべく、基板１上に堆積された所定の
金属膜を介して間接的に非晶質層を溶融し再結晶化する
方法について説明する。
【００５１】図１５および図１６は、本実施の形態４の
半導体装置の製造工程中における要部断面図である。ま
ず、図１５に示すように、ゲート電極形成用の多結晶シ
リコン膜４をパターニングする。本実施の形態４では、
前記したシリコン酸化膜５、導体膜６を積層せずに多結
晶シリコン膜４の単体膜をパターニングする。多結晶シ
リコン膜４上の前記シリコン酸化膜７は、形成しても良
いし、省略しても良い。ここでは省略した。続いて、前
記実施の形態２と同様に、第１ゲート側壁絶縁膜８の形
成、非晶質層１０ａを含むソースおよびドレイン用の浅
いｐ型の拡散層９ａ，９ａの形成、第２ゲート側壁絶縁
膜１３の形成、更には非晶質層１０ｂを含むソースおよ
びドレイン用の接合深さが約６０ｎｍの深いｐ型の拡散
層９ｂ，９ｂの形成を実施した。
半導体装置の製造工程中における要部断面図である。ま
ず、図１５に示すように、ゲート電極形成用の多結晶シ
リコン膜４をパターニングする。本実施の形態４では、
前記したシリコン酸化膜５、導体膜６を積層せずに多結
晶シリコン膜４の単体膜をパターニングする。多結晶シ
リコン膜４上の前記シリコン酸化膜７は、形成しても良
いし、省略しても良い。ここでは省略した。続いて、前
記実施の形態２と同様に、第１ゲート側壁絶縁膜８の形
成、非晶質層１０ａを含むソースおよびドレイン用の浅
いｐ型の拡散層９ａ，９ａの形成、第２ゲート側壁絶縁
膜１３の形成、更には非晶質層１０ｂを含むソースおよ
びドレイン用の接合深さが約６０ｎｍの深いｐ型の拡散
層９ｂ，９ｂの形成を実施した。
【００５２】次いで、図１６に示すように、基板１の主
面全面に、例えば４００℃の低温で２ｎｍ厚程度のシリ
コン酸化膜２２、薄いチタン（Ｔｉ）膜（またはタング
ステン（Ｗ）膜）および窒化チタン（ＴｉＮ）膜の積層
導体膜２３を化学気相成長法（ＣＶＤ法）により下方か
ら順次堆積する。シリコン酸化膜２２は、積層導体膜２
３とシリコンとが直接接触するのを阻止し、積層導体膜
２３とシリコンとの間にシリサイド膜が形成されるのを
防止するための機能を有している。続いて、本実施の形
態４においては、例えば前記実施の形態２と同様のレー
ザー光照射処理を施した。このレーザー光照射処理によ
り、非晶質層１０ａ，１０ｂは溶融化の後再固相化し
て、それぞれ高不純物濃度のｐ型の拡散層１２ａ，１２
ｂとなった。積層導体膜２３は、基板１およびゲート電
極の保護機能とその他に発熱源としての機能とを有して
いる。すなわち、積層導体膜２３は、レーザー光Ｌが基
板１の主面に直接照射されないように保護しつつ、ま
た、基板１の主面全面およびゲート電極を押さえ付けて
シリコン表面のピクトを押さえつつ、レーザー光Ｌの照
射により吸収した熱を間接的に基板１の主面側に伝えて
加熱する。これにより、基板１の主面の損傷、ゲート電
極のパターンくずれや変形等のような致命的な欠陥を抑
制または防止しつつ、基板１の主面全面をほぼ均一に加
熱することができる。積層導体膜２３の材料は、熱伝導
性が高い、シリコンよりも融点が高い、レーザー光の吸
収効率の高い等のような性質を有する材料が好ましい。
上記窒化チタン（ＴｉＮ）膜や窒化タングステン（Ｗ
Ｎ）膜または窒化タンタル（ＴａＮ）膜は熱伝導性に優
れ、シリコン（Ｓｉ）膜の融点よりも高く、かつ、内部
応力が大きいため、下地の非晶質層１０ａ，１０ｂの溶
融に対しても耐性があり、ゲート電極に対する影響を最
小限に抑えることができる。ただし、積層導体膜２３の
材料は、上記した材料に限定されず種々変更可能であ
る。例えば上記積層導体膜２３において、窒化チタン
（ＴｉＮ）膜の代わりに、窒化タングステン（ＷＮ）膜
または窒化タンタル（ＴａＮ）膜等のような高融点金属
窒化膜を用いても良い。また、チタン（Ｔｉ）膜と窒化
チタン（ＴｉＮ）膜の堆積順序は逆であっても良い。さ
らに、チタン（Ｔｉ）膜の代わりに、シリコン（Ｓｉ）
膜を積層導体膜２３の最上層に形成しても良い。この場
合、表面のシリコン膜は加熱され、その熱が下地の窒化
チタン（ＴｉＮ）等のような熱伝達膜を介して極浅高濃
度のソースおよびドレイン領域の非晶質層に伝えられ、
その非晶質層を溶融させ、活性化が実施される。また、
積層導体膜２３上にシリコン酸化膜またはシリコン等か
らなる反射防止膜を形成した後に上記レーザー光照射処
理を施しても良い。
面全面に、例えば４００℃の低温で２ｎｍ厚程度のシリ
コン酸化膜２２、薄いチタン（Ｔｉ）膜（またはタング
ステン（Ｗ）膜）および窒化チタン（ＴｉＮ）膜の積層
導体膜２３を化学気相成長法（ＣＶＤ法）により下方か
ら順次堆積する。シリコン酸化膜２２は、積層導体膜２
３とシリコンとが直接接触するのを阻止し、積層導体膜
２３とシリコンとの間にシリサイド膜が形成されるのを
防止するための機能を有している。続いて、本実施の形
態４においては、例えば前記実施の形態２と同様のレー
ザー光照射処理を施した。このレーザー光照射処理によ
り、非晶質層１０ａ，１０ｂは溶融化の後再固相化し
て、それぞれ高不純物濃度のｐ型の拡散層１２ａ，１２
ｂとなった。積層導体膜２３は、基板１およびゲート電
極の保護機能とその他に発熱源としての機能とを有して
いる。すなわち、積層導体膜２３は、レーザー光Ｌが基
板１の主面に直接照射されないように保護しつつ、ま
た、基板１の主面全面およびゲート電極を押さえ付けて
シリコン表面のピクトを押さえつつ、レーザー光Ｌの照
射により吸収した熱を間接的に基板１の主面側に伝えて
加熱する。これにより、基板１の主面の損傷、ゲート電
極のパターンくずれや変形等のような致命的な欠陥を抑
制または防止しつつ、基板１の主面全面をほぼ均一に加
熱することができる。積層導体膜２３の材料は、熱伝導
性が高い、シリコンよりも融点が高い、レーザー光の吸
収効率の高い等のような性質を有する材料が好ましい。
上記窒化チタン（ＴｉＮ）膜や窒化タングステン（Ｗ
Ｎ）膜または窒化タンタル（ＴａＮ）膜は熱伝導性に優
れ、シリコン（Ｓｉ）膜の融点よりも高く、かつ、内部
応力が大きいため、下地の非晶質層１０ａ，１０ｂの溶
融に対しても耐性があり、ゲート電極に対する影響を最
小限に抑えることができる。ただし、積層導体膜２３の
材料は、上記した材料に限定されず種々変更可能であ
る。例えば上記積層導体膜２３において、窒化チタン
（ＴｉＮ）膜の代わりに、窒化タングステン（ＷＮ）膜
または窒化タンタル（ＴａＮ）膜等のような高融点金属
窒化膜を用いても良い。また、チタン（Ｔｉ）膜と窒化
チタン（ＴｉＮ）膜の堆積順序は逆であっても良い。さ
らに、チタン（Ｔｉ）膜の代わりに、シリコン（Ｓｉ）
膜を積層導体膜２３の最上層に形成しても良い。この場
合、表面のシリコン膜は加熱され、その熱が下地の窒化
チタン（ＴｉＮ）等のような熱伝達膜を介して極浅高濃
度のソースおよびドレイン領域の非晶質層に伝えられ、
その非晶質層を溶融させ、活性化が実施される。また、
積層導体膜２３上にシリコン酸化膜またはシリコン等か
らなる反射防止膜を形成した後に上記レーザー光照射処
理を施しても良い。
【００５３】このようなレーザー光照射処理の後、積層
導体膜２３およびシリコン酸化膜２２を選択的に除去し
た後、前記実施の形態１，２と同様に、シリサイド膜１
４ａ，１４ｂ、絶縁膜１５、開口１６およびプラグ１７
の形成工程を経て図１２に示したのと同様の本実施の形
態４の半導体装置を製造した。
導体膜２３およびシリコン酸化膜２２を選択的に除去し
た後、前記実施の形態１，２と同様に、シリサイド膜１
４ａ，１４ｂ、絶縁膜１５、開口１６およびプラグ１７
の形成工程を経て図１２に示したのと同様の本実施の形
態４の半導体装置を製造した。
【００５４】本実施の形態４におけるレーザー光照射に
より積層導体膜２３が加熱され、この加熱により間接的
に非晶質層１０ａ，１０ｂが溶融化される。したがっ
て、用いるレーザー源としては、積層導体膜２３で照射
光が吸収されるものであれば良く、Ｘｅｃｌ（波長３０
８ｎｍ）、ＫｒＦ（波長２４８ｎｍ）等のような気体レ
ーザーばかりでなく、波長１０６４ｎｍのＹＡＧ固体レ
ーザーによっても良い。
より積層導体膜２３が加熱され、この加熱により間接的
に非晶質層１０ａ，１０ｂが溶融化される。したがっ
て、用いるレーザー源としては、積層導体膜２３で照射
光が吸収されるものであれば良く、Ｘｅｃｌ（波長３０
８ｎｍ）、ＫｒＦ（波長２４８ｎｍ）等のような気体レ
ーザーばかりでなく、波長１０６４ｎｍのＹＡＧ固体レ
ーザーによっても良い。
【００５５】本実施の形態４によれば、レーザー光照射
により積層導体膜２３を加熱し、積層導体膜２３を介し
た熱伝導による間接加熱により下地の非晶質層１０ａ，
１０ｂの溶融、活性化を行うことにより、ゲート電極の
パターン崩れの抑制または防止と均一加熱の両立とを図
ることができた。また、本実施の形態４によれば、超微
細のゲート電極の加工において、増反射膜構成を用いる
必要がなくなるので、加工精度を格段と向上することが
できた。
により積層導体膜２３を加熱し、積層導体膜２３を介し
た熱伝導による間接加熱により下地の非晶質層１０ａ，
１０ｂの溶融、活性化を行うことにより、ゲート電極の
パターン崩れの抑制または防止と均一加熱の両立とを図
ることができた。また、本実施の形態４によれば、超微
細のゲート電極の加工において、増反射膜構成を用いる
必要がなくなるので、加工精度を格段と向上することが
できた。
【００５６】（実施の形態５）本実施の形態５において
は、ＣＭＩＳ回路を有する半導体装置に本発明を適用し
た場合の一例を説明する。
は、ＣＭＩＳ回路を有する半導体装置に本発明を適用し
た場合の一例を説明する。
【００５７】図１７および図１８は、本実施の形態５の
半導体装置の製造工程中における要部断面図である。ま
ず、図１７に示すように、基板１の所望領域にｐウエル
領域ＰＷＬの形成、活性領域を画定する分離領域２の形
成、基板濃度調整用のｎおよびｐ導電型イオンの選択注
入と引き延ばし熱処理および閾電圧調整用イオン注入と
活性化熱処理を通常の手法により施した。所望によりｎ
導電型領域にｎウエル領域を形成しても良い。続いて、
前記実施の形態１等と同様に、基板１の主面上にゲート
絶縁膜３を形成した後、基板１の主面上全面に、例えば
厚さ１００ｎｍ程度の多結晶シリコン膜を堆積し、さら
に、その多結晶シリコン膜において、ｐＭＩＳ形成領域
にホウ素（Ｂ）を、ｎＭＩＳ形成領域にリン（Ｐ）をそ
れぞれ選択的に高濃度でイオン注入した。その後、例え
ば厚さ４５ｎｍ程度のシリコン酸化膜（図示せず）を基
板１の主面上に堆積した後、このシリコン酸化膜および
下層の多結晶シリコン膜をパターニングすることによ
り、ｐＭＩＳのゲート電極４ａおよびｎＭＩＳのゲート
電極４ｂを形成した。
半導体装置の製造工程中における要部断面図である。ま
ず、図１７に示すように、基板１の所望領域にｐウエル
領域ＰＷＬの形成、活性領域を画定する分離領域２の形
成、基板濃度調整用のｎおよびｐ導電型イオンの選択注
入と引き延ばし熱処理および閾電圧調整用イオン注入と
活性化熱処理を通常の手法により施した。所望によりｎ
導電型領域にｎウエル領域を形成しても良い。続いて、
前記実施の形態１等と同様に、基板１の主面上にゲート
絶縁膜３を形成した後、基板１の主面上全面に、例えば
厚さ１００ｎｍ程度の多結晶シリコン膜を堆積し、さら
に、その多結晶シリコン膜において、ｐＭＩＳ形成領域
にホウ素（Ｂ）を、ｎＭＩＳ形成領域にリン（Ｐ）をそ
れぞれ選択的に高濃度でイオン注入した。その後、例え
ば厚さ４５ｎｍ程度のシリコン酸化膜（図示せず）を基
板１の主面上に堆積した後、このシリコン酸化膜および
下層の多結晶シリコン膜をパターニングすることによ
り、ｐＭＩＳのゲート電極４ａおよびｎＭＩＳのゲート
電極４ｂを形成した。
【００５８】次いで、例えば８ｎｍ厚のシリコン酸化膜
を全面に堆積してからゲート電極４ａ，４ｂの側壁部に
選択的に残置するごとく異方性エッチングを施し、第１
ゲート側壁絶縁膜８を形成した。続いて、この第１ゲー
ト側壁絶縁膜８とゲート電極４ａ，４ｂをイオン注入阻
止マスクとしてｐＭＩＳ形成領域には、例えば加速エネ
ルギーを２ｋｅＶ、注入量を１×１０15／ｃｍ2の条件
で二フッ化ホウ素（ＢＦ2）イオンを、ｎＭＩＳ形成領
域には、例えば加速エネルギーを３ｋｅＶ、注入量を１
×１０15／ｃｍ2の条件でヒ素イオンを各々選択的に注
入した。このイオン注入により、基板１の主面には、例
えば約１０ｎｍ厚の非晶質層１０ａを含むソースおよび
ドレイン用のｐ型の拡散層９ａ，９ａと、非晶質層（非
晶質層または第１非晶質層）１０ｃを含むソースおよび
ドレイン用の不純物濃度の低いｎ型の拡散層（拡散層ま
たは第１拡散層）９ｃ，９ｃが形成された。ｎＭＩＳ側
のｎ型の拡散層９ｃおよび非晶質層１０ｃの配置につい
ては、ｐＭＩＳのｐ型の拡散層９ａおよび非晶質層１０
ａと同様になっている。すなわち、非晶質層１０ｃは、
ゲート電極４ｂの端部から離れ、拡散層９ｃはゲート電
極４ｂとゲート電極側の先端部分が重なっている。ここ
で低濃度の拡散層９ａ，９ｃの最大不純物濃度は、例え
ば約１×１０20／ｃｍ3未満である。
を全面に堆積してからゲート電極４ａ，４ｂの側壁部に
選択的に残置するごとく異方性エッチングを施し、第１
ゲート側壁絶縁膜８を形成した。続いて、この第１ゲー
ト側壁絶縁膜８とゲート電極４ａ，４ｂをイオン注入阻
止マスクとしてｐＭＩＳ形成領域には、例えば加速エネ
ルギーを２ｋｅＶ、注入量を１×１０15／ｃｍ2の条件
で二フッ化ホウ素（ＢＦ2）イオンを、ｎＭＩＳ形成領
域には、例えば加速エネルギーを３ｋｅＶ、注入量を１
×１０15／ｃｍ2の条件でヒ素イオンを各々選択的に注
入した。このイオン注入により、基板１の主面には、例
えば約１０ｎｍ厚の非晶質層１０ａを含むソースおよび
ドレイン用のｐ型の拡散層９ａ，９ａと、非晶質層（非
晶質層または第１非晶質層）１０ｃを含むソースおよび
ドレイン用の不純物濃度の低いｎ型の拡散層（拡散層ま
たは第１拡散層）９ｃ，９ｃが形成された。ｎＭＩＳ側
のｎ型の拡散層９ｃおよび非晶質層１０ｃの配置につい
ては、ｐＭＩＳのｐ型の拡散層９ａおよび非晶質層１０
ａと同様になっている。すなわち、非晶質層１０ｃは、
ゲート電極４ｂの端部から離れ、拡散層９ｃはゲート電
極４ｂとゲート電極側の先端部分が重なっている。ここ
で低濃度の拡散層９ａ，９ｃの最大不純物濃度は、例え
ば約１×１０20／ｃｍ3未満である。
【００５９】次いで、例えば厚さ６０ｎｍのシリコン酸
化膜を基板１の主面全面に堆積した後、異方性ドライエ
ッチングを施してゲート電極４ａ，４ｂおよび第１ゲー
ト側壁絶縁膜８の側壁に選択的に第２ゲート側壁絶縁膜
１３を形成した。続いて、上記第２ゲート側壁絶縁膜１
３およびゲート電極４ａ，４ｂをイオン注入阻止マスク
として、ｐＭＩＳ形成領域には、例えば加速エネルギー
を１５ｋｅＶ、注入量を３×１０15／ｃｍ2の条件で二
フッ化ホウ素イオンを、ｎＭＩＳ形成領域には、例えば
加速エネルギーを４０ｋｅＶ、注入量を３×１０15／ｃ
ｍ2の条件でヒ素（Ａｓ）イオンを各々選択的に注入し
た。このイオン注入により非晶質層１０ｂを含むソース
およびドレイン用の深いｐ型の拡散層９ｂ，９ｂと、非
晶質層（第２非晶質層）１０ｄを含むソースおよびドレ
イン用の深いｎ型の拡散層（第２拡散層）９ｄ，９ｄが
形成された。
化膜を基板１の主面全面に堆積した後、異方性ドライエ
ッチングを施してゲート電極４ａ，４ｂおよび第１ゲー
ト側壁絶縁膜８の側壁に選択的に第２ゲート側壁絶縁膜
１３を形成した。続いて、上記第２ゲート側壁絶縁膜１
３およびゲート電極４ａ，４ｂをイオン注入阻止マスク
として、ｐＭＩＳ形成領域には、例えば加速エネルギー
を１５ｋｅＶ、注入量を３×１０15／ｃｍ2の条件で二
フッ化ホウ素イオンを、ｎＭＩＳ形成領域には、例えば
加速エネルギーを４０ｋｅＶ、注入量を３×１０15／ｃ
ｍ2の条件でヒ素（Ａｓ）イオンを各々選択的に注入し
た。このイオン注入により非晶質層１０ｂを含むソース
およびドレイン用の深いｐ型の拡散層９ｂ，９ｂと、非
晶質層（第２非晶質層）１０ｄを含むソースおよびドレ
イン用の深いｎ型の拡散層（第２拡散層）９ｄ，９ｄが
形成された。
【００６０】次いで、前記実施の形態４と同様に、基板
１の主面上に、シリコン酸化膜２２および積層導体膜２
３を下層から順に堆積した後、前記実施の形態２〜４と
同様に、基板１の主面に対してレーザー光Ｌを照射し
た。このレーザー光照射により非晶質層１０ａ，１０
ｂ，１０ｃ，１０ｄは、前記実施の形態４と同様に、溶
融化され液相から固相へと結晶回復がなされ、図１８に
示すように、高濃度不純物分布を有する断面矩形状のｐ
型の拡散層１２ａ、ｐ型の拡散層１２ｂ、ｎ型の拡散層
（第１領域）１２ｃおよびｎ型の拡散層（第２領域）１
２ｄが形成される。ｎ型の拡散層１２ｃ，１２ｄは、導
電型が異なるだけで基本的にそれぞれｐ型の拡散層１２
ａ，１２ｂと同様の不純物分布となる。このようにして
ｐＭＩＳＱｐおよびｎＭＩＳＱｎを形成する。シリコン
酸化膜２２および積層導体膜２３を選択的に除去した
後、前記実施の形態１と同様に、基板１の主面上に絶縁
膜１５を堆積した後、絶縁膜１５の所望の位置に開口１
６ａ，１６ｂを形成する。開口１６ａは平面円形状、開
口１６ｂは平面矩形状の開口を例示している。その後、
前記実施の形態１と同様に、開口１６ａ，１６ｂ内に導
体膜を埋め込み、それぞれプラグ１７ａおよび配線１７
ｂを形成する。このようにして本実施の形態５の半導体
装置を製造する。
１の主面上に、シリコン酸化膜２２および積層導体膜２
３を下層から順に堆積した後、前記実施の形態２〜４と
同様に、基板１の主面に対してレーザー光Ｌを照射し
た。このレーザー光照射により非晶質層１０ａ，１０
ｂ，１０ｃ，１０ｄは、前記実施の形態４と同様に、溶
融化され液相から固相へと結晶回復がなされ、図１８に
示すように、高濃度不純物分布を有する断面矩形状のｐ
型の拡散層１２ａ、ｐ型の拡散層１２ｂ、ｎ型の拡散層
（第１領域）１２ｃおよびｎ型の拡散層（第２領域）１
２ｄが形成される。ｎ型の拡散層１２ｃ，１２ｄは、導
電型が異なるだけで基本的にそれぞれｐ型の拡散層１２
ａ，１２ｂと同様の不純物分布となる。このようにして
ｐＭＩＳＱｐおよびｎＭＩＳＱｎを形成する。シリコン
酸化膜２２および積層導体膜２３を選択的に除去した
後、前記実施の形態１と同様に、基板１の主面上に絶縁
膜１５を堆積した後、絶縁膜１５の所望の位置に開口１
６ａ，１６ｂを形成する。開口１６ａは平面円形状、開
口１６ｂは平面矩形状の開口を例示している。その後、
前記実施の形態１と同様に、開口１６ａ，１６ｂ内に導
体膜を埋め込み、それぞれプラグ１７ａおよび配線１７
ｂを形成する。このようにして本実施の形態５の半導体
装置を製造する。
【００６１】このような本実施の形態５によれば、ゲー
ト長６０ｎｍのｎＭＩＳＱｎのソースおよびドレイン用
の浅い拡散層９ｃ，９ｃの接合深さは、例えば約２０ｎ
ｍ、シート抵抗は、例えば１００W／□程度であり、ｐ
ＭＩＳＱｐのソースおよびドレイン用の浅い拡散層９
ａ，９ａの接合深さは、例えば約２０ｎｍ、シート抵抗
は、例えば３００W／□程度にでき、通常の活性化処理
に比べて格段に浅接合化および低抵抗化を実現すること
ができた。上記の接合特性改善により電源電圧１Ｖの条
件において、本発明者らが検討した６０ｎｍのゲート長
を有するｎＭＩＳによるチャネル幅１mｍ当たりのソー
スおよびドレイン間電流は、例えば０．６５ｍＡ／m
ｍ、ゲート電圧が０Ｖにおける漏洩電流は、例えば８．
２×１０-9Ａ／mｍであったのに対し、本実施の形態５
による同一寸法のｎＭＩＳＱｎによるチャネル幅１mｍ
当たりのソースおよびドレイン間電流は、例えば０．８
ｍＡ／mｍと２割以上の改善と、ゲート電圧が０Ｖにお
ける漏洩電流は、例えば５．６×１０-10Ａ／mｍと低漏
洩化が達成され、かつ、閾電圧値のゲート長依存性も小
さくなり更に微細ゲート電極長のＭＩＳも正常に動作す
ることが確認された。
ト長６０ｎｍのｎＭＩＳＱｎのソースおよびドレイン用
の浅い拡散層９ｃ，９ｃの接合深さは、例えば約２０ｎ
ｍ、シート抵抗は、例えば１００W／□程度であり、ｐ
ＭＩＳＱｐのソースおよびドレイン用の浅い拡散層９
ａ，９ａの接合深さは、例えば約２０ｎｍ、シート抵抗
は、例えば３００W／□程度にでき、通常の活性化処理
に比べて格段に浅接合化および低抵抗化を実現すること
ができた。上記の接合特性改善により電源電圧１Ｖの条
件において、本発明者らが検討した６０ｎｍのゲート長
を有するｎＭＩＳによるチャネル幅１mｍ当たりのソー
スおよびドレイン間電流は、例えば０．６５ｍＡ／m
ｍ、ゲート電圧が０Ｖにおける漏洩電流は、例えば８．
２×１０-9Ａ／mｍであったのに対し、本実施の形態５
による同一寸法のｎＭＩＳＱｎによるチャネル幅１mｍ
当たりのソースおよびドレイン間電流は、例えば０．８
ｍＡ／mｍと２割以上の改善と、ゲート電圧が０Ｖにお
ける漏洩電流は、例えば５．６×１０-10Ａ／mｍと低漏
洩化が達成され、かつ、閾電圧値のゲート長依存性も小
さくなり更に微細ゲート電極長のＭＩＳも正常に動作す
ることが確認された。
【００６２】（実施の形態６）本実施の形態６において
は、ＭＩＳのチャネルの抵抗を下げる方法の一例を説明
する。
は、ＭＩＳのチャネルの抵抗を下げる方法の一例を説明
する。
【００６３】図１９および図２０は、本実施の形態６の
半導体装置の製造工程中における要部断面図である。本
実施の形態６は、前記実施の形態４で説明したのとほぼ
同じである。異なるのは、次の２つである。第１は、図
１９に示すように、ゲート電極形成用の多結晶シリコン
膜４のパターニング後、第１ゲート側壁絶縁膜８の形成
の前に、多結晶シリコン膜４を注入阻止マスクとして、
例えば二フッ化ホウ素（ＢＦ2）を注入量２×１０14／
ｃｍ2、加速エネルギーを１ｋｅＶの条件でイオン注入
することにより、非晶質層の形成を伴わない比較的高濃
度で、かつ、極浅接合のソースおよびドレイン用のｐ型
の拡散層２４，２４を基板１に別途形成したことであ
る。前記した実施の形態１〜５においては、ゲート電極
の側面に第１ゲート側壁絶縁膜８を形成した後に、浅い
拡散層形成用の不純物導入工程を行っているので、浅い
拡散層（拡散層表面において、例えば１０19／ｃｍ3程
度の表面不純物濃度領域を有する）がゲート電極と重な
らずゲート電極の端部から離れてしまう場合も想定され
る。この離れてしまっている領域は、ゲート電界により
直接制御されず、直列抵抗の増加としてＭＩＳの大電流
化を阻害する恐れがある。そこで、本実施の形態６にお
いては、第１ゲート側壁絶縁膜８の形成前に、ゲート電
極をイオン注入マスクとする浅接合の中濃度イオン注入
を予め施し、上記拡散層２４を形成しておく手法を用い
る。ここで、上記拡散層２４を形成するための上記中濃
度イオン注入においては、非晶質化が生じない程度の不
純物濃度で可能な限り高濃度に設定することが望まし
く、例えば１×１０19／ｃｍ3の表面不純物濃度が適当
である。
半導体装置の製造工程中における要部断面図である。本
実施の形態６は、前記実施の形態４で説明したのとほぼ
同じである。異なるのは、次の２つである。第１は、図
１９に示すように、ゲート電極形成用の多結晶シリコン
膜４のパターニング後、第１ゲート側壁絶縁膜８の形成
の前に、多結晶シリコン膜４を注入阻止マスクとして、
例えば二フッ化ホウ素（ＢＦ2）を注入量２×１０14／
ｃｍ2、加速エネルギーを１ｋｅＶの条件でイオン注入
することにより、非晶質層の形成を伴わない比較的高濃
度で、かつ、極浅接合のソースおよびドレイン用のｐ型
の拡散層２４，２４を基板１に別途形成したことであ
る。前記した実施の形態１〜５においては、ゲート電極
の側面に第１ゲート側壁絶縁膜８を形成した後に、浅い
拡散層形成用の不純物導入工程を行っているので、浅い
拡散層（拡散層表面において、例えば１０19／ｃｍ3程
度の表面不純物濃度領域を有する）がゲート電極と重な
らずゲート電極の端部から離れてしまう場合も想定され
る。この離れてしまっている領域は、ゲート電界により
直接制御されず、直列抵抗の増加としてＭＩＳの大電流
化を阻害する恐れがある。そこで、本実施の形態６にお
いては、第１ゲート側壁絶縁膜８の形成前に、ゲート電
極をイオン注入マスクとする浅接合の中濃度イオン注入
を予め施し、上記拡散層２４を形成しておく手法を用い
る。ここで、上記拡散層２４を形成するための上記中濃
度イオン注入においては、非晶質化が生じない程度の不
純物濃度で可能な限り高濃度に設定することが望まし
く、例えば１×１０19／ｃｍ3の表面不純物濃度が適当
である。
【００６４】第２に異なるのは、第１ゲート側壁絶縁膜
８として、シリコン酸化膜の代わりにシリコン酸化膜よ
り比誘電率の大きな絶縁膜であるアルミニウムの酸化膜
を用いたことである。この高誘電率膜としては、例えば
チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚ
ｒ）、ハフニウム（Ｈｆ）、パラジウム（Ｐｒ）または
ランタン（Ｌａ）の酸化膜または窒化膜あるいはシリケ
ート膜であっても良い。
８として、シリコン酸化膜の代わりにシリコン酸化膜よ
り比誘電率の大きな絶縁膜であるアルミニウムの酸化膜
を用いたことである。この高誘電率膜としては、例えば
チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚ
ｒ）、ハフニウム（Ｈｆ）、パラジウム（Ｐｒ）または
ランタン（Ｌａ）の酸化膜または窒化膜あるいはシリケ
ート膜であっても良い。
【００６５】上記拡散層２４および第１ゲート側壁絶縁
膜８の形成工程を経た後、前記実施の形態４と同様に、
非晶質層１０ａを含む拡散層９ａの形成工程、第２ゲー
ト側壁絶縁膜１３の形成工程、非晶質層１０ｂを含む拡
散層９ｂの形成工程、シリコン酸化膜２２の形成工程お
よび積層導体膜２３の形成工程を経て、前記実施の形態
４と同様のレーザー光照射処理を基板１の主面に対して
施す。これにより、非晶質層１０ａ，１０ｂを溶融、再
結晶化して図２０に示すように拡散層１２ａ，１２ｂを
形成する。続いて、前記実施の形態４と同様の工程を経
て本実施の形態６のｐＭＩＳＱｐを有する半導体装置を
製造した。
膜８の形成工程を経た後、前記実施の形態４と同様に、
非晶質層１０ａを含む拡散層９ａの形成工程、第２ゲー
ト側壁絶縁膜１３の形成工程、非晶質層１０ｂを含む拡
散層９ｂの形成工程、シリコン酸化膜２２の形成工程お
よび積層導体膜２３の形成工程を経て、前記実施の形態
４と同様のレーザー光照射処理を基板１の主面に対して
施す。これにより、非晶質層１０ａ，１０ｂを溶融、再
結晶化して図２０に示すように拡散層１２ａ，１２ｂを
形成する。続いて、前記実施の形態４と同様の工程を経
て本実施の形態６のｐＭＩＳＱｐを有する半導体装置を
製造した。
【００６６】このように本実施の形態６のｐＭＩＳＱｐ
においては、ゲート電極形成用の多結晶シリコン４の端
部と重なるように基板１の主面にソースおよびドレイン
用の極浅接合の拡散層２４，２４が形成されている。こ
の拡散層２４は、レーザー光照射による溶融化に対して
は何ら寄与しないが溶融化により形成された断面矩形状
の高濃度分布を有するソースおよびドレイン用の拡散層
１２ａとチャネルに至る領域の直列抵抗を低減する効果
を有する。
においては、ゲート電極形成用の多結晶シリコン４の端
部と重なるように基板１の主面にソースおよびドレイン
用の極浅接合の拡散層２４，２４が形成されている。こ
の拡散層２４は、レーザー光照射による溶融化に対して
は何ら寄与しないが溶融化により形成された断面矩形状
の高濃度分布を有するソースおよびドレイン用の拡散層
１２ａとチャネルに至る領域の直列抵抗を低減する効果
を有する。
【００６７】また、高誘電率絶縁膜による第１ゲート側
壁絶縁膜８は、ゲート電界の電極側面回り込み成分、い
わゆるフリンジ電界がより効率的に第１ゲート側壁絶縁
膜８直下の基板１の主面へ印加され、ｐ導電領域の正孔
密度上昇に寄与し、抵抗低減による大電流動作化に寄与
する。極浅接合のソースおよびドレイン用の拡散層２
４，２４の導入に関してはイオン注入条件の設定を最適
化しなければ接合深さの増加により閾電圧値のゲート長
依存性が劣化するので注意を要する。また、高誘電率絶
縁膜による第１ゲート側壁絶縁膜８の配置は、その膜厚
を厚くするとフリンジ容量の増加をもたらし、高速動作
に対する阻害要因となる。従って、第１ゲート側壁絶縁
膜８の膜厚は、例えば１０ｎｍ以下で、かつ、５ｎｍ以
上であることが本発明者による動作速度の解析から明ら
かになった。極浅接合のソースおよびドレイン用の拡散
層２４，２４の形成と、高誘電率絶縁膜による第１ゲー
ト側壁絶縁膜８の形成は、同時に実施する必要はなく、
何れか一方でもｐＭＩＳＱｐの大電流動作、すなわち、
高速動作を可能にすることができる。
壁絶縁膜８は、ゲート電界の電極側面回り込み成分、い
わゆるフリンジ電界がより効率的に第１ゲート側壁絶縁
膜８直下の基板１の主面へ印加され、ｐ導電領域の正孔
密度上昇に寄与し、抵抗低減による大電流動作化に寄与
する。極浅接合のソースおよびドレイン用の拡散層２
４，２４の導入に関してはイオン注入条件の設定を最適
化しなければ接合深さの増加により閾電圧値のゲート長
依存性が劣化するので注意を要する。また、高誘電率絶
縁膜による第１ゲート側壁絶縁膜８の配置は、その膜厚
を厚くするとフリンジ容量の増加をもたらし、高速動作
に対する阻害要因となる。従って、第１ゲート側壁絶縁
膜８の膜厚は、例えば１０ｎｍ以下で、かつ、５ｎｍ以
上であることが本発明者による動作速度の解析から明ら
かになった。極浅接合のソースおよびドレイン用の拡散
層２４，２４の形成と、高誘電率絶縁膜による第１ゲー
ト側壁絶縁膜８の形成は、同時に実施する必要はなく、
何れか一方でもｐＭＩＳＱｐの大電流動作、すなわち、
高速動作を可能にすることができる。
【００６８】（実施の形態７）本実施の形態７において
は、非晶質層の深さの制御方法の一例を説明する。
は、非晶質層の深さの制御方法の一例を説明する。
【００６９】図２１は、本実施の形態７の半導体装置の
製造工程中における要部断面図である。本実施の形態７
は、前記実施の形態６で説明したのとほぼ同じである。
異なるのは、レーザー光照射により溶融化する非晶質層
を、ＢＦ2等のような拡散層形成用の不純物の高濃度イ
オン注入のみにより形成するのではなく、例えばゲルマ
ニウム（Ｇｅ）またはシリコン（Ｓｉ）等のような接合
の特性に影響を及ぼさない材料を高濃度でイオン注入す
ることにより形成した。ここでは、特に非晶質層の深さ
をゲルマニウムやシリコン等によって制御することによ
り、レーザー光照射処理により溶融化する部分の深さを
制御している。具体的には非晶質層１０ａは、例えばゲ
ルマニウム（Ｇｅ）イオンを加速エネルギーを５ｋｅ
Ｖ、注入量を１×１０15／ｃｍ2の条件で基板１に注入
することにより形成した。しかる後、ソースおよびドレ
イン用の浅いｐ型の拡散層９ａ，９ａの形成は、例えば
ホウ素（Ｂ）を加速エネルギーを５００Ｖ、注入量を１
×１０15／ｃｍ2で基板１に注入することにより形成し
た。これにより通常は非晶質化が望めないホウ素（Ｂ）
イオン注入層においても非晶質層１０ａを形成すること
ができた。上記ゲルマニウムイオンの注入工程は、ソー
スおよびドレイン用の浅い拡散層９ａの形成のためのイ
オン注入工程の後でも良い。本実施の形態７において
は、ソースおよびドレイン用の深い拡散層９ｂ，９ｂの
形成においてもゲルマニウム（Ｇｅ）のイオン注入を実
施し、非晶質層１０ｂを形成した。この場合の上記ゲル
マニウムイオンの注入工程も、ソースおよびドレイン用
の浅い拡散層９ａの形成のためのイオン注入工程の前で
も後でもいずれでも良い。その後、図１９に示したよう
に前記実施の形態６と同様に、レーザー光照射工程を実
施することにより非晶質層１０ａ，１０ｂの選択的溶融
と再固相化により、図２０に示したように高濃度不純物
分布を有する断面矩形状のｐ型の拡散層１２ａ，１２ｂ
を形成した。このように本実施の形態７の半導体装置を
製造した。
製造工程中における要部断面図である。本実施の形態７
は、前記実施の形態６で説明したのとほぼ同じである。
異なるのは、レーザー光照射により溶融化する非晶質層
を、ＢＦ2等のような拡散層形成用の不純物の高濃度イ
オン注入のみにより形成するのではなく、例えばゲルマ
ニウム（Ｇｅ）またはシリコン（Ｓｉ）等のような接合
の特性に影響を及ぼさない材料を高濃度でイオン注入す
ることにより形成した。ここでは、特に非晶質層の深さ
をゲルマニウムやシリコン等によって制御することによ
り、レーザー光照射処理により溶融化する部分の深さを
制御している。具体的には非晶質層１０ａは、例えばゲ
ルマニウム（Ｇｅ）イオンを加速エネルギーを５ｋｅ
Ｖ、注入量を１×１０15／ｃｍ2の条件で基板１に注入
することにより形成した。しかる後、ソースおよびドレ
イン用の浅いｐ型の拡散層９ａ，９ａの形成は、例えば
ホウ素（Ｂ）を加速エネルギーを５００Ｖ、注入量を１
×１０15／ｃｍ2で基板１に注入することにより形成し
た。これにより通常は非晶質化が望めないホウ素（Ｂ）
イオン注入層においても非晶質層１０ａを形成すること
ができた。上記ゲルマニウムイオンの注入工程は、ソー
スおよびドレイン用の浅い拡散層９ａの形成のためのイ
オン注入工程の後でも良い。本実施の形態７において
は、ソースおよびドレイン用の深い拡散層９ｂ，９ｂの
形成においてもゲルマニウム（Ｇｅ）のイオン注入を実
施し、非晶質層１０ｂを形成した。この場合の上記ゲル
マニウムイオンの注入工程も、ソースおよびドレイン用
の浅い拡散層９ａの形成のためのイオン注入工程の前で
も後でもいずれでも良い。その後、図１９に示したよう
に前記実施の形態６と同様に、レーザー光照射工程を実
施することにより非晶質層１０ａ，１０ｂの選択的溶融
と再固相化により、図２０に示したように高濃度不純物
分布を有する断面矩形状のｐ型の拡散層１２ａ，１２ｂ
を形成した。このように本実施の形態７の半導体装置を
製造した。
【００７０】本実施の形態７においては、ホウ素（Ｂ）
のイオン注入に先立って（または後に）ゲルマニウム
（Ｇｅ）の高濃度イオン注入による非晶質層形成処理を
実施したことにより、ホウ素（Ｂ）のイオン注入におけ
るチャネリング現象に基づく低濃度領域の拡がりを抑制
または防止することができ、ソースおよびドレイン用の
浅い拡散層９ａ，９ａの浅接合化を実現することがで
き、閾電圧のゲート長依存性を更に短チャネル素子でも
動作できるごとく改善できた。上記ゲルマニウムまたは
シリコンに代えて、アルゴン（Ａｒ）を用いることもで
きる。
のイオン注入に先立って（または後に）ゲルマニウム
（Ｇｅ）の高濃度イオン注入による非晶質層形成処理を
実施したことにより、ホウ素（Ｂ）のイオン注入におけ
るチャネリング現象に基づく低濃度領域の拡がりを抑制
または防止することができ、ソースおよびドレイン用の
浅い拡散層９ａ，９ａの浅接合化を実現することがで
き、閾電圧のゲート長依存性を更に短チャネル素子でも
動作できるごとく改善できた。上記ゲルマニウムまたは
シリコンに代えて、アルゴン（Ａｒ）を用いることもで
きる。
【００７１】（実施の形態８）本実施の形態８において
は、レーザー光照射処理温度を低減する方法の一例を説
明する。
は、レーザー光照射処理温度を低減する方法の一例を説
明する。
【００７２】図２２は、本実施の形態８の半導体装置の
製造工程中における要部断面図である。本実施の形態８
は、前記実施の形態４で説明したのとほぼ同じである。
異なるのは、ソースおよびドレイン用の浅いｐ型の拡散
層９ａ，９ａを形成するためのイオン注入処理直後（ま
たは前）およびソースおよびドレイン用の深いｐ型の拡
散層９ｂ，９ｂを形成するためのイオン注入処理直後
（または前）に、例えばインジウム（Ｉｎ）等のように
シリコン（Ｓｉ）の融点を下げるように作用する不純物
を基板１にイオン注入したことである。具体的には、前
記した拡散層９ａを形成するための上記イオン注入に続
いて、例えば注入量を５×１０15／ｃｍ2、加速エネル
ギーを１０ｋｅＶの条件でインジウム（Ｉｎ）を基板１
にイオン注入した。また、前記した拡散層９ｂを形成す
るための上記イオン注入に続いて、例えば注入量を１×
１０15／ｃｍ2、加速エネルギーを２０ｋｅＶの条件で
インジウム（Ｉｎ）を基板１にイオン注入した。これに
より、拡散層９ａの表層には、インジウム（Ｉｎ）とホ
ウ素（Ｂ）とを高濃度に含む非晶質層１０ａを形成し
た。また、拡散層９ｂの表層には、インジウム（Ｉｎ）
とホウ素（Ｂ）とを高濃度に含む非晶質層１０ｂを形成
した。
製造工程中における要部断面図である。本実施の形態８
は、前記実施の形態４で説明したのとほぼ同じである。
異なるのは、ソースおよびドレイン用の浅いｐ型の拡散
層９ａ，９ａを形成するためのイオン注入処理直後（ま
たは前）およびソースおよびドレイン用の深いｐ型の拡
散層９ｂ，９ｂを形成するためのイオン注入処理直後
（または前）に、例えばインジウム（Ｉｎ）等のように
シリコン（Ｓｉ）の融点を下げるように作用する不純物
を基板１にイオン注入したことである。具体的には、前
記した拡散層９ａを形成するための上記イオン注入に続
いて、例えば注入量を５×１０15／ｃｍ2、加速エネル
ギーを１０ｋｅＶの条件でインジウム（Ｉｎ）を基板１
にイオン注入した。また、前記した拡散層９ｂを形成す
るための上記イオン注入に続いて、例えば注入量を１×
１０15／ｃｍ2、加速エネルギーを２０ｋｅＶの条件で
インジウム（Ｉｎ）を基板１にイオン注入した。これに
より、拡散層９ａの表層には、インジウム（Ｉｎ）とホ
ウ素（Ｂ）とを高濃度に含む非晶質層１０ａを形成し
た。また、拡散層９ｂの表層には、インジウム（Ｉｎ）
とホウ素（Ｂ）とを高濃度に含む非晶質層１０ｂを形成
した。
【００７３】この状態から、例えば膜厚４５ｎｍのシリ
コン酸化膜を基板１の主面全面に堆積した後、例えばＫ
ｒＦガスレーザー装置により波長２４８ｎｍ、パルス半
値幅２０ｎ秒、エネルギー密度０．６５Ｊ／ｃｍ2の条
件でレーザー光を基板１の主面に照射した。前記実施例
２，４記載の技術において、上記条件によるレーザー光
照射処理を施しても非晶質層１０ａ，１０ｂは溶融され
なかったが、本実施の形態８においては、非晶質層１０
ａ，１０ｂは溶融化され、再固相化し、結果的に高不純
物濃度の断面矩形状の不純物分布を有する拡散層１２
ａ，１２ｂ（図１２等参照）を形成することができた。
本実施の形態８と、前記実施の形態２，４との違いは、
非晶質層１０ａ，１０ｂに高濃度のインジウム（Ｉｎ）
が添加されていることである。この事実より添加したイ
ンジウム（Ｉｎ）が非晶質層１０ａ，１０ｂの融点を低
下させる働きをしたものと思われる。本発明者の検討に
よれば、インジウムをイオン注入することで、シリコン
（Ｓｉ）、すなわち、基板１の融点（例えば１４１４
℃）を、−１５０℃〜−２００℃程度下げることができ
る。すなわち、基板１の融点を１２１４℃〜１２６４℃
にできる。
コン酸化膜を基板１の主面全面に堆積した後、例えばＫ
ｒＦガスレーザー装置により波長２４８ｎｍ、パルス半
値幅２０ｎ秒、エネルギー密度０．６５Ｊ／ｃｍ2の条
件でレーザー光を基板１の主面に照射した。前記実施例
２，４記載の技術において、上記条件によるレーザー光
照射処理を施しても非晶質層１０ａ，１０ｂは溶融され
なかったが、本実施の形態８においては、非晶質層１０
ａ，１０ｂは溶融化され、再固相化し、結果的に高不純
物濃度の断面矩形状の不純物分布を有する拡散層１２
ａ，１２ｂ（図１２等参照）を形成することができた。
本実施の形態８と、前記実施の形態２，４との違いは、
非晶質層１０ａ，１０ｂに高濃度のインジウム（Ｉｎ）
が添加されていることである。この事実より添加したイ
ンジウム（Ｉｎ）が非晶質層１０ａ，１０ｂの融点を低
下させる働きをしたものと思われる。本発明者の検討に
よれば、インジウムをイオン注入することで、シリコン
（Ｓｉ）、すなわち、基板１の融点（例えば１４１４
℃）を、−１５０℃〜−２００℃程度下げることができ
る。すなわち、基板１の融点を１２１４℃〜１２６４℃
にできる。
【００７４】次いで、上記のようなレーザー光照射の
後、レーザー光照射工程の前に堆積した膜厚４５ｎｍ程
度のシリコン酸化膜を選択的に除去してから前記実施例
４と同様に、シリサイド膜１４ａ，１４ｂの形成、絶縁
膜１５、開口１６およびプラグ１７の形成工程を経て、
本実施の形態８のｐＭＩＳＱｐを有する半導体装置を製
造した。
後、レーザー光照射工程の前に堆積した膜厚４５ｎｍ程
度のシリコン酸化膜を選択的に除去してから前記実施例
４と同様に、シリサイド膜１４ａ，１４ｂの形成、絶縁
膜１５、開口１６およびプラグ１７の形成工程を経て、
本実施の形態８のｐＭＩＳＱｐを有する半導体装置を製
造した。
【００７５】本実施の形態８によれば、高濃度矩形不純
物分布のソースおよびドレインの浅接合の形成を、前記
実施の形態４の場合に比べてエネルギー密度の低い条件
で実現することができた。これにより、レーザー光照射
によるゲート電極領域への過度の加熱を生じることもな
く、従ってゲート絶縁膜３の劣化やゲート電極と基板１
間の短絡等、致命的不良の発生も低減または防止でき
た。また、ゲート電極がレーザー光の熱により位置ずれ
したり、消失してしまったりする現象を抑制または防止
でき、ゲート電極およびその周辺の信頼性を向上させる
ことができる。従って、プロセス上のマージンを広くと
ることができ、製造工程の容易性を向上させることが可
能となる。
物分布のソースおよびドレインの浅接合の形成を、前記
実施の形態４の場合に比べてエネルギー密度の低い条件
で実現することができた。これにより、レーザー光照射
によるゲート電極領域への過度の加熱を生じることもな
く、従ってゲート絶縁膜３の劣化やゲート電極と基板１
間の短絡等、致命的不良の発生も低減または防止でき
た。また、ゲート電極がレーザー光の熱により位置ずれ
したり、消失してしまったりする現象を抑制または防止
でき、ゲート電極およびその周辺の信頼性を向上させる
ことができる。従って、プロセス上のマージンを広くと
ることができ、製造工程の容易性を向上させることが可
能となる。
【００７６】図２３は、前記実施の形態４に基づくソー
ス用のｐ型の拡散層９ａの形成に関するレーザー光照射
エネルギー依存性と、本実施の形態８に基づくインジウ
ム（Ｉｎ）添加のソース用のｐ型の拡散層９ａの形成に
関するレーザー光照射エネルギー依存性とを別途試作検
討した結果を示している。この図１６から明らかな如く
非晶質層にインジウム（Ｉｎ）が添加されることにより
溶融化に要するレーザー光照射エネルギー密度は、例え
ば約１５０ｍＪ／ｃｍ2程度に低減できる。このよう
に、本実施の形態８においては、レーザー光の照射エネ
ルギーを低減できた状態で、良好な状態の拡散層１２ａ
を形成できるので、第１ゲート側壁絶縁膜８を無くした
状態とすることもできる。すなわち、第１ゲート側壁絶
縁膜８の形成を省略し、非晶質層を含むソースおよびド
レイン用のｐ型の拡散層９ａ，９ａの形成をゲート電極
形成用の多結晶シリコン膜４を注入阻止マスクとしたイ
オン注入により形成しても良い。
ス用のｐ型の拡散層９ａの形成に関するレーザー光照射
エネルギー依存性と、本実施の形態８に基づくインジウ
ム（Ｉｎ）添加のソース用のｐ型の拡散層９ａの形成に
関するレーザー光照射エネルギー依存性とを別途試作検
討した結果を示している。この図１６から明らかな如く
非晶質層にインジウム（Ｉｎ）が添加されることにより
溶融化に要するレーザー光照射エネルギー密度は、例え
ば約１５０ｍＪ／ｃｍ2程度に低減できる。このよう
に、本実施の形態８においては、レーザー光の照射エネ
ルギーを低減できた状態で、良好な状態の拡散層１２ａ
を形成できるので、第１ゲート側壁絶縁膜８を無くした
状態とすることもできる。すなわち、第１ゲート側壁絶
縁膜８の形成を省略し、非晶質層を含むソースおよびド
レイン用のｐ型の拡散層９ａ，９ａの形成をゲート電極
形成用の多結晶シリコン膜４を注入阻止マスクとしたイ
オン注入により形成しても良い。
【００７７】ただし、本実施の形態８における非晶質層
１０ａ，１０ｂの溶融温度の低温化、低エネルギー密度
化は他の不純物の添加に依っても生じ、例えばビスマス
（Ｂｉ）や鉛（Ｐｂ）であっても同様な効果が観測され
た。従って本実施の形態８において、インジウム（Ｉ
ｎ）の代わりに、ビスマス（Ｂｉ）、鉛（Ｐｂ）、ゲル
マニウム（Ｇｅ）またはアンチモン（Ｓｂ）を注入して
も良い。また、ｎＭＩＳに適用する場合には、基板１の
融点を下げる不純物として、ゲルマニウム（Ｇｅ）を用
いると良い。ゲルマニウムの場合は、ｐＭＩＳでもｎＭ
ＩＳでも使用できるので、ｐＭＩＳおよびｎＭＩＳが同
一の基板１に形成されている場合に適用するのも好まし
い。
１０ａ，１０ｂの溶融温度の低温化、低エネルギー密度
化は他の不純物の添加に依っても生じ、例えばビスマス
（Ｂｉ）や鉛（Ｐｂ）であっても同様な効果が観測され
た。従って本実施の形態８において、インジウム（Ｉ
ｎ）の代わりに、ビスマス（Ｂｉ）、鉛（Ｐｂ）、ゲル
マニウム（Ｇｅ）またはアンチモン（Ｓｂ）を注入して
も良い。また、ｎＭＩＳに適用する場合には、基板１の
融点を下げる不純物として、ゲルマニウム（Ｇｅ）を用
いると良い。ゲルマニウムの場合は、ｐＭＩＳでもｎＭ
ＩＳでも使用できるので、ｐＭＩＳおよびｎＭＩＳが同
一の基板１に形成されている場合に適用するのも好まし
い。
【００７８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００７９】例えば本実施の形態１，２．３，４，６，
７，８は、ｐＭＩＳの場合について記載したが、ｎＭＩ
Ｓに適用しても同様な効果が得られる。
７，８は、ｐＭＩＳの場合について記載したが、ｎＭＩ
Ｓに適用しても同様な効果が得られる。
【００８０】また、前記実施の形態において、レーザ照
射処理におけるレーザー光は、ＹＡＧレーザー光（波長
＝１０６４ｎｍ）等のような比較的長波長のレーザー光
を用いても良い。
射処理におけるレーザー光は、ＹＡＧレーザー光（波長
＝１０６４ｎｍ）等のような比較的長波長のレーザー光
を用いても良い。
【００８１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲ
ＡＭ（Static RAM）またはフラッシュメモリ（ＥＥＰＲ
ＯＭ；Electric Erasable Programmable Read Only Mem
ory）等のようなメモリ回路を有する半導体装置技術、
マイクロプロセッサ等のような論理回路を有する半導体
装置技術あるいは上記メモリ回路と論理回路とを同一基
板に設けている混載型の半導体装置技術にも適用でき
る。
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲ
ＡＭ（Static RAM）またはフラッシュメモリ（ＥＥＰＲ
ＯＭ；Electric Erasable Programmable Read Only Mem
ory）等のようなメモリ回路を有する半導体装置技術、
マイクロプロセッサ等のような論理回路を有する半導体
装置技術あるいは上記メモリ回路と論理回路とを同一基
板に設けている混載型の半導体装置技術にも適用でき
る。
【００８２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８３】すなわち、電界効果トランジスタのソース
およびドレイン領域において、その電界効果トランジス
タのゲート電極から離れた領域を非晶質化させた後、そ
の非晶質化させた領域をレーザー光照射により選択的に
溶融、液相化させ、さらに再結晶化させる工程を有する
ことにより、電界効果トランジスタを有する半導体装置
の信頼性を向上させることが可能となる。
およびドレイン領域において、その電界効果トランジス
タのゲート電極から離れた領域を非晶質化させた後、そ
の非晶質化させた領域をレーザー光照射により選択的に
溶融、液相化させ、さらに再結晶化させる工程を有する
ことにより、電界効果トランジスタを有する半導体装置
の信頼性を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体装置の製造
工程中の要部断面図である。
工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図３】図２の要部拡大断面図である。
【図４】図２および図３に続く半導体装置の製造工程中
の要部断面図である。
の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図６】図５に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図７】図６に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図８】図７に続く半導体装置の製造工程中の要部断面
図である。
図である。
【図９】本発明の他の実施の形態である半導体装置の製
造工程中の要部断面図である。
造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。
面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１３】本発明の他の実施の形態である半導体装置の
製造工程中の要部断面図である。
製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１５】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１７】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１９】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図２１】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２２】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。
装置の製造工程中における要部断面図である。
【図２３】本発明の実施の形態においてレーザーエネル
ギー密度とシート抵抗との関係を拡散層にインジウムを
導入した場合としない場合とで比較して示したグラフ図
である。
ギー密度とシート抵抗との関係を拡散層にインジウムを
導入した場合としない場合とで比較して示したグラフ図
である。
１ 半導体基板
２ 素子間分離絶縁領域
３ ゲート絶縁膜
４ 多結晶シリコン膜
４ａ，４ｂ ゲート電極
５ シリコン酸化膜
６ 導体膜
７ シリコン酸化膜
８ 第１ゲート側壁絶縁膜（第１側壁絶縁膜）
９ａ，９ｃ 拡散層（第１拡散層）
９ｂ，９ｄ 拡散層（第２拡散層）
１０ａ，１０ｃ 非晶質層（第１非晶質層）
１０ｂ，１０ｄ 非晶質層（第２非晶質層）
１１ シリコン酸化膜
１２ａ，１２ｃ 拡散層（第１領域）
１２ｂ，１２ｄ 拡散層（第２領域）
１３ 第２ゲート側壁絶縁膜（第２側壁絶縁膜）
１４ａ，１４ｂ シリサイド膜
１５ 絶縁膜
１６，１６ａ，１６ｂ 開口
１７ プラグ
１７ａ プラグ
１７ｂ 配線
２０ 導体膜
２１ シリコン酸化膜
２２ シリコン酸化膜
２３ 積層導体膜
２４ 拡散層
Ｑｐ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ
フロントページの続き
(72)発明者 ▲高▼濱 ▲高▼
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F140 AA01 AA06 AA13 AA21 AB03
AC32 AC33 BA01 BA20 BC06
BD01 BD09 BD10 BD11 BD12
BE07 BE08 BF04 BF05 BF06
BF11 BF15 BF17 BF18 BF20
BF21 BF30 BG09 BG11 BG12
BG28 BG34 BG37 BG44 BG45
BG51 BG53 BH15 BH21 BH22
BH49 BJ08 BJ11 BJ27 BK02
BK13 BK21 BK29 BK34 BK38
BK39 CA03 CB04 CB08 CC03
CC12 CE07 CF04
Claims (37)
- 【請求項１】 以下の工程を有することを特徴とする半
導体装置の製造方法：（ａ）半導体基板の主面上にゲー
ト絶縁膜を形成する工程、（ｂ）前記ゲート絶縁膜上に
ゲート電極を形成する工程、（ｃ）前記ゲート電極の側
壁に側壁絶縁膜を形成する工程、（ｄ）前記ゲート電極
および側壁絶縁膜をマスクとして前記半導体基板に第１
イオンを導入することにより、前記半導体基板にソース
およびドレイン用の拡散層と、前記拡散層の表層部分に
おいて前記ゲート電極から離れた位置に非晶質層とを形
成する工程、（ｅ）前記半導体基板の主面に対してレー
ザー光を照射することにより、前記非晶質層を選択的に
再結晶化させる工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記（ｂ）工程後、前記（ｃ）工程前に、前記
ゲート電極をマスクとして前記半導体基板に前記ソース
およびドレイン用の拡散層と同一導電型の拡散層を形成
するための不純物イオンを導入する工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記（ｄ）工程は、（ｄ１）前記ソースおよびドレイン
用の拡散層を形成するための不純物イオンの導入工程、
（ｄ２）前記非晶質層を形成するための元素イオンの導
入工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、前記（ｄ２）工程の元素イオンの導入工程は、
ゲルマニウムまたはシリコンの少なくとも１つのイオン
注入処理であることを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記（ｄ）工程は、（ｄ１）前記半導体基板にソースお
よびドレイン用の拡散層および前記非晶質層を形成する
ための不純物イオンの導入工程、（ｄ２）前記非晶質層
の融点を下げるための不純物イオンの導入工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、前記（ｄ２）工程の不純物イオンの導入工程
は、インジウム、ビスマス、鉛、ゲルマニウムまたはア
ンチモンの少なくとも１つのイオン注入処理であること
を特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１記載の半導体装置の製造方法に
おいて、前記レーザー光の照射処理により、前記ソース
およびドレイン用の拡散層を活性化することを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項１記載の半導体装置の製造方法に
おいて、 前記（ｂ）工程は、（ｂ１）前記ゲート絶縁膜の上面を
含む半導体基板の主面上に半導体膜を堆積する工程、
（ｂ２）前記半導体膜上に前記レーザ光の反射率を増加
させる機能を有する第１の膜を形成する工程、（ｂ３）
前記半導体膜および第１の膜をゲート電極形状にパター
ニングする工程を有することを特徴とする半導体装置の
製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、前記第１の膜は、アルミニウム系の導体膜を有
することを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８記載の半導体装置の製造方法
において、前記第１の膜は、アルミニウム系の導体膜上
に絶縁膜を堆積した積層膜を有することを特徴とする半
導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、前記（ｄ）工程後、前記半導体基板の主面
上に所望の厚さの絶縁膜を堆積した後、前記（ｅ）工程
のレーザー光の照射処理を施すことを特徴とする半導体
装置の製造方法。 - 【請求項１２】 請求項１記載の半導体装置の製造方法
において、前記（ｄ）工程後、前記半導体基板の主面上
に絶縁膜を介して熱伝導性に優れた金属膜を堆積した
後、前記（ｅ）工程のレーザー照射処理を施すことを特
徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、前記熱伝導性に優れた金属膜は、高融点金
属膜または高融点金属窒化膜であることを特徴とする半
導体装置の製造方法。 - 【請求項１４】 以下の工程を有することを特徴とする
半導体装置の製造方法：（ａ）半導体基板の主面上にゲ
ート絶縁膜を形成する工程、（ｂ）前記ゲート絶縁膜上
にゲート電極を形成する工程、（ｃ）前記ゲート電極の
側壁に第１側壁絶縁膜を形成する工程、（ｄ）前記ゲー
ト電極および第１側壁絶縁膜をマスクとして前記半導体
基板に第１イオンを導入することにより、前記半導体基
板にソースおよびドレイン用の第１拡散層と、前記第１
拡散層の表層部分において前記ゲート電極から離れた位
置に第１非晶質層とを形成する工程、（ｅ）前記（ｄ）
工程後、前記ゲート電極および第１側壁絶縁膜の側壁に
第２側壁絶縁膜を形成する工程、（ｆ）前記ゲート電
極、第１側壁絶縁膜および第２側壁絶縁膜をマスクとし
て前記半導体基板に前記第１イオンと同一導電型形成用
の第２イオンを導入することにより、前記半導体基板に
ソースおよびドレイン用の第２拡散層と、前記第２拡散
層の表層部分に第２非晶質層とを形成する工程、（ｇ）
前記半導体基板の主面に対してレーザー光を照射するこ
とにより、前記第１、第２非晶質層を選択的に再結晶化
させる工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、前記（ｂ）工程後、前記（ｃ）工程前に、
前記ゲート電極をマスクとして前記半導体基板に前記ソ
ースおよびドレイン用の拡散層と同一導電型の拡散層を
形成するための不純物イオンを導入する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１４記載の半導体装置の製造方
法において、 前記（ｄ）工程は、（ｄ１）前記半導体基板にソースお
よびドレイン用の第１拡散層を形成するための不純物イ
オンの導入工程、（ｄ２）前記第１非晶質層を形成する
ための元素イオンの導入工程とを有し、前記（ｆ）工程
は、（ｆ１）前記半導体基板にソースおよびドレイン用
の第２拡散層を形成するための不純物イオンの導入工
程、（ｆ２）前記第２非晶質層を形成するための元素イ
オンの導入工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項１７】 請求項１４記載の半導体装置の製造方
法において、 前記（ｄ）工程は、（ｄ１）前記半導体基板にソースお
よびドレイン用の第１拡散層および前記第１非晶質層を
形成するための不純物イオンの導入工程、（ｄ２）前記
第１非晶質層の融点を下げるための不純物イオンの導入
工程とを有し、 前記（ｆ）工程は、（ｆ１）前記半導体基板にソースお
よびドレイン用の第２拡散層および前記第２非晶質層を
形成するための不純物イオンの導入工程、（ｆ２）前記
第２非晶質層の融点を下げるための不純物イオンの導入
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１８】 請求項１４記載の半導体装置の製造方
法において、 前記（ｂ）工程は、（ｂ１）前記ゲート絶縁膜の上面を
含む半導体基板の主面上に、半導体膜を堆積する工程、
（ｂ２）前記半導体膜上に前記レーザ光の反射率を増加
させる機能を有する第１の膜を形成する工程、（ｂ３）
前記半導体膜および第１の膜をゲート電極形状にパター
ニングする工程を有することを特徴とする半導体装置の
製造方法。 - 【請求項１９】 請求項１８記載の半導体装置の製造方
法において、前記第１の膜は、アルミニウム系の導体膜
上に絶縁膜を堆積した積層膜を有することを特徴とする
半導体装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体装置の製造方
法において、前記（ｆ）工程後、前記半導体基板の主面
上に所望の厚さの絶縁膜を堆積した後、前記（ｇ）工程
のレーザー光の照射処理を施すことを特徴とする半導体
装置の製造方法。 - 【請求項２１】 請求項１４記載の半導体装置の製造方
法において、前記（ｆ）工程後、前記半導体基板の主面
上に絶縁膜を介して熱伝導性に優れた金属膜を堆積した
後、前記（ｇ）工程のレーザー照射処理を施すことを特
徴とする半導体装置の製造方法。 - 【請求項２２】 以下の構成の電界効果トランジスタを
有することを特徴とする半導体装置； （ａ）半導体基板上に形成されたゲート絶縁膜、（ｂ）
前記ゲート絶縁膜上に形成されたゲート電極、（ｃ）前
記ゲート電極の側壁に形成された側壁絶縁膜、（ｄ）前
記半導体基板において、前記ゲート電極と一部が平面的
に重なるように形成されたソースおよびドレイン用の拡
散層、（ｅ）前記ソースおよびドレイン用の拡散層の表
層部において、前記ゲート電極から離れるように形成さ
れ、溶融液相化された履歴を有する第１領域。 - 【請求項２３】 請求項２２記載の半導体装置におい
て、前記第１領域は、非晶質層であった履歴を有する領
域であることを特徴とする半導体装置。 - 【請求項２４】 請求項２２記載の半導体装置におい
て、前記半導体基板において、前記ソースおよびドレイ
ン用の拡散層のチャネル側端部に、前記ソースおよびド
レイン用の拡散層と電気的に接続され、かつ、前記ゲー
ト電極と少なくとも一部が平面的に重なるように、前記
ソースおよびドレイン用の拡散層と同一導電型の拡散層
を設けたことを特徴とする半導体装置。 - 【請求項２５】 請求項２２記載の半導体装置におい
て、前記ソースおよびドレイン用の拡散層には、前記第
１領域の深さを制御するための元素が含有されているこ
とを特徴とする半導体装置。 - 【請求項２６】 請求項２５記載の半導体装置におい
て、前記第１領域の深さを制御するための元素が、ゲル
マニウムまたはシリコンの少なくとも１つであることを
特徴とする半導体装置。 - 【請求項２７】 請求項２２記載の半導体装置におい
て、前記ソースおよびドレイン用の拡散層には、前記第
１領域の融点を下げるための不純物が含有されているこ
とを特徴とする半導体装置。 - 【請求項２８】 請求項２７記載の半導体装置におい
て、前記第１領域の融点を下げるための不純物が、イン
ジウム、ビスマス、鉛、ゲルマニウムまたはアンチモン
の少なくとも１つであることを特徴とする半導体装置。 - 【請求項２９】 請求項２２記載の半導体装置におい
て、前記側壁絶縁膜は、少なくとも一部がシリコン酸化
膜よりも誘電率が大きな絶縁膜で構成されたことを特徴
とする半導体装置。 - 【請求項３０】 請求項２９記載の半導体装置におい
て、前記側壁絶縁膜の一部は、シリコン、アルミニウ
ム、チタン、タンタル、ジルコニウム、ハフニウム、パ
ラジウム、ランタンの酸化膜または窒化膜またはシリケ
ート膜であることを特徴とする半導体装置。 - 【請求項３１】 請求項２２記載の半導体装置におい
て、前記ゲート電極は、金属膜を有することを特徴とす
る半導体装置。 - 【請求項３２】 請求項３１記載の半導体装置におい
て、前記ゲート電極の金属膜は、アルミニウム、チタ
ン、ニッケル、タンタル、モリブデン、タングステン、
コバルトまたはジルコニウムからなることを特徴とする
半導体装置。 - 【請求項３３】 請求項３１記載の半導体装置におい
て、前記ゲート電極は、前記ゲート絶縁膜と接する部分
に、不純物が添加された半導体膜を有することを特徴と
する半導体装置。 - 【請求項３４】 請求項２２記載の半導体装置におい
て、前記ゲート絶縁膜は、酸化シリコン膜より比誘電率
が大きな絶縁膜を有することを特徴とする半導体装置。 - 【請求項３５】 請求項３４記載の半導体装置におい
て、前記ゲート絶縁膜は、シリコン、アルミニウム、チ
タン、タンタル、ジルコニウム、ハフニウム、パラジウ
ムまたはランタンの酸化膜または窒化膜あるいはシリケ
ート膜であることを特徴とする半導体装置。 - 【請求項３６】 請求項２２記載の半導体装置におい
て、前記電界効果トランジスタは、前記電界効果トラン
ジスタの基板電位が正または負の一定電位に制御されて
動作する構成であることを特徴とする半導体装置。 - 【請求項３７】 以下の構成の電界効果トランジスタを
有することを特徴とする半導体装置； （ａ）半導体基板上に形成されたゲート絶縁膜、（ｂ）
前記ゲート絶縁膜上に形成されたゲート電極、（ｃ）前
記ゲート電極の側壁に形成された第１側壁絶縁膜、
（ｄ）前記第１側壁絶縁膜の側壁に形成された第２側壁
絶縁膜、（ｅ）前記半導体基板において、前記ゲート電
極と一部が平面的に重なるように形成されたソースおよ
びドレイン用の第１拡散層、（ｆ）前記ソースおよびド
レイン用の第１拡散層の表層部において、前記ゲート電
極から離れるように形成され、溶融液相化された履歴を
有する第１領域、（ｇ）前記半導体基板において、前記
第１拡散層と同一導電型に設定され、前記第１拡散層と
電気的に接続されるように形成されたソースおよびドレ
イン用の第２拡散層、（ｈ）前記ソースおよびドレイン
用の第２拡散層の表層部において、前記ゲート電極から
離れて形成され、溶融液相化された履歴を有する第２領
域。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026580A JP2003229568A (ja) | 2002-02-04 | 2002-02-04 | 半導体装置の製造方法および半導体装置 |
| US10/315,141 US20030146458A1 (en) | 2002-02-04 | 2002-12-10 | Semiconductor device and process for forming same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002026580A JP2003229568A (ja) | 2002-02-04 | 2002-02-04 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229568A true JP2003229568A (ja) | 2003-08-15 |
Family
ID=27654599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002026580A Withdrawn JP2003229568A (ja) | 2002-02-04 | 2002-02-04 | 半導体装置の製造方法および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030146458A1 (ja) |
| JP (1) | JP2003229568A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136351A (ja) * | 2003-10-31 | 2005-05-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| JP2007189166A (ja) * | 2006-01-16 | 2007-07-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2008124489A (ja) * | 2007-12-28 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008153442A (ja) * | 2006-12-18 | 2008-07-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009529245A (ja) * | 2006-03-08 | 2009-08-13 | アプライド マテリアルズ インコーポレイテッド | 基板に形成された熱処理構造用の方法および装置 |
| US8158498B2 (en) | 2005-03-09 | 2012-04-17 | Fujitsu Semiconductor Limited | P-channel MOS transistor and fabrication process thereof |
| JP2013058601A (ja) * | 2011-09-08 | 2013-03-28 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US8518838B2 (en) | 2006-03-08 | 2013-08-27 | Applied Materials, Inc. | Method of thermal processing structures formed on a substrate |
| CN110476229A (zh) * | 2017-03-31 | 2019-11-19 | Rnr实验室公司 | 利用激光的间接加热方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005406A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| US7105908B2 (en) * | 2003-09-05 | 2006-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cell having stepped boundary regions and methods of fabrication |
| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US7105395B2 (en) * | 2004-08-31 | 2006-09-12 | Freescale Semiconductor, Inc. | Programming and erasing structure for an NVM cell |
| US7195983B2 (en) * | 2004-08-31 | 2007-03-27 | Freescale Semiconductor, Inc. | Programming, erasing, and reading structure for an NVM cell |
| JP2006147771A (ja) * | 2004-11-18 | 2006-06-08 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
| JP5114881B2 (ja) * | 2005-07-26 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US20070052021A1 (en) * | 2005-08-23 | 2007-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, and display device, electronic device, and semiconductor device using the same |
| EP1791173A1 (en) * | 2005-11-25 | 2007-05-30 | STMicroelectronics S.r.l. | Process for manufacturing a MOSFET and corresponding MOSFET |
| JP2007227851A (ja) * | 2006-02-27 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7696019B2 (en) * | 2006-03-09 | 2010-04-13 | Infineon Technologies Ag | Semiconductor devices and methods of manufacturing thereof |
| US7341902B2 (en) | 2006-04-21 | 2008-03-11 | International Business Machines Corporation | Finfet/trigate stress-memorization method |
| JP2008016475A (ja) * | 2006-07-03 | 2008-01-24 | Renesas Technology Corp | 半導体装置 |
| US7548364B2 (en) | 2006-07-31 | 2009-06-16 | Applied Materials, Inc. | Ultra-fast beam dithering with surface acoustic wave modulator |
| US20080025354A1 (en) * | 2006-07-31 | 2008-01-31 | Dean Jennings | Ultra-Fast Beam Dithering with Surface Acoustic Wave Modulator |
| DE102007020260B4 (de) * | 2007-04-30 | 2010-04-08 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Verbessern der Transistoreigenschaften von Feldeffekttransistoren durch eine späte tiefe Implantation in Verbindung mit einem diffusionsfreien Ausheizprozess |
| DE102008056195B4 (de) * | 2007-11-08 | 2013-05-23 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Epitaxieschicht und Verfahren zum Herstellen eines Halbleiterbeuelements |
| DE102008011813B4 (de) * | 2008-02-29 | 2010-03-04 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements |
| US20110070724A1 (en) * | 2009-09-21 | 2011-03-24 | Applied Materials, Inc. | Defect-free junction formation using octadecaborane self-amorphizing implants |
| KR20120073727A (ko) * | 2010-12-27 | 2012-07-05 | 삼성전자주식회사 | 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템 |
| JP2017055046A (ja) * | 2015-09-11 | 2017-03-16 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| US20170084706A1 (en) * | 2015-09-17 | 2017-03-23 | Applied Materials, Inc. | Amorphization layer, selective, defect free superactivation |
| CN105182625A (zh) * | 2015-09-28 | 2015-12-23 | 京东方科技集团股份有限公司 | 一种显示基板及其制作方法和显示装置 |
| US9911821B2 (en) * | 2015-11-13 | 2018-03-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
| CN115020504B (zh) * | 2022-04-28 | 2023-10-20 | 上海华虹宏力半导体制造有限公司 | 硅探测器的制造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| US5888888A (en) * | 1997-01-29 | 1999-03-30 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
| US6008099A (en) * | 1998-03-30 | 1999-12-28 | Advanced Micro Devices, Inc. | Fabrication process employing a single dopant implant for formation of a drain extension region and a drain region of an LDD MOSFET using enhanced lateral diffusion |
| KR100284905B1 (ko) * | 1998-10-16 | 2001-04-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| US6297115B1 (en) * | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
| US6225176B1 (en) * | 1999-02-22 | 2001-05-01 | Advanced Micro Devices, Inc. | Step drain and source junction formation |
| US6284630B1 (en) * | 1999-10-20 | 2001-09-04 | Advanced Micro Devices, Inc. | Method for fabrication of abrupt drain and source extensions for a field effect transistor |
| US6365446B1 (en) * | 2000-07-03 | 2002-04-02 | Chartered Semiconductor Manufacturing Ltd. | Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process |
| US6365476B1 (en) * | 2000-10-27 | 2002-04-02 | Ultratech Stepper, Inc. | Laser thermal process for fabricating field-effect transistors |
| US6391731B1 (en) * | 2001-02-15 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Activating source and drain junctions and extensions using a single laser anneal |
| US6534373B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | MOS transistor with reduced floating body effect |
| US6555439B1 (en) * | 2001-12-18 | 2003-04-29 | Advanced Micro Devices, Inc. | Partial recrystallization of source/drain region before laser thermal annealing |
-
2002
- 2002-02-04 JP JP2002026580A patent/JP2003229568A/ja not_active Withdrawn
- 2002-12-10 US US10/315,141 patent/US20030146458A1/en not_active Abandoned
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7585739B2 (en) | 2003-10-31 | 2009-09-08 | Fujitsu Microelectronics Limited | Semiconductor device and method of fabricating the same |
| US7321151B2 (en) | 2003-10-31 | 2008-01-22 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| JP2005136351A (ja) * | 2003-10-31 | 2005-05-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7663187B2 (en) | 2003-10-31 | 2010-02-16 | Fujitsu Microelectronics Limited | Semiconductor device and method of fabricating the same |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| US8158498B2 (en) | 2005-03-09 | 2012-04-17 | Fujitsu Semiconductor Limited | P-channel MOS transistor and fabrication process thereof |
| JP2007189166A (ja) * | 2006-01-16 | 2007-07-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| TWI463568B (zh) * | 2006-03-08 | 2014-12-01 | Applied Materials Inc | 用於熱處理形成於基材上之結構的方法及設備 |
| JP2009529245A (ja) * | 2006-03-08 | 2009-08-13 | アプライド マテリアルズ インコーポレイテッド | 基板に形成された熱処理構造用の方法および装置 |
| US8518838B2 (en) | 2006-03-08 | 2013-08-27 | Applied Materials, Inc. | Method of thermal processing structures formed on a substrate |
| US10141191B2 (en) | 2006-03-08 | 2018-11-27 | Applied Materials, Inc. | Method of thermal processing structures formed on a substrate |
| US10840100B2 (en) | 2006-03-08 | 2020-11-17 | Applied Materials, Inc. | Method of thermal processing structures formed on a substrate |
| JP2008153442A (ja) * | 2006-12-18 | 2008-07-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008124489A (ja) * | 2007-12-28 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2013058601A (ja) * | 2011-09-08 | 2013-03-28 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US9105709B2 (en) | 2011-09-08 | 2015-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| CN110476229A (zh) * | 2017-03-31 | 2019-11-19 | Rnr实验室公司 | 利用激光的间接加热方法 |
| JP2020516085A (ja) * | 2017-03-31 | 2020-05-28 | アールエヌアール ラボラトリー インコーポレイテッド | レーザを用いた間接加熱方法 |
| CN110476229B (zh) * | 2017-03-31 | 2023-06-20 | Rnr实验室公司 | 利用激光的间接加热方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030146458A1 (en) | 2003-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003229568A (ja) | 半導体装置の製造方法および半導体装置 | |
| US6274488B1 (en) | Method of forming a silicide region in a Si substrate and a device having same | |
| JP3746246B2 (ja) | 半導体装置の製造方法 | |
| US6403434B1 (en) | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric | |
| US7682892B2 (en) | MOS device and process having low resistance silicide interface using additional source/drain implant | |
| US6800513B2 (en) | Manufacturing semiconductor device including forming a buried gate covered by an insulative film and a channel layer | |
| US6300208B1 (en) | Methods for annealing an integrated device using a radiant energy absorber layer | |
| US20060273409A1 (en) | High performance CMOS with metal-gate and Schottky source/drain | |
| JP2002329864A (ja) | 半導体装置及びその製造方法 | |
| JP2004221226A (ja) | 半導体装置の製造方法 | |
| JP2004363355A (ja) | 半導体装置及びその製造方法 | |
| KR20040029423A (ko) | 반도체 게이트의 도핑 방법 | |
| US20040009644A1 (en) | Method for manufacturing channel gate type field effect transistor | |
| JP4455441B2 (ja) | 半導体装置の製造方法 | |
| TWI398912B (zh) | 製造半導體元件的方法與半導體元件 | |
| JP2007220755A (ja) | 半導体装置及びその製造方法 | |
| US6420264B1 (en) | Method of forming a silicide region in a Si substrate and a device having same | |
| US6825115B1 (en) | Post silicide laser thermal annealing to avoid dopant deactivation | |
| US9178063B2 (en) | Semiconductor device | |
| JP2009130243A (ja) | 半導体装置の製造方法 | |
| US7098120B2 (en) | Method of manufacturing semiconductor devices | |
| KR20050067534A (ko) | 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법 | |
| US20030227062A1 (en) | Semiconductor device and method of fabricating the same | |
| JP2005101196A (ja) | 半導体集積回路装置の製造方法 | |
| JPWO2004114413A1 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |