JP2008124489A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ソース/ドレインの横方向拡散を確実に抑止し、更なる微細化及び高性能化の要請を満たし、信頼性の高い半導体装置を実現する。
【解決手段】 ゲート電極2をマスクとしたイオン注入によりエクステンション領域3を形成した後、ゲート電極2及び第1のサイドウォール4をマスクとして、ソース/ドレイン5の不純物の拡散抑制機能を有する物質をイオン注入し、半導体基板1の表層のサイドウォール4に整合する部位を非晶質化してアモルファス状態の拡散抑制領域6を形成する。
【選択図】 図1
【解決手段】 ゲート電極2をマスクとしたイオン注入によりエクステンション領域3を形成した後、ゲート電極2及び第1のサイドウォール4をマスクとして、ソース/ドレイン5の不純物の拡散抑制機能を有する物質をイオン注入し、半導体基板1の表層のサイドウォール4に整合する部位を非晶質化してアモルファス状態の拡散抑制領域6を形成する。
【選択図】 図1
Description
本発明は、ゲート及びソース/ドレインを有する半導体装置の製造方法に関する。
近時では、半導体装置の更なる微細化が要求されており、例えばエクステンション構造のMOSトランジスタでは、深接合であるソース/ドレインを浅く形成する工夫がなされている。
具体的には、n型MOSトランジスタを形成する技術としては、ゲート電極及びサイドウォールをマスクとして砒素(As)をイオン注入して表面を非晶質(アモルファス)状態にしておき、続いて同じマスクを用いてアモルファス部位にリン(P)をイオン注入してn型ソース/ドレインを形成する(特許文献1参照)。また、p型MOSトランジスタを形成する技術としては、ゲート電極及びサイドウォールをマスクとしてシリコン(Si)をイオン注入して表面を非晶質(アモルファス)状態にしておき、続いて同じマスクを用いてアモルファス部位にホウ素(B)をイオン注入してp型ソース/ドレインを形成する(特許文献2参照)。
具体的には、n型MOSトランジスタを形成する技術としては、ゲート電極及びサイドウォールをマスクとして砒素(As)をイオン注入して表面を非晶質(アモルファス)状態にしておき、続いて同じマスクを用いてアモルファス部位にリン(P)をイオン注入してn型ソース/ドレインを形成する(特許文献1参照)。また、p型MOSトランジスタを形成する技術としては、ゲート電極及びサイドウォールをマスクとしてシリコン(Si)をイオン注入して表面を非晶質(アモルファス)状態にしておき、続いて同じマスクを用いてアモルファス部位にホウ素(B)をイオン注入してp型ソース/ドレインを形成する(特許文献2参照)。
上述の技術を用いて、ソース/ドレイン形成前にその形成部位をアモルファス化させておくことにより、接合を比較的浅くすることはできる。しかしながら、半導体装置の更なる微細化が進むにつれて、ソース/ドレインの不純物の横方向への拡散抑制の要求が益々厳しくなってきている。そして、微細化と共に高性能化の要求も満たすことが必須である。先ず、ジャンクションリークを低減させるには、深接合のソース/ドレインをある程度の深さに維持しなければならない。更に、コンタクト抵抗及びシート抵抗を低減させるには、ソース/ドレインをより高濃度に形成することが必要である。そのため、横方向拡散が必然的に大きくなり、エクステンション領域まで拡散してしまい、ロールオフ特性が悪化するという問題がある。
本発明は、上記の問題に鑑みてなされたものであり、ソース/ドレインの横方向拡散を確実に抑止し、更なる微細化及び高性能化の要請を満たし、信頼性の高い半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体領域上に絶縁膜を介してゲート形成する工程と、前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第1の不純物拡散領域を形成する工程と、前記ゲートの両側面に第1のサイドウォールを形成する工程と、
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第3の不純物拡散領域を前記第1の不純物拡散領域より深く形成する工程と、前記ゲートの両側面で前記第1のサイドウォールを覆うように第2のサイドウォールを形成する工程と、前記ゲート、前記第1及び第2のサイドウォールをマスクとして前記半導体領域の表層に前記第1の不純物拡散領域よりも深く不純物を導入し、第2の不純物拡散領域を形成する工程とを含む。
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第3の不純物拡散領域を前記第1の不純物拡散領域より深く形成する工程と、前記ゲートの両側面で前記第1のサイドウォールを覆うように第2のサイドウォールを形成する工程と、前記ゲート、前記第1及び第2のサイドウォールをマスクとして前記半導体領域の表層に前記第1の不純物拡散領域よりも深く不純物を導入し、第2の不純物拡散領域を形成する工程とを含む。
本発明によれば、ソース/ドレインの横方向拡散を確実に抑止し、更なる微細化及び高性能化の要請を満たし、信頼性の高い半導体装置を実現することができる。
−本発明の基本骨子−
初めに、本発明の基本骨子について説明する。
本発明者は、エクステンション構造のMOSトランジスタにおいて、深接合のソース/ドレインをある程度深さを確保して高濃度に形成するも、ソース/ドレインの横方向拡散を確実に抑止すべく、エクステンション領域(第1の領域)とソース/ドレイン(第2の領域)との間に、両者を隔てるように拡散抑制領域を設けることに想到した。
初めに、本発明の基本骨子について説明する。
本発明者は、エクステンション構造のMOSトランジスタにおいて、深接合のソース/ドレインをある程度深さを確保して高濃度に形成するも、ソース/ドレインの横方向拡散を確実に抑止すべく、エクステンション領域(第1の領域)とソース/ドレイン(第2の領域)との間に、両者を隔てるように拡散抑制領域を設けることに想到した。
従来のMOSトランジスタでは、図1(a)に示すように、半導体領域、ここでは半導体基板1に形成されたゲート電極2をマスクとしたイオン注入によりエクステンション領域3を、続いてゲート電極2及び第1のサイドウォール4をマスクとしてソース/ドレイン5を形成しており、図中矢印Aで示すようにソース/ドレイン5から不純物の横方向拡散が生じてしまう。
これに対して本発明のMOSトランジスタでは、図1(b)に示すように、ゲート電極2をマスクとしたイオン注入によりエクステンション領域3を形成した後、ゲート電極2及び第1のサイドウォール4をマスクとして、ソース/ドレイン5の不純物の拡散抑制機能を有する物質(拡散抑制元素)をイオン注入し、半導体基板1の表層のサイドウォール4に整合する部位を非晶質化してアモルファス状態の拡散抑制領域6を形成する。そして、ゲート電極2、第1のサイドウォール4及び第2のサイドウォール7をマスクとしたイオン注入により、前記表層の第2のサイドウォール7に整合する部位にソース/ドレイン5を形成する。
拡散抑制元素としては、エクステンション領域3及びソース/ドレイン5の不純物がn型不純物である場合には、砒素(As),ゲルマニウム(Ge),窒素(N),フッ素(F)及び炭素(C)から選ばれた少なくとも1種を、エクステンション領域3及びソース/ドレイン5の不純物がp型不純物である場合には、ゲルマニウム(Ge),窒素(N),フッ素(F),炭素(C)及びインジウム(In)から選ばれた少なくとも1種をそれぞれ用いることが好適である。
このようにして、エクステンション領域3とソース/ドレイン4とが拡散抑制領域6で隔てられ、ソース/ドレインからの不純物の横方向拡散が拡散抑制領域6で確実に抑止される。従って、ソース/ドレインの比較的深く高不純物濃度に形成して、ロールオフ特性を劣化させることなく、ジャンクションリークの低減及びコンタクト抵抗及びシート抵抗の低減を可能とし、MOSトランジスタの更なる微細化及び高性能化を実現することができる。
−本発明の具体的な実施形態−
以下、本発明の具体的な実施形態について図面を参照しながら詳細に説明する。ここでは、半導体装置としてCMOSトランジスタを例示し、便宜上その構成を製造方法と共に述べる。
以下、本発明の具体的な実施形態について図面を参照しながら詳細に説明する。ここでは、半導体装置としてCMOSトランジスタを例示し、便宜上その構成を製造方法と共に述べる。
図2〜図5は、本実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図2(a)に示すように、p型のシリコン半導体基板11の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むSTI(Shallow Trench Isolation)法による素子分離構造12を形成し、活性領域13a,13bを画定する。ここで、活性領域13aがnMOSトランジスタの形成領域、活性領域13bがpMOSトランジスタの形成領域となる。そして、活性領域13aにはp型不純物、活性領域13bにはn型不純物をそれぞれイオン注入し、p型ウェル14a及びn型ウェル14bをそれぞれ形成する。
先ず、図2(a)に示すように、p型のシリコン半導体基板11の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むSTI(Shallow Trench Isolation)法による素子分離構造12を形成し、活性領域13a,13bを画定する。ここで、活性領域13aがnMOSトランジスタの形成領域、活性領域13bがpMOSトランジスタの形成領域となる。そして、活性領域13aにはp型不純物、活性領域13bにはn型不純物をそれぞれイオン注入し、p型ウェル14a及びn型ウェル14bをそれぞれ形成する。
続いて、図2(b)に示すように、p型ウェル14a及びn型ウェル14bの表面に酸窒化法によりシリコン酸窒化からなるゲート絶縁膜15を形成した後、CVD法により多結晶シリコン膜を堆積し、この多結晶シリコン膜(及びゲート絶縁膜15)をフォトリソグラフィー及びそれに続くドライエッチングにより加工して、ゲート電極16をパターン形成する。なお、ゲート絶縁膜15はシリコン酸化膜で形成しても良い。
続いて、先ず活性領域13aにエクステンション領域及びポケット領域を形成する。
具体的には、図2(c)に示すように、活性領域13bをフォトレジスト31で覆い、ゲート電極16及びフォトレジスト31をマスクとして、活性領域13aの表層にn型不純物、ここでは砒素(As)を加速エネルギーが1keV〜5keV、ドーズ量が5×1014/cm2〜2×1015/cm2、傾斜角(基板表面における法線からの傾斜角度)が0°の注入条件でイオン注入して、エクステンション領域17aを形成する。
具体的には、図2(c)に示すように、活性領域13bをフォトレジスト31で覆い、ゲート電極16及びフォトレジスト31をマスクとして、活性領域13aの表層にn型不純物、ここでは砒素(As)を加速エネルギーが1keV〜5keV、ドーズ量が5×1014/cm2〜2×1015/cm2、傾斜角(基板表面における法線からの傾斜角度)が0°の注入条件でイオン注入して、エクステンション領域17aを形成する。
続いて、同様にゲート電極16及びフォトレジスト31をマスクとして、活性領域13aの表層にp型不純物、ここではインジウム(In)を加速エネルギーが30keV〜100keV、ドーズ量が5×1012/cm2〜1.5×1013/cm2、傾斜角が0°〜45°の注入条件で4方向からイオン注入(4回のイオン注入)して、ポケット領域18aを形成する。その後、フォトレジスト31を灰化処理等により除去する。
続いて、今度は活性領域13bにエクステンション領域及びポケット領域を形成する。
具体的には、図3(a)に示すように、活性領域13aをフォトレジスト32で覆い、ゲート電極16及びフォトレジスト32をマスクとして、活性領域13bの表層にp型不純物、ここではホウ素(B)を加速エネルギーが0.1keV〜1keV、ドーズ量が5×1014/cm2〜2×1015/cm2、傾斜角が0°の注入条件でイオン注入して、エクステンション領域17bを形成する。
具体的には、図3(a)に示すように、活性領域13aをフォトレジスト32で覆い、ゲート電極16及びフォトレジスト32をマスクとして、活性領域13bの表層にp型不純物、ここではホウ素(B)を加速エネルギーが0.1keV〜1keV、ドーズ量が5×1014/cm2〜2×1015/cm2、傾斜角が0°の注入条件でイオン注入して、エクステンション領域17bを形成する。
続いて、同様にゲート電極16及びフォトレジスト32をマスクとして、活性領域13bの表層にn型不純物、ここではアンチモン(Sb)を加速エネルギーが30keV〜100keV、ドーズ量が5×1012/cm2〜1.5×1013/cm2、傾斜角が0°〜45°の注入条件で4方向からイオン注入(4回のイオン注入)して、ポケット領域18bを形成する。その後、フォトレジスト32を灰化処理等により除去する。
続いて、図3(b)に示すように、活性領域13a,13bを含む半導体基板1の全面に絶縁膜を堆積し、このシリコン酸化膜の全面を異方性ドライエッチング(エッチバック)して、ゲート電極16の両側面のみにシリコン酸化膜を堆積し、膜厚10nm〜50nm程度に第1のサイドウォール19を形成する。ここで、第1のサイドウォール19の絶縁膜は、事前に形成したエクステンション領域17a,17b及びポケット領域18a,18bの不純物が拡散しない程度の温度条件による熱処理で成膜できる絶縁材料を用い、当該温度で成膜することが好適である。具体的には、例えばBTBAS(Bis Tertiary-Butylamino Silane:ビスターシャルブチルアミノシラン)及び酸素を原料として用い、熱CVD法により500℃〜580℃の範囲内の成膜温度、5分〜20分間の成膜時間でシリコン酸化膜を形成する。
続いて、先ず活性領域13aに拡散抑制領域を形成する。
具体的には、図3(c)に示すように、活性領域13bをフォトレジスト33で覆い、ゲート電極16、第1のサイドウォール19及びフォトレジスト33をマスクとして、活性領域13aの表層に拡散抑制元素、ここでは砒素(As)を加速エネルギーが3keV〜15keV、ドーズ量が5×1014/cm2〜3×1015/cm2、傾斜角が0°の注入条件でイオン注入して、アモルファス状態の拡散抑制領域20aを形成する。その後、フォトレジスト33を灰化処理等により除去する。
具体的には、図3(c)に示すように、活性領域13bをフォトレジスト33で覆い、ゲート電極16、第1のサイドウォール19及びフォトレジスト33をマスクとして、活性領域13aの表層に拡散抑制元素、ここでは砒素(As)を加速エネルギーが3keV〜15keV、ドーズ量が5×1014/cm2〜3×1015/cm2、傾斜角が0°の注入条件でイオン注入して、アモルファス状態の拡散抑制領域20aを形成する。その後、フォトレジスト33を灰化処理等により除去する。
続いて、今度は活性領域13bに拡散抑制領域を形成する。
具体的には、図4(a)に示すように、活性領域13aをフォトレジスト34で覆い、ゲート電極16、第1のサイドウォール19及びフォトレジスト34をマスクとして、活性領域13bの表層に拡散抑制元素、ここではゲルマニウム(Ge)を加速エネルギーが3keV〜15keV、ドーズ量が5×1014/cm2〜3×1015/cm2、傾斜角が0°の注入条件でイオン注入して、アモルファス状態の拡散抑制領域20bを形成する。このとき、Geに加えて例えば砒素(As)等のp型不純物をイオン注入するようにしても良い。その後、フォトレジスト34を灰化処理等により除去する。
具体的には、図4(a)に示すように、活性領域13aをフォトレジスト34で覆い、ゲート電極16、第1のサイドウォール19及びフォトレジスト34をマスクとして、活性領域13bの表層に拡散抑制元素、ここではゲルマニウム(Ge)を加速エネルギーが3keV〜15keV、ドーズ量が5×1014/cm2〜3×1015/cm2、傾斜角が0°の注入条件でイオン注入して、アモルファス状態の拡散抑制領域20bを形成する。このとき、Geに加えて例えば砒素(As)等のp型不純物をイオン注入するようにしても良い。その後、フォトレジスト34を灰化処理等により除去する。
続いて、図4(b)に示すように、活性領域13a,13bを含む半導体基板1の全面に絶縁膜を堆積し、このシリコン酸化膜の全面を異方性ドライエッチング(エッチバック)して、ゲート電極16の両側面のみに第1のサイドウォール19を覆うようにシリコン酸化膜を堆積し、膜厚50nm〜100nm程度に第2のサイドウォール21を形成する。ここで、第2のサイドウォール21の絶縁膜は、事前に形成した拡散抑制領域20a,20bが再結晶化しない程度の温度条件による熱処理で成膜できる絶縁材料を用い、当該温度で成膜することが好適である。具体的には、例えばBTBAS(Bis Tertiary-Butylamino Silane:ビスターシャルブチルアミノシラン)及び酸素を原料として用い、熱CVD法により500℃〜580℃の範囲内の成膜温度、5分〜20分間の成膜時間でシリコン酸化膜を形成する。
続いて、先ず活性領域13aに深接合となるソース/ドレインを形成する。
具体的には、図4(c)に示すように、活性領域13bをフォトレジスト35で覆い、ゲート電極16、第1のサイドウォール19、第2のサイドウォール21及びフォトレジスト35をマスクとして、活性領域13aの表層にn型不純物、ここではリン(P)を加速エネルギーが4keV〜10keV、ドーズ量が4×1015/cm2〜1.5×1016
/cm2、傾斜角が0°の注入条件で高濃度にイオン注入して、ソース/ドレイン22a
を形成する。ここで、Pの注入前に例えばゲルマニウム(Ge)をイオン注入するようにしても良い。その後、フォトレジスト35を灰化処理等により除去する。
具体的には、図4(c)に示すように、活性領域13bをフォトレジスト35で覆い、ゲート電極16、第1のサイドウォール19、第2のサイドウォール21及びフォトレジスト35をマスクとして、活性領域13aの表層にn型不純物、ここではリン(P)を加速エネルギーが4keV〜10keV、ドーズ量が4×1015/cm2〜1.5×1016
/cm2、傾斜角が0°の注入条件で高濃度にイオン注入して、ソース/ドレイン22a
を形成する。ここで、Pの注入前に例えばゲルマニウム(Ge)をイオン注入するようにしても良い。その後、フォトレジスト35を灰化処理等により除去する。
続いて、今度は活性領域13bに深接合となるソース/ドレインを形成する。
具体的には、図5(a)に示すように、活性領域13aをフォトレジスト36で覆い、ゲート電極16、第1のサイドウォール19、第2のサイドウォール21及びフォトレジスト36をマスクとして、活性領域13bの表層にp型不純物、ここではホウ素(B)を加速エネルギーが2keV〜5keV、ドーズ量が4×1015/cm2〜1.5×1016
/cm2、傾斜角が0°の注入条件で高濃度にイオン注入して、ソース/ドレイン22bを形成する。ここで、Bの注入前に例えばゲルマニウム(Ge)をイオン注入するようにしても良い。その後、フォトレジスト36を灰化処理等により除去する。
具体的には、図5(a)に示すように、活性領域13aをフォトレジスト36で覆い、ゲート電極16、第1のサイドウォール19、第2のサイドウォール21及びフォトレジスト36をマスクとして、活性領域13bの表層にp型不純物、ここではホウ素(B)を加速エネルギーが2keV〜5keV、ドーズ量が4×1015/cm2〜1.5×1016
/cm2、傾斜角が0°の注入条件で高濃度にイオン注入して、ソース/ドレイン22bを形成する。ここで、Bの注入前に例えばゲルマニウム(Ge)をイオン注入するようにしても良い。その後、フォトレジスト36を灰化処理等により除去する。
続いて、1000℃〜1070℃、N2雰囲気でスパイクアニール処理を実行し、イオ
ン注入したn型不純物及びp型不純物を活性化する。
ン注入したn型不純物及びp型不純物を活性化する。
続いて、図5(b)に示すように、全面にシリサイド金属、例えばCo又はNiを堆積し、熱処理によりシリコンと反応させてサリサイド化して、ゲート電極16上及びソース/ドレイン22a,22b上にCoSi又はNiSiとなるシリサイド層23を形成する。その後、未反応のシリサイド金属を除去する。
しかる後、全面を覆う層間絶縁膜の形成、各種配線プロセス等を経て、MOSトランジスタを完成させる。
上述のように製造されたゲート長40nmのMOSトランジスタを用いて、各種のトランジスタ特性について調べた結果を以下で説明する。
図6はゲート長Lgと閾値電圧Vthとの関係によるロールオフ特性を、図7は拡散抑制
領域の深さとCovnとの関係によるCov特性を、図8はオン電流(Ion)とオフ電流(Ioff)との関係によるIon−Ioff特性をそれぞれ示す。拡散抑制領域の導入によりロール
オフ特性が改善され、Covも減少を示し、第2のサイドウォール下の寄生抵抗低減が低減して駆動電流が改善されていることが判る。
図6はゲート長Lgと閾値電圧Vthとの関係によるロールオフ特性を、図7は拡散抑制
領域の深さとCovnとの関係によるCov特性を、図8はオン電流(Ion)とオフ電流(Ioff)との関係によるIon−Ioff特性をそれぞれ示す。拡散抑制領域の導入によりロール
オフ特性が改善され、Covも減少を示し、第2のサイドウォール下の寄生抵抗低減が低減して駆動電流が改善されていることが判る。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
半導体領域上に絶縁膜を介して形成されたゲートと、
前記半導体領域の表層において、前記ゲートに整合して形成されてなる第1の不純物拡散領域と、
前記表層において、前記ゲートから離間して形成されてなる第3の不純物拡散領域と、
前記表層において、前記ゲートから前記第3の不純物拡散領域を介して離間し、前記第3の不純物拡散領域により前記第1の不純物拡散領域から隔てられてなる第2の不純物拡散領域と
を含み、
前記第3の不純物拡散領域は、前記第2の不純物拡散領域の不純物の拡散を抑制する拡散抑制元素を含み形成されていることを特徴とする半導体装置。
半導体領域上に絶縁膜を介して形成されたゲートと、
前記半導体領域の表層において、前記ゲートに整合して形成されてなる第1の不純物拡散領域と、
前記表層において、前記ゲートから離間して形成されてなる第3の不純物拡散領域と、
前記表層において、前記ゲートから前記第3の不純物拡散領域を介して離間し、前記第3の不純物拡散領域により前記第1の不純物拡散領域から隔てられてなる第2の不純物拡散領域と
を含み、
前記第3の不純物拡散領域は、前記第2の不純物拡散領域の不純物の拡散を抑制する拡散抑制元素を含み形成されていることを特徴とする半導体装置。
(付記2)
前記ゲートの両側面に形成された第1のサイドウォールと、
前記ゲートの両側面で前記第1のサイドウォールを覆うように形成された第2のサイドウォールと
を更に含み、
前記第1のサイドウォールに整合して前記拡散抑制領域が形成されているとともに、前記第2のサイドウォールに整合して前記第2の不純物拡散領域が形成されていることを特徴とする付記1に記載の半導体装置。
前記ゲートの両側面に形成された第1のサイドウォールと、
前記ゲートの両側面で前記第1のサイドウォールを覆うように形成された第2のサイドウォールと
を更に含み、
前記第1のサイドウォールに整合して前記拡散抑制領域が形成されているとともに、前記第2のサイドウォールに整合して前記第2の不純物拡散領域が形成されていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記半導体領域の表層において、前記ゲートに整合して形成されてなり、前記第1及び第2の不純物拡散領域の不純物と反対導電型の不純物を含み形成されてなる第4の不純物拡散領域を更に含むことを特徴とする付記1又は2に記載の半導体装置。
前記半導体領域の表層において、前記ゲートに整合して形成されてなり、前記第1及び第2の不純物拡散領域の不純物と反対導電型の不純物を含み形成されてなる第4の不純物拡散領域を更に含むことを特徴とする付記1又は2に記載の半導体装置。
(付記4)
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がn型不純物である場合には、砒素(As),ゲルマニウム(Ge),窒素(N),フッ素(F)及び炭素(C)から選ばれた少なくとも1種であることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がn型不純物である場合には、砒素(As),ゲルマニウム(Ge),窒素(N),フッ素(F)及び炭素(C)から選ばれた少なくとも1種であることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
(付記5)
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がp型不純物である場合には、ゲルマニウム(Ge),窒素(N),フッ素(F),炭素(C)及びインジウム(In)から選ばれた少なくとも1種であることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がp型不純物である場合には、ゲルマニウム(Ge),窒素(N),フッ素(F),炭素(C)及びインジウム(In)から選ばれた少なくとも1種であることを特徴とする付記1〜3のいずれか1項に記載の半導体装置。
(付記6)
半導体領域上に絶縁膜を介してゲート形成する工程と、
前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第1の不純物拡散領域を形成する工程と、
前記ゲートの両側面に第1のサイドウォールを形成する工程と、
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第3の不純物拡散領域を形成する工程と、
前記ゲートの両側面で前記第1のサイドウォールを覆うように第2のサイドウォールを形成する工程と、
前記ゲート、前記第1及び第2のサイドウォールをマスクとして前記半導体領域の表層に前記第1の不純物拡散領域よりも深く不純物を導入し、第2の不純物拡散領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
半導体領域上に絶縁膜を介してゲート形成する工程と、
前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第1の不純物拡散領域を形成する工程と、
前記ゲートの両側面に第1のサイドウォールを形成する工程と、
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第3の不純物拡散領域を形成する工程と、
前記ゲートの両側面で前記第1のサイドウォールを覆うように第2のサイドウォールを形成する工程と、
前記ゲート、前記第1及び第2のサイドウォールをマスクとして前記半導体領域の表層に前記第1の不純物拡散領域よりも深く不純物を導入し、第2の不純物拡散領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
(付記7)
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に前記第1及び第2の不純物拡散領域の不純物と反対導電型の不純物を導入し、第4の不純物拡散領域を形成する工程を更に含むことを特徴とする付記6に記載の半導体装置の製造方法。
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に前記第1及び第2の不純物拡散領域の不純物と反対導電型の不純物を導入し、第4の不純物拡散領域を形成する工程を更に含むことを特徴とする付記6に記載の半導体装置の製造方法。
(付記8)
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がn型不純物である場合には、砒素(As),ゲルマニウム(Ge),窒素(N),フッ素(F)及び炭素(C)から選ばれた少なくとも1種であることを特徴とする付記6又は7に記載の半導体装置の製造方法。
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がn型不純物である場合には、砒素(As),ゲルマニウム(Ge),窒素(N),フッ素(F)及び炭素(C)から選ばれた少なくとも1種であることを特徴とする付記6又は7に記載の半導体装置の製造方法。
(付記9)
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がp型不純物である場合には、ゲルマニウム(Ge),窒素(N),フッ素(F),炭素(C)及びインジウム(In)から選ばれた少なくとも1種であることを特徴とする付記6又は7に記載の半導体装置の製造方法。
前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がp型不純物である場合には、ゲルマニウム(Ge),窒素(N),フッ素(F),炭素(C)及びインジウム(In)から選ばれた少なくとも1種であることを特徴とする付記6又は7に記載の半導体装置の製造方法。
(付記10)
前記第1の不純物拡散領域の不純物を活性化させない程度の第1の温度で形成できる材料を用い、前記第1の温度で前記第1のサイドウォールを形成することを特徴とする付記6〜8のいずれか1項に記載の半導体装置の製造方法。
前記第1の不純物拡散領域の不純物を活性化させない程度の第1の温度で形成できる材料を用い、前記第1の温度で前記第1のサイドウォールを形成することを特徴とする付記6〜8のいずれか1項に記載の半導体装置の製造方法。
(付記11)
前記第1の温度が500℃〜580℃の範囲内の値であることを特徴とする付記10に記載の半導体装置の製造方法。
前記第1の温度が500℃〜580℃の範囲内の値であることを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記第3の不純物拡散領域を再結晶化させない程度の第2の温度で形成できる材料を用い、前記第2の温度で前記第2のサイドウォールを形成することを特徴とする付記6〜11のいずれか1項に記載の半導体装置の製造方法。
前記第3の不純物拡散領域を再結晶化させない程度の第2の温度で形成できる材料を用い、前記第2の温度で前記第2のサイドウォールを形成することを特徴とする付記6〜11のいずれか1項に記載の半導体装置の製造方法。
(付記13)
前記第2の温度が500℃〜580℃の範囲内の値であることを特徴とする付記12に記載の半導体装置の製造方法。
前記第2の温度が500℃〜580℃の範囲内の値であることを特徴とする付記12に記載の半導体装置の製造方法。
1,11 シリコン半導体基板
2,16 ゲート電極
3,17a,17b エクステンション領域
4,19 第1のサイドウォール
7,20 第2のサイドウォール
5 ソース/ドレイン
6,20a,20b 拡散抑制領域
12 素子分離構造
13a,13b 活性領域
14a p型ウェル
14b n型ウェル
15 ゲート絶縁膜
18a,18b ポケット領域
22a,22b 深いソース/ドレイン
23 シリサイド層
2,16 ゲート電極
3,17a,17b エクステンション領域
4,19 第1のサイドウォール
7,20 第2のサイドウォール
5 ソース/ドレイン
6,20a,20b 拡散抑制領域
12 素子分離構造
13a,13b 活性領域
14a p型ウェル
14b n型ウェル
15 ゲート絶縁膜
18a,18b ポケット領域
22a,22b 深いソース/ドレイン
23 シリサイド層
Claims (8)
- 半導体領域上に絶縁膜を介してゲート形成する工程と、
前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第1の不純物拡散領域を形成する工程と、
前記ゲートの両側面に第1のサイドウォールを形成する工程と、
前記ゲート及び前記第1のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第3の不純物拡散領域を前記第1の不純物拡散領域より深く形成する工程と、
前記ゲートの両側面で前記第1のサイドウォールを覆うように第2のサイドウォールを形成する工程と、
前記ゲート、前記第1及び第2のサイドウォールをマスクとして前記半導体領域の表層に前記第1の不純物拡散領域よりも深く不純物を導入し、第2の不純物拡散領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記ゲートをマスクとして、前記半導体領域の表層に前記第1及び第2の不純物拡散領域の不純物と反対導電型の不純物を導入し、第4の不純物拡散領域を形成する工程を更に含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がn型不純物である場合には、砒素(As),ゲルマニウム(Ge),窒素(N),フッ素(F)及び炭素(C)から選ばれた少なくとも1種であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記拡散抑制元素は、前記第1及び第2の不純物拡散領域の不純物がp型不純物である場合には、ゲルマニウム(Ge),窒素(N),フッ素(F),炭素(C)及びインジウム(In)から選ばれた少なくとも1種であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第1の不純物拡散領域の不純物を活性化させない程度の第1の温度で形成できる材料を用い、前記第1の温度で前記第1のサイドウォールを形成することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記第3の不純物拡散領域を再結晶化させない程度の第2の温度で形成できる材料を用い、前記第2の温度で前記第2のサイドウォールを形成することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の温度が500℃〜580℃の範囲内の値であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第2の温度が500℃〜580℃の範囲内の値であることを特徴とする請求項6に記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2010013404A1 (ja) * | 2008-07-28 | 2010-02-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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-
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- 2007-12-28 JP JP2007340848A patent/JP2008124489A/ja active Pending
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