JP2003309079A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 不純物のプロファイルを精度よく制御するこ
とが可能な半導体装置及び半導体装置の製造方法を提供
する。 【解決手段】 半導体領域１に不純物元素のイオンを注
入する工程と、半導体領域に、所定元素としてIV族の元
素又は不純物元素と同一導電型であって不純物元素より
も質量数が大きい元素のイオンを注入する工程と、不純
物元素及び所定元素が注入された領域５、６に、発光強
度分布の最大点を６００ｎｍ以下の波長領域に有する光
を照射して、アニールを行う工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法、特に熱処理技術に関するものであ
る。
【０００２】
【従来の技術】ＬＳＩの高集積化は、ＬＳＩを構成する
素子の微細化により達成されてきている。そして、素子
寸法の縮小化に伴い、浅いｐｎ接合の形成、すなわち浅
い不純物拡散領域の形成が重要となってきている。
【０００３】浅い不純物拡散領域を形成するためには、
低加速エネルギーでのイオン注入と、その後のアニール
処理の最適化が重要である。ｐ型不純物としてはボロン
（Ｂ）が、ｎ型不純物としてはリン（Ｐ）或いは砒素
（Ａｓ）が用いられている。しかしながら、これら不純
物はシリコン（Ｓｉ）中での拡散係数が大きいため、ハ
ロゲンランプを用いたＲＴＡ（Rapid Thermal Anneal）
処理では、不純物が内方及び外方へ拡散してしまう。そ
のため、浅い不純物拡散層を得ることが、しだいに困難
になってきている。不純物拡散を抑制するためにアニー
ル温度を下げると、不純物の活性化率が大きく低下す
る。したがって、ハロゲンランプを用いたＲＴＡ処理で
は、接合深さが浅く（２０ｎｍ以下程度）、かつ低抵抗
の不純物拡散層を形成することが困難であった。
【０００４】上述したような問題に対し、活性化に必要
なエネルギーを瞬時に供給する手法として、キセノン
（Ｘｅ）フラッシュランプを用いたフラッシュランプア
ニール法が検討されている。Ｘｅフラッシュランプは、
石英管等の管内にＸｅガスを封入したものであり、コン
デンサ等に蓄えられた電荷を短時間に放電させること
で、例えば数１００μｓｅｃ〜数ｍｓｅｃの範囲で白色
光を発光させることが可能である。そのため、半導体層
に注入された不純物イオンの分布を変化させずに、不純
物を活性化することが可能である。
【０００５】しかしながら、フラッシュランプの光が半
導体基板表面で反射されてしまうことにより、加熱効率
が悪化し、十分に不純物を活性化することが困難であ
る。活性化率を上げるため、フラッシュランプの照射エ
ネルギーを上げると、熱応力が増加して、半導体基板が
破壊してしまう。すなわち、従来のフラッシュランプア
ニール法では、浅い接合を有する不純物拡散領域を形成
することはできても、拡散層の低抵抗化には限界があっ
た。
【０００６】一方、従来技術として、アニール処理にお
いてランプ光を効率的に吸収させるために、光吸収膜を
形成するという技術が知られている。特開平１０−２６
７７２号公報には、ＴＦＴ（薄膜トランジスタ）の製造
において、ゲート絶縁膜の表面に光吸収膜を形成する技
術が開示されている。しかしながら、ゲート絶縁膜の表
面に形成された光吸収膜を利用するため、効率的な加熱
を行うことが困難である。特開２０００−１３８１７７
には、半導体装置の製造において、層間絶縁膜の表面に
光吸収膜を形成する技術が開示されている。しかしなが
ら、層間絶縁膜の表面に形成された光吸収膜を利用する
ため、やはり効率的な加熱を行うことが困難である。
【０００７】
【発明が解決しようとする課題】このように、ＬＳＩの
高集積化に伴い、浅く且つ低抵抗の不純物拡散層を形成
する等、不純物のプロファイルを精度よく制御すること
が重要となってきているが、従来は不純物のプロファイ
ルを精度よく制御することが困難であった。
【０００８】本発明は上記従来の課題に対してなされた
ものであり、不純物のプロファイルを精度よく制御する
ことが可能な半導体装置及び半導体装置の製造方法を提
供することを目的としている。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体領域に不純物元素のイオンを注入
する工程と、前記半導体領域に、所定元素としてIV族の
元素又は前記不純物元素と同一導電型であって前記不純
物元素よりも質量数が大きい元素のイオンを注入する工
程と、前記不純物元素及び前記所定元素が注入された領
域に、発光強度分布の最大点を６００ｎｍ以下の波長領
域に有する光を照射して、アニールを行う工程と、を備
えたことを特徴とする。
【００１０】また、本発明に係る半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上にゲート電極を形成する工程と、少な
くとも前記ゲート電極をマスクとして、前記半導体基板
に不純物元素のイオンを注入する工程と、少なくとも前
記ゲート電極をマスクとして、前記半導体基板に、所定
元素としてIV族の元素又は前記不純物元素と同一導電型
であって前記不純物元素よりも質量数が大きい元素のイ
オンを注入する工程と、前記不純物元素及び前記所定元
素が注入された領域に、発光強度分布の最大点を６００
ｎｍ以下の波長領域に有する光を照射して、アニールを
行う工程と、を備えたことを特徴とする。
【００１１】本発明に係る半導体装置は、第１導電型の
第１の半導体領域と、前記第１の半導体領域上に形成さ
れ、第２導電型の不純物元素を含有する第２導電型の第
２の半導体領域と、を有する半導体装置であって、前記
第２の半導体領域には、所定元素としてIV族の元素又は
第２導電型であって前記不純物元素よりも質量数が大き
い元素を含有する領域の少なくとも一部が含まれ、前記
所定元素は深さ方向に濃度分布を有し、前記第２の半導
体領域の表面から前記濃度分布の最大点までの深さは、
前記第２の半導体領域の表面から前記第１の半導体領域
と第２の半導体領域との境界までの深さよりも浅いこと
を特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００１３】（実施形態１）図１（ａ）〜図１（ｃ）
は、本発明の第１の実施形態に係る半導体装置の製造方
法を示した断面図である。以下、ｐ型ＭＯＳトランジス
タの製造工程を例にして説明する。
【００１４】まず、図１（ａ）に示すように、通常のｐ
型ＭＯＳトランジスタの製造方法に従って、ｎ型シリコ
ン（Ｓｉ）基板１に素子分離領域２を形成する。その
後、ゲート絶縁膜（シリコン酸化膜）３を形成し、さら
にゲート絶縁膜３上にゲート電極４を形成する。
【００１５】次に、図１（ｂ）に示すように、ゲート電
極４をマスクとして、ｎ型シリコン基板１の表面領域
に、ゲルマニウム（Ｇｅ）のイオンを注入する。イオン
注入の条件は、加速エネルギー１５ｋｅＶ、ドーズ量５
×１０14ｃｍ-2とする。このイオン注入により、シリコ
ン基板１の表面には結晶欠陥領域５が形成される。例え
ば、アモルファス状態の結晶欠陥領域５が形成される。
この結晶欠陥領域５の端部の深さは、シリコン基板１の
表面から約２０ｎｍ程度である。
【００１６】次に、ゲート電極４をマスクとして、シリ
コン基板１の表面領域に、ボロン（Ｂ）のイオンを注入
する。イオン注入の条件は、加速エネルギー０．２ｋｅ
Ｖ、ドーズ量１×１０15ｃｍ-2とする。このイオン注入
により、不純物領域６が、結晶欠陥領域５に重畳するよ
うにして、結晶欠陥領域５の上部に形成される。
【００１７】次に、図１（ｃ）に示すように、キセノン
（Ｘｅ）フラッシュランプを用いて、光を基板全面に照
射する。照射時間は１０ｍｓ以下とし、照射エネルギー
密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシュ
ランプアニール）により、不純物元素が活性化されると
ともに、結晶欠陥領域５及び不純物領域６の欠陥が回復
し、ｐ型ソース・ドレイン拡散層７が得られる。光照射
に際しては、光照射前から予め基板を４００℃程度の温
度に加熱しておくことが望ましい。
【００１８】その後の工程は、図示しないが、例えば常
圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶
縁膜としてシリコン酸化膜を形成する。その後、層間絶
縁膜にコンタクトホールを開け、さらにソース・ドレイ
ン電極、ゲート電極、配線等を形成する。
【００１９】図２（ａ）及び図２（ｂ）は、第１の実施
形態の比較例の製造方法を示した断面図である。本比較
例では、シリコン基板１にＧｅをイオン注入せずに、Ｂ
を上記実施形態と同一条件でイオン注入し、その後、キ
セノンフラッシュランプ光を上記実施形態と同一条件で
照射している。
【００２０】図３は図１（ａ）〜図１（ｃ）の工程によ
って得られたＧｅ及びＢの濃度分布を、図４は図２
（ａ）及び図２（ｂ）の工程によって得られたＢの濃度
分布を示したものである。
【００２１】本実施形態の場合には、濃度が１０18ｃｍ
-3となる深さは、Ｇｅで約５５ｎｍ、Ｂで約１２ｎｍで
ある。これに対し、比較例の場合には、Ｂ濃度が１０18
ｃｍ -3となる深さは約１８ｎｍである。すなわち、本実
施形態の方が比較例に比べて、Ｂが浅い領域に分布して
いる。これは、Ｂよりも質量が重い（質量数が大きい）
Ｇｅのイオン注入を行うことで、基板表面に多量の結晶
欠陥が生じてアモルファス状態となり、Ｂのチャネリン
グ現象が抑制されたためである。
【００２２】また、拡散層のシート抵抗を実測したとこ
ろ、Ｇｅをイオン注入しない比較例のサンプルでは７ｋ
Ω／□であったのに対し、Ｇｅをイオン注入した本実施
形態のサンプルでは５１０Ω／□であり、拡散層の抵抗
が著しく低下していることがわかった。さらに、基板面
内における抵抗のばらつきを調べたところ、比較例のサ
ンプルではσ=１０％であるのに対し、本実施形態のサ
ンプルではσ＜１．５％であり、均一性が向上している
ことがわかった。
【００２３】以上のように、Ｇｅのイオン注入とフラッ
シュランプアニールを組み合わせることにより、不純物
のプロファイルを精度よく制御することができる。した
がって、深さ２０ｎｍ以下の浅い接合を有する、低抵抗
のｐ型ソース・ドレイン拡散層を形成することができ
る。
【００２４】拡散層の抵抗値の減少及び拡散層抵抗の均
一性の向上の理由を調べるため、シリコン基板表面の反
射率を測定した。図５は、シリコン基板表面の反射スペ
クトルを示したものである。
【００２５】Ｂの低加速イオン注入により、Ｓｉ（１０
０）からの反射率は、３００ｎｍ以下の短波長側で１０
％程度低下している。さらにＧｅをイオン注入すること
によって、４００ｎｍ以下の短波長側の反射率が数％程
度低下している。一方、Ｇｅのイオン注入により、４５
０ｎｍ以上の長波長側の反射率が増加している。イオン
注入なしのＳｉ（ベアＳｉ）では、３６０ｎｍ及び２７
０ｎｍ付近にピークが観測される。これらのピークは、
バンド構造の臨界点Ｅ1 （Ｌ3'→Ｌ1 ）及びＥ 2 （Ｘ4
→Ｘ1 ）に関連するものである。Ｇｅをイオン注入する
ことにより、これら二つのピークが消失しているが、こ
れは基板表面に多量の結晶欠陥が生じ、結晶の周期性が
崩れたことを示唆している。
【００２６】図６は、Ｘｅフラッシュランプ及びＷハロ
ゲンランプの発光スペクトル（発光強度分布）と、Ｓｉ
の吸収特性を示したものである。ハロゲンランプでは長
波長側で発光強度が強いのに対し、フラッシュランプで
は、可視光領域、特に２５０〜５００ｎｍ程度の領域に
おいて発光強度が強いことがわかる。また、Ｓｉは可視
光領域において光の吸収率が高い。
【００２７】以上のことからわかるように、フラッシュ
ランプを用いる場合の方が、ハロゲンランプを用いる場
合に比べ、発光エネルギーが効率的にシリコンに吸収さ
れる。さらに、Ｇｅのイオン注入によってシリコン基板
の表面領域に多量の結晶欠陥を生じさせることで、フラ
ッシュランプの発光強度が大きい波長領域において、シ
リコン基板表面の反射率を下げることができる。すなわ
ち、シリコン基板表面の吸収率を上げることができる。
したがって、Ｇｅのイオン注入とフラッシュランプアニ
ールを組み合わせることで加熱効率を高めることがで
き、Ｂ等の不純物のプロファイルを崩さずに不純物を効
率的に活性化することが可能となる。
【００２８】図７は、本実施形態の図１（ｃ）の工程後
の、照射エネルギー密度とシート抵抗の関係を調べた結
果である。紫外光をカットしないフラッシュランプを用
いた場合（ａ）と、４００ｎｍ以下の紫外光をカットし
たフラッシュランプを用いた場合（ｂ）とについて示し
ている。紫外光をカットした場合には、不純物拡散層の
シート抵抗の変化から、約３０％パワー損失があること
がわかった。すなわち、通常のフラッシュランプの照射
では、紫外光が効果的にＳｉ基板を加熱していることが
わかった。
【００２９】また、Ｂを１０ｋｅＶ、５×１０15ｃｍ-2
の条件で注入したＳｉ基板と、これと同一の条件でＢを
注入した後にＧｅを１ｋｅＶ、５×１０14ｃｍ-2の条件
で注入したＳｉ基板を用意し、それぞれの基板に対し
て、基板温度４００℃、照射エネルギー密度３５Ｊ／ｃ
ｍ2 の条件でフラッシュランプアニール処理を行った。
その結果、Ｂのみをイオン注入したサンプルのシート抵
抗は３２０Ω／□であったのに対し、ＧｅとＢをイオン
注入したサンプルのシート抵抗は１００Ω／□であっ
た。このとき、濃度が１×１０18ｃｍ-3となる深さは、
Ｂで約１５０ｎｍ、Ｇｅで約１０ｎｍであった。すなわ
ち、Ｂが含有されている領域全体にＧｅが含有されてい
るわけではない。したがって、上記の結果は、従来のプ
リアモルファス化の効果やＧｅが高濃度に存在すること
でＢの活性化率を高める効果とは、異なることを意味す
る。
【００３０】さらに、Ｇｅが高濃度に存在する効果でな
いことを証明するために、Ｇｅをイオン注入し、続いて
５５０℃で１時間アニール処理を行うことで結晶状態を
回復させ、その後にＢをイオン注入し、さらにその後で
フラッシュランプアニール処理を行った。このサンプル
の拡散層のシート抵抗を測定したところ７ｋΩ／□であ
り、シート抵抗値を低下させることはできなかった。
【００３１】以上のことから、Ｇｅのイオン注入による
不純物拡散層のシート抵抗の低下及びシート抵抗の均一
性の向上は、ＧｅによってＳｉ基板の表面領域をアモル
ファス状態にしたために結晶性の回復が良くなったこと
に加え、フラッシュランプ照射によって加熱効率が上昇
したためと考えられる。
【００３２】以上のように、本実施形態によれば、Ｇｅ
のイオン注入とフラッシュランプによる短時間の光照射
とを組み合わせることにより、不純物のプロファイルを
精度よく制御することができる。そのため、高濃度で浅
い低抵抗の拡散層を形成することができる。
【００３３】（実施形態２）図１０（ａ）〜図１０
（ｃ）は、本発明の第２の実施形態に係る半導体装置の
製造方法を示した断面図である。以下、ｐ型ＭＯＳトラ
ンジスタの製造工程を例にして説明する。
【００３４】本実施形態では、Ｇｅ（所定元素）のイオ
ン注入領域（Ｇｅ拡散層）がＢ（不純物元素）のイオン
注入領域（Ｂ拡散層）よりも浅くなるようにしている。
具体的には、ｎ型の半導体基板とｐ型のＢ拡散層との境
界（ｐｎ接合の境界）において、Ｇｅの濃度の方がＢの
濃度よりも低くなるようにしている。別の観点から言う
と、Ｇｅ濃度がｐｎ接合の境界におけるＢ濃度に等しく
なる位置が、半導体基板の表面とｐｎ接合の境界との間
になるようにしている。ｐｎ接合の境界でのＢの濃度
は、例えば１×１０18／ｃｍ3 程度である。さらに別の
観点から言うと、Ｇｅの濃度分布が最大となる位置が、
Ｂの濃度が１×１０19／ｃｍ3 となる深さよりも、浅く
なるようにしている。
【００３５】まず、図１０（ａ）に示すように、通常の
ｐ型ＭＯＳトランジスタの製造方法に従って、ｎ型シリ
コン基板１に素子分離領域２を形成する。その後、ゲー
ト絶縁膜（シリコン酸化膜）３を形成し、さらにゲート
絶縁膜３上にゲート電極４を形成する。
【００３６】次に、図１０（ｂ）に示すように、ゲート
電極４をマスクとして、ｎ型シリコン基板１の表面領域
に、Ｇｅをイオン注入する。イオン注入の条件は、加速
エネルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とす
る。このイオン注入により、シリコン基板１の表面には
結晶欠陥領域５が形成される。次に、ゲート電極４をマ
スクとして、シリコン基板１の表面領域に、Ｂをイオン
注入する。イオン注入の条件は、加速エネルギー０．２
ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。このイオン
注入により、不純物領域６が、結晶欠陥領域５に重畳す
るようにして、結晶欠陥領域５よりも下方まで形成され
る。
【００３７】次に、図１０（ｃ）に示すように、キセノ
ン（Ｘｅ）フラッシュランプを用いて、光を基板全面に
照射する。照射時間は１０ｍｓ以下とし、照射エネルギ
ー密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシ
ュランプアニール）により、不純物元素が活性化される
とともに、結晶欠陥領域５及び不純物領域６の欠陥が回
復し、ｐ型ソース・ドレイン拡散層７が得られる。光照
射に際しては、光照射前から予め基板を４００℃程度の
温度に加熱しておくことが望ましい。
【００３８】その後の工程は、図示しないが、例えば常
圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶
縁膜としてシリコン酸化膜を形成する。その後、層間絶
縁膜にコンタクトホールを開け、さらにソース・ドレイ
ン電極、ゲート電極、配線等を形成する。
【００３９】図１１は、図１０（ａ）〜図１０（ｃ）の
工程によって得られたＧｅ及びＢの濃度分布を示したも
のである。本実施形態では、濃度が１０18ｃｍ-3となる
深さは、Ｇｅで約１０ｎｍ、Ｂで約１４ｎｍである。す
なわち、Ｂが注入された不純物領域全体にＧｅが分布し
ているわけではなく、Ｂ拡散層よりも浅くＧｅ拡散層が
形成されている。
【００４０】また、拡散層のシート抵抗を測定したとこ
ろ、９６０Ω／□であり、Ｇｅを注しない場合と比べ
て、著しく低下していた。この結果は、従来のプリアモ
ルファス化の効果やＧｅが高濃度に存在することでＢの
活性化率を高める効果とは、異なることを意味する。
【００４１】また、接合リーク電流を測定したところ、
第１の実施形態では２×１０-12 Ａ／μｍ2 であったの
に対し、本実施形態では６×１０-17 Ａ／μｍ2 であ
り、ｐｎ接合特性が大幅に向上していることがわかっ
た。これは、Ｂ拡散層よりも浅い領域にＧｅ拡散層が形
成されているために、空乏層内にＧｅに起因する結晶欠
陥が存在しないためと考えられる。また、Ｂ拡散層より
も深い領域に結晶欠陥が形成されている場合には、後で
行われる熱処理工程においてＢの拡散が誘発され、トラ
ンジスタの特性が劣化するおそれがあるが、本実施形態
では、このようなＢの拡散を抑制することが可能であ
る。
【００４２】以上のように、本実施形態によれば、第１
の実施形態と同様の作用効果を得ることができる他、Ｇ
ｅ拡散層がＢ拡散層よりも浅くなるようにしているの
で、リーク電流の低減やＢ拡散の抑制をはかることがで
き、特性や信頼性に優れた微細なトランジスタを得るこ
とが可能となる。
【００４３】図８及び図９はそれぞれ、加速エネルギー
０．２〜０．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条
件でＢを注入したＳｉ基板に対して、基板温度４００
℃、照射エネルギー密度は３５Ｊ／ｃｍ2 の条件でフラ
ッシュランプアニール処理を行ったときの、Ｇｅのイオ
ン注入加速条件（ドーズ量は５×１０14ｃｍ-2）とシー
ト抵抗との関係、及びＧｅのイオン注入加速エネルギー
とｐｎ接合リーク電流との関係を示した図である。
【００４４】図８に示すように、Ｇｅの加速エネルギー
が増加するほど、シート抵抗は低下している。例えば、
Ｂの加速エネルギーが０．２ｋｅＶの場合には、Ｇｅを
０．８ｋｅＶ以上の加速エネルギーで注入すれば、１０
００Ω／□以下のシート抵抗を得ることができる。Ｂの
加速エネルギーが０．５ｋｅＶの場合には、Ｇｅを０．
５ｋｅＶ以上の加速エネルギーで注入すれば、１０００
Ω／□以下のシート抵抗を得ることができる。
【００４５】一方、図９に示すように、Ｇｅの加速エネ
ルギーが増加するほど、ｐｎ接合リーク電流は増加す
る。例えば、Ｂの加速エネルギーが０．２ｋｅＶの場合
には、Ｇｅの加速エネルギーが４ｋｅＶを越えると、接
合リーク電流は１０-16 Ａ／μｍ2 以上となる。Ｂの加
速エネルギーが０．５ｋｅＶの場合には、Ｇｅの加速エ
ネルギーが６ｋｅＶを越えると、接合リーク電流は１０
-16 Ａ／μｍ2 以上となる。
【００４６】したがって、Ｂの加速エネルギーが０．２
ｋｅＶの場合には、Ｇｅの加速エネルギーが０．８ｋｅ
Ｖ以上且つ４ｋｅＶ以下であることが好ましく、Ｂの加
速エネルギーが０．５ｋｅＶの場合には、Ｇｅの加速エ
ネルギーが０．５ｋｅＶ以上且つ６ｋｅＶ以下であるこ
とが好ましい。
【００４７】例えば、上記のような条件において、Ｂ濃
度が１０18ｃｍ-3となる位置（ｐｎ接合の境界）を、深
さ２０ｎｍ以下の領域内に設定することができる。そし
て、上記のような条件において、Ｇｅイオン注入の平均
飛程（Ｇｅの濃度分布の最大点）をｐｎ接合の境界より
も浅くすることができる。また、上記平均飛程に上記濃
度分布の標準偏差を加算した値（深さ）を、ｐｎ接合の
境界よりも浅くすることも可能である。
【００４８】なお、上述した第１及び第２の実施形態で
は、シリコン基板（IV族半導体基板）にIV族元素として
Ｇｅをイオン注入した後に不純物元素としてＢをイオン
注入したが、逆に、不純物元素をイオン注入した後にIV
族元素をイオン注入してもよい。また、IV族元素には、
Ｇｅの他に、Ｓｉ、Ｓｎ（錫）或いはＰｂ（鉛）を用い
ることが可能である。また、IV族元素のドーズ量は、Ｓ
ｉ基板の表面領域にある程度以上の結晶欠陥を生じさせ
る範囲（好ましくは、Ｓｉ基板の表面領域をアモルファ
ス状態にする範囲）であればよく、１×１０14ｃｍ-2以
上で１×１０16ｃｍ-2以下の範囲であることが望まし
い。
【００４９】また、上述した第１及び第２の実施形態で
は、ｐチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについて説明
したが、ｎチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについて
も同様の方法を適用することが可能である。この場合、
ｐ型シリコン基板に注入されるｎ型不純物には、リン
（Ｐ）或いは砒素（Ａｓ）が用いられる。ｎ型不純物の
場合、ハロゲンランプを加熱源としたＲＴＡ（Rapid Th
ermal Anneal）処理では、Ｇｅの添加量が増加するほど
キャリア濃度が減少し、拡散層の抵抗値が増加すること
が知られている。フラッシュランプアニールを用いるこ
とにより、加熱効率を高めることができるため、拡散層
の抵抗値を効果的に下げることができる。
【００５０】（実施形態３）図１２（ａ）〜図１２
（ｃ）は、本発明の第３の実施形態に係る半導体装置の
製造方法を示した断面図である。以下、ｐ型ＭＯＳトラ
ンジスタの製造工程を例にして説明する。
【００５１】本実施形態では、結晶欠陥領域５を形成す
るための元素として、Ｇｅの代わりにＧａを用いてい
る。また、Ｇａ（所定元素）のイオン注入領域（Ｇａ拡
散層）がＢ（不純物元素）のイオン注入領域（Ｂ拡散
層）よりも浅くなるようにしている。
【００５２】まず、図１２（ａ）に示すように、通常の
ｐ型ＭＯＳトランジスタの製造方法に従って、ｎ型シリ
コン基板１に素子分離領域２を形成する。その後、ゲー
ト絶縁膜（シリコン酸化膜）３を形成し、さらにゲート
絶縁膜３上にゲート電極４を形成する。
【００５３】次に、図１２（ｂ）に示すように、ゲート
電極４をマスクとして、ｎ型シリコン基板１の表面領域
に、Ｇａをイオン注入する。イオン注入の条件は、加速
エネルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とす
る。このイオン注入により、シリコン基板１の表面には
結晶欠陥領域５として、例えばアモルファス領域が形成
される。次に、ゲート電極４をマスクとして、シリコン
基板１の表面領域に、Ｂをイオン注入する。イオン注入
の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×
１０15ｃｍ-2とする。このイオン注入により、不純物領
域６が、結晶欠陥領域５に重畳するようにして、結晶欠
陥領域５よりも下方まで形成される。
【００５４】次に、図１２（ｃ）に示すように、キセノ
ン（Ｘｅ）フラッシュランプを用いて、光を基板全面に
照射する。照射時間は１０ｍｓ以下とし、照射エネルギ
ー密度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシ
ュランプアニール）により、不純物元素が活性化される
とともに、結晶欠陥領域５及び不純物領域６の欠陥が回
復し、ｐ型ソース・ドレイン拡散層７が得られる。光照
射に際しては、光照射前から予め基板を４００℃程度の
温度に加熱しておくことが望ましい。
【００５５】その後の工程は、図示しないが、例えば常
圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶
縁膜としてシリコン酸化膜を形成する。その後、層間絶
縁膜にコンタクトホールを開け、さらにソース・ドレイ
ン電極、ゲート電極、配線等を形成する。
【００５６】図１３は、図１２（ａ）〜図１２（ｃ）の
工程によって得られたＧａ及びＢの濃度分布を示したも
のである。本実施形態では、濃度が１０18ｃｍ-3となる
深さは、Ｇａで約１１ｎｍ、Ｂで約１４ｎｍである。す
なわち、Ｂが注入された不純物領域全体にＧａが分布し
ているわけではなく、Ｂ拡散層よりも浅くＧａ拡散層が
形成されている。
【００５７】また、拡散層のシート抵抗を測定したとこ
ろ、８５０Ω／□であった。第２の実施形態よりもシー
ト抵抗が低いのは、Ｂと同一導電型であるＧａの活性化
に起因している。また、接合リーク電流を測定したとこ
ろ、リーク電流の増加は見られなかった。すなわち、Ｇ
ａのイオン注入に伴う、ｐｎ接合特性の劣化は見られな
かった。
【００５８】以上のように、本実施形態においても、第
１の実施形態と同様の作用効果を得ることができる。ま
た、第２の実施形態と同様、Ｇａ拡散層がＢ拡散層より
も浅くなるようにしているので、リーク電流の低減やＢ
拡散の抑制をはかることができ、特性や信頼性に優れた
微細なトランジスタを得ることが可能となる。
【００５９】なお、上述した第３の実施形態では、Ｂ
（不純物元素）と同族のＧａ（III 族元素）をイオン注
入した後にＢをイオン注入したが、逆に、不純物元素を
イオン注入した後にIII 族元素をイオン注入してもよ
い。また、III 族元素には、不純物元素よりも重い（不
純物元素よりも質量数が大きい）ものを用いることがで
き、Ｇａの他に、Ｉｎ（インジウム）或いはＴｌ（タリ
ウム）を用いることが可能である。また、III 元素のド
ーズ量は、Ｓｉ基板の表面領域にある程度以上の結晶欠
陥を生じさせる範囲（好ましくは、Ｓｉ基板の表面領域
をアモルファス状態にする範囲）であればよく、１×１
０14ｃｍ-2以上で１×１０16ｃｍ-2以下の範囲であるこ
とが望ましい。
【００６０】また、上述した第３の実施形態では、ｐチ
ャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについて説明したが、
ｎチャネル型ＭＯＳ（ＭＩＳ）ＦＥＴについても同様の
方法を適用することが可能である。この場合、ｐ型シリ
コン基板に注入されるｎ型不純物には、リン（Ｐ）或い
は砒素（Ａｓ）が用いられる。この場合、リン及び砒素
と同族の元素（V 族元素）として、リン及び砒素よりも
重い（リン及び砒素よりも質量数が大きい）Ｓｂ或いは
Ｂｉを用いることができる。
【００６１】なお、以上説明した第１〜第３の実施形態
では、フラッシュランプアニールの条件として、照射エ
ネルギー密度を３５Ｊ／ｃｍ2 、基板温度を４００℃と
したが、基板温度は２００〜５５０℃の範囲で、照射エ
ネルギー密度は１０〜６０Ｊ／ｃｍ2 の範囲で変更可能
である。基板温度を５５０℃以下とするのは、フラッシ
ュランプの照射前に、結晶欠陥領域が回復するのを防止
するためである。照射エネルギー密度を６０Ｊ／ｃｍ2
以下とするのは、過剰かつ急激な照射エネルギーによる
熱応力の増加を防止し、Ｓｉ基板内にスリップやクラッ
ク等のダメージが生じるのを防止するためである。基板
温度を２００℃以上とするのは、２００℃未満の基板温
度では、不純物を活性化するために６０Ｊ／ｃｍ2 を越
える照射エネルギーが必要となるためである。基板の予
備加熱方法としては、ハロゲンランプ等によるランプ加
熱や、ホットプレート等によるヒーター加熱を用いるこ
とができる。
【００６２】また、以上説明した第１〜第３の実施形態
では、浅いソース・ドレイン拡散層の形成すなわちエク
ステンション領域の形成について説明したが、上述した
方法は、深いソース・ドレイン拡散層の形成、ポリシリ
コンゲート電極の形成或いはチャネル領域の形成にも適
用可能である。
【００６３】また、以上説明した第１〜第３の実施形態
では、光源としてフラッシュランプを用いたアニールに
ついて説明したが、発光強度分布の最大点が６００ｎｍ
以下（望ましくは５００ｎｍ以下）の光であれば、フラ
ッシュランプ以外の光源を用いることも可能である。ま
た、発光期間は、１００ミリ秒以下、より望ましくは１
０ミリ秒以下であることが望ましい。フラッシュランプ
以外の光源には、エキシマレーザーを用いることが可能
である。
【００６４】（実施形態４）図１４（ａ）〜図１４
（ｆ）は、本発明の第４の実施形態に係る半導体装置の
製造方法を示した断面図である。本実施形態は、上述し
た第１〜第３の実施形態の手法を利用したＭＯＳトラン
ジスタの製造方法に関するものである。したがって、基
本的には、第１〜第３の実施形態で述べた各種事項を適
宜適用することが可能である（第５〜第７の実施形態に
ついても同様）。
【００６５】まず、図１４（ａ）に示すように、通常の
ＭＯＳトランジスタの製造方法に従って、ｎ型シリコン
基板１に素子分離領域２を形成する。その後、ゲート絶
縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁
膜３上にゲート電極４を形成する。
【００６６】次に、図１４（ｂ）に示すように、ゲート
電極４をマスクとして、シリコン基板１の表面領域に、
Ｇｅをイオン注入する。イオン注入の条件は、加速エネ
ルギー１ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。こ
のイオン注入により、シリコン基板１の表面から深さ１
０ｎｍまで結晶欠陥領域５が形成される。次に、ゲート
電極４をマスクとして、シリコン基板１の表面領域にＢ
をイオン注入する。イオン注入の条件は、加速エネルギ
ー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。こ
のイオン注入により、不純物領域６が、結晶欠陥領域５
に重畳するようにして形成される。
【００６７】次に、図１４（ｃ）に示すように、基板を
４００℃程度の温度に加熱した状態で、Ｘｅフラッシュ
ランプの光を基板全面に照射する。照射時間は１０ｍｓ
以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とす
る。この光照射により、不純物元素が活性化されるとと
もに、結晶欠陥領域５及び不純物領域６の欠陥が回復
し、ゲート電極４に隣接する浅いソース・ドレイン拡散
層７（エクステンション領域）が得られる。
【００６８】次に、図１４（ｄ）に示すように、シリコ
ン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ
2 膜）をＣＶＤ法により順次堆積する。続いて、ＲＩＥ
法により、シリコン窒化膜８及びシリコン酸化膜９をゲ
ート電極４の側壁に選択的に残置させ、多層構造の側壁
スペーサを形成する。
【００６９】次に、図１４（ｅ）に示すように、ゲート
電極４とシリコン窒化膜８及びシリコン酸化膜９からな
る側壁スペーサをマスクとして、Ｂをイオン注入する。
イオン注入の条件は、加速エネルギー５ｋｅＶ、ドーズ
量３×１０15ｃｍ-2とする。このイオン注入により、ゲ
ート電極４の端部から離間した、深い不純物領域１０が
形成される。また、このイオン注入により、ゲート電極
（ポリシリコン）中にもＢが注入される。
【００７０】次に、図１４（ｆ）に示すように、基板を
４００℃程度の温度に加熱した状態で、Ｘｅフラッシュ
ランプの光を基板全面に照射する。照射時間は１０ｍｓ
以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とす
る。この光照射により、イオン注入された不純物元素が
活性化されるとともに、不純物領域１０等の結晶欠陥が
回復し、ゲート電極４の端部から離間した深いソース・
ドレイン拡散層１１が得られる。
【００７１】その後の工程は、図示しないが、例えば常
圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶
縁膜としてシリコン酸化膜を形成する。その後、層間絶
縁膜にコンタクトホールを開け、さらにソース・ドレイ
ン電極、ゲート電極、配線等を形成する。
【００７２】本実施形態によれば、フラッシュランプア
ニールを用いることにより、ゲート電極４に隣接する浅
い不純物領域６を活性化するための熱処理時間を短くで
きる。そのため、ゲート電極下への不純物の拡散を最小
限に抑えることができ、ショートチャネル効果を抑制す
ることができる。また、フラッシュランプ光照射前のＧ
ｅのイオン注入により、Ｓｉ基板の表面領域に結晶欠陥
領域を形成したため、加熱効率が上昇する。そのため、
拡散層の抵抗を効果的に下げることができ、ＭＯＳトラ
ンジスタの電流駆動能力を向上させることができる。
【００７３】（実施形態５）図１５（ａ）〜図１５
（ｆ）は、本発明の第５の実施形態に係る半導体装置の
製造方法を示した断面図である。本実施形態も、上述し
た第１〜第３の実施形態の手法を利用したＭＯＳトラン
ジスタの製造方法に関するものである。
【００７４】まず、図１５（ａ）に示すように、通常の
ＭＯＳトランジスタの製造方法に従って、ｎ型シリコン
基板１に素子分離領域２を形成する。その後、ゲート絶
縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁
膜３上にゲート電極４を形成する。
【００７５】次に、図１５（ｂ）に示すように、ゲート
電極４をマスクとして、シリコン基板１の表面領域に、
Ｂをイオン注入する。イオン注入の条件は、加速エネル
ギー０．２ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。
このイオン注入により、不純物領域６が形成される。
【００７６】次に、図１５（ｃ）に示すように、ハロゲ
ンランプを用いたＲＴＡ処理を行う。アニール条件は、
基板温度８００℃、加熱時間１０秒とする。このアニー
ル処理により、不純物元素が活性化されるとともに、不
純物領域６の欠陥が回復し、ゲート電極４に隣接する浅
いソース・ドレイン拡散層７（エクステンション領域）
が得られる。
【００７７】次に、図１５（ｄ）に示すように、シリコ
ン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ
2 膜）をＣＶＤ法により順次堆積する。続いて、ＲＩＥ
法により、シリコン窒化膜８及びシリコン酸化膜９をゲ
ート電極４の側壁に選択的に残置させ、多層構造の側壁
スペーサを形成する。
【００７８】次に、図１５（ｅ）に示すように、ゲート
電極４とシリコン窒化膜８及びシリコン酸化膜９からな
る側壁スペーサをマスクとして、Ｇｅをイオン注入す
る。イオン注入の条件は、加速エネルギー１５ｋｅＶ、
ドーズ量５×１０14ｃｍ-2とする。このイオン注入によ
り、シリコン基板１の表面から深さ２０ｎｍまでアモル
ファス領域（結晶欠陥領域５）が形成される。次に、ゲ
ート電極及び側壁スペーサをマスクとして、Ｂをイオン
注入する。イオン注入の条件は、加速エネルギー５ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2とする。このイオン注入
により、ゲート電極４の端部から離間した、深い不純物
領域１０が形成される。また、このイオン注入により、
ゲート電極（ポリシリコン）中にもＢが注入される。
【００７９】次に、図１５（ｆ）に示すように、基板を
４００℃程度の温度に加熱した状態で、Ｘｅフラッシュ
ランプの光を基板全面に照射する。照射時間は１０ｍｓ
以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とす
る。この光照射により、イオン注入された不純物元素が
活性化されるとともに、不純物領域１０等の結晶欠陥が
回復し、ゲート電極４の端部から離間した深いソース・
ドレイン拡散層１１が得られる。
【００８０】その後の工程は、図示しないが、例えば常
圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶
縁膜としてシリコン酸化膜を形成する。その後、層間絶
縁膜にコンタクトホールを開け、さらにソース・ドレイ
ン電極、ゲート電極、配線等を形成する。
【００８１】本実施形態によれば、浅い不純物拡散層７
が高温にさらされるのは、深い不純物領域１０を活性化
させるためのフラッシュランプアニール工程だけであ
る。そのため、ゲート電極下への不純物の拡散を最小限
に抑えることができ、ショートチャネル効果を抑制する
ことができる。また、フラッシュランプの照射回数が減
るため、急激な温度上昇に起因する熱応力の発生を抑制
することができる。そのため、基板ダメージを低減する
ことができ、歩留まりを向上させることができる。ま
た、フラッシュランプ光照射前のＧｅのイオン注入によ
り、Ｓｉ基板の表面領域をアモルファス状態にしたた
め、結晶性の回復が良くなるとともに、加熱効率が上昇
する。そのため、拡散層の抵抗を効果的に下げることが
でき、ＭＯＳトランジスタの電流駆動能力を向上させる
ことができる。
【００８２】（実施形態６）図１６（ａ）〜図１６
（ｆ）は、本発明の第６の実施形態に係る半導体装置の
製造方法を示した断面図である。本実施形態も、上述し
た第１〜第３の実施形態の手法を利用したＭＯＳトラン
ジスタの製造方法に関するものである。
【００８３】まず、図１６（ａ）に示すように、通常の
ＭＯＳトランジスタの製造方法に従って、ｎ型シリコン
基板１に素子分離領域２を形成する。その後、ゲート絶
縁膜（シリコン酸化膜）３を形成し、さらにゲート絶縁
膜３上にゲート電極４を形成する。その後、シリコン窒
化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ2 膜）を
ＣＶＤ法により順次堆積する。続いて、ＲＩＥ法によ
り、シリコン窒化膜８及びシリコン酸化膜９をゲート電
極４の側壁に選択的に残置させ、多層構造の側壁スペー
サを形成する。
【００８４】次に、図１６（ｂ）に示すように、ゲート
電極及び側壁スペーサをマスクとして、Ｂをイオン注入
する。イオン注入の条件は、加速エネルギー５ｋｅＶ、
ドーズ量３×１０15ｃｍ-2とする。このイオン注入によ
り、ゲート電極４の端部から離間した、深い不純物領域
１０が形成される。また、このイオン注入により、ゲー
ト電極（ポリシリコン）中にもＢが注入される。
【００８５】次に、図１６（ｃ）に示すように、ハロゲ
ンランプを用いたＲＴＡ処理を行う。アニール条件は、
基板温度１０１５℃、加熱時間１０秒とする。このアニ
ール処理により、不純物元素が活性化されるとともに、
不純物領域１０の欠陥が回復し、ゲート電極４から離間
した深いソース・ドレイン拡散層１１が得られる。
【００８６】次に、図１６（ｄ）に示すように、側壁ス
ペーサの一部を構成するシリコン酸化膜９を、フッ酸
（ＨＦ）によって選択的にエッチングする。
【００８７】次に、図１６（ｅ）に示すように、ゲート
電極４とシリコン窒化膜８をマスクとして、Ｇｅをイオ
ン注入する。イオン注入の条件は、加速エネルギー１ｋ
ｅＶ、ドーズ量５×１０14ｃｍ-2とする。このイオン注
入により、シリコン基板１の表面から深さ１０ｎｍまで
結晶欠陥領域５が形成される。次に、ゲート電極４とシ
リコン窒化膜８をマスクとして、Ｂをイオン注入する。
イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ド
ーズ量１×１０15ｃｍ-2とする。このイオン注入によ
り、ゲート電極４の端部に隣接した、浅い不純物領域６
が形成される。
【００８８】次に、図１６（ｆ）に示すように、基板を
４００℃程度の温度に加熱した状態で、Ｘｅフラッシュ
ランプの光を基板全面に照射する。照射時間は１０ｍｓ
以下とし、照射エネルギー密度は３５Ｊ／ｃｍ2 とす
る。この光照射により、イオン注入された不純物元素が
活性化されるとともに、不純物領域６等の結晶欠陥が回
復し、ゲート電極４に隣接した浅いソース・ドレイン拡
散層７が得られる。
【００８９】その後の工程は、図示しないが、例えば常
圧ＣＶＤ法により、成膜温度４００℃で、全面に層間絶
縁膜としてシリコン酸化膜を形成する。その後、層間絶
縁膜にコンタクトホールを開け、さらにソース・ドレイ
ン電極、ゲート電極、配線等を形成する。
【００９０】本実施形態によれば、浅いソース・ドレイ
ン拡散層７が、深いソース・ドレイン拡散層１１よりも
後に形成される。そのため、深い不純物領域１０を活性
化するための秒オーダーの高温に、浅い不純物領域６は
さらされない。そのため、ゲート電極下への不純物の拡
散を最小限に抑えることができ、ショートチャネル効果
を抑制することができる。また、フラッシュランプの照
射回数が減るため、急激な温度上昇に起因する熱応力の
発生を抑制することができる。そのため、基板ダメージ
を低減することができ、歩留まりを向上させることがで
きる。また、フラッシュランプ光照射前のＧｅのイオン
注入により、Ｓｉ基板の表面領域に結晶欠陥領域を形成
したため、加熱効率が上昇する。そのため、拡散層の抵
抗を効果的に下げることができ、ＭＯＳトランジスタの
電流駆動能力を向上させることができる。
【００９１】なお、上述した第４〜第６の実施形態で
は、ｐ型ＭＯＳトランジスタの例について説明したが、
ｎ型ＭＯＳトランジスタにも上述した方法を適用可能で
ある。また、第１〜第３の実施形態で説明したような各
種変更が可能である。
【００９２】（実施形態７）図１７（ａ）〜図１７
（ｅ）は、本発明の第７の実施形態に係る半導体装置の
製造方法を示した断面図である。
【００９３】まず、図１７（ａ）に示すように、ｎ型シ
リコン基板２１上に、ＣＶＤ法によって厚さ２００ｎｍ
のシリコン酸化膜（ＳｉＯ2 膜）２２を堆積する。次
に、図１７（ｂ）に示すように、シリコン酸化膜２２を
パターニングして、０．３μｍ×０．３μｍのコンタク
ト孔２３を開ける。
【００９４】次に、図１７（ｃ）に示すように、シリコ
ン酸化膜２２をマスクとして、シリコン基板２１の表面
領域に、Ｇｅをイオン注入する。イオン注入の条件は、
加速エネルギー１５ｋｅＶ、ドーズ量５×１０14ｃｍ-2
とする。このイオン注入により、シリコン基板２１の表
面には結晶欠陥領域２４として、例えばアモルファス領
域が形成される。次に、シリコン酸化膜２２をマスクと
して、シリコン基板２１の表面領域に、Ｂをイオン注入
する。イオン注入の条件は、加速エネルギー５ｋｅＶ、
ドーズ量５×１０15ｃｍ-2とする。このイオン注入によ
り、不純物領域２５が、結晶欠陥領域２４に重畳するよ
うにして、結晶欠陥領域２４よりも下方まで形成され
る。
【００９５】次に、図１７（ｄ）に示すように、全面に
厚さ３０ｎｍ以下の金属膜２６を形成する。この金属膜
２６には、シリコン基板上の自然酸化膜を還元できる金
属、例えばＴｉを用いることが望ましい。一般的には、
IIIa族、IVa 族、Va族の高融点金属を用いることが可能
である。
【００９６】次に、基板を４００℃程度の温度に加熱し
た状態で、Ｘｅフラッシュランプの光を基板全面に照射
する。照射時間は１０ｍｓ以下とし、照射エネルギー密
度は３５Ｊ／ｃｍ2 とする。この光照射（フラッシュラ
ンプアニール）により、不純物元素が活性化されるとと
もに、結晶欠陥領域２４及び不純物領域２５の欠陥が回
復し、拡散層２７が得られる。また、このフラッシュラ
ンプアニールにより、金属膜２６と拡散層２７との良好
なオーミックコンタクトが得られる。
【００９７】次に、図１７（ｅ）に示すように、抵抗率
の低い金属膜２８として、例えばＡｌ膜（膜厚４００
ｎ）を堆積する。さらに、金属膜２６及び２８をパター
ニングして電極を形成する。
【００９８】上述した工程によって得られたＡｌ電極２
８とシリコン基板２１との間のコンタクト抵抗を測定し
たところ、６×１０-8Ωｃｍ2 であった。これに対し
て、Ｇｅをイオン注入せずにＢのみをイオン注入した比
較例の試料では、コンタクト抵抗は３×１０-7Ωｃｍ2
であった。これらの結果から、本実施形態では比較例に
比べて、コンタクト抵抗が著しく低減されていることが
わかる。
【００９９】一般に、金属と半導体との接触では、半導
体内に障壁層が存在し、これがコンタクト抵抗の発生要
因となっている。Ｇｅをイオン注入することによって、
基板表面に結晶欠陥を生じさせる（基板表面をアモルフ
ァス化する）ことで、障壁層内に局在的な準位を形成す
ることができる。これにより、熱電子放出電流のように
キャリアが障壁を越えなくても、障壁内に形成された準
位を介して容易にキャリアが移動する。したがって、本
実施形態では、再結合オーミックコンタクトが形成され
た結果、コンタクト抵抗が著しく低下したものと考えら
れる。
【０１００】なお、上述した実施形態において、Ｇｅ
（所定元素）のイオン注入工程、Ｂ（不純物元素）のイ
オン注入工程及び金属膜（導電膜）２６の形成工程は、
任意の順序で行うことが可能である。
【０１０１】以上のように、本実施形態によれば、第１
〜第３の実施形態で述べたように、低抵抗の浅い拡散層
が得られる他、良好なオーミックコンタクトを得ること
が可能となる。
【０１０２】なお、本実施形態においても、第１〜第３
の実施形態で述べたような各種変更が可能である。例え
ば、本実施形態ではボロン（Ｂ）をイオン注入すること
でｐ型拡散層を形成したが、リン（Ｐ）或いは砒素（Ａ
ｓ）をイオン注入することでｎ型拡散層を形成すること
も可能である。また、Ｇｅをイオン注入する代わりに、
IV族元素としてＳｉ、Ｓｎ或いはＰｂをイオン注入する
ことも可能である。また、ｐ型拡散層を形成する場合に
は、Ｇｅをイオン注入する代わりに、III 族元素である
Ｇａ、Ｉｎ或いはＴｌをイオン注入することも可能であ
る。さらに、ｎ型拡散層を形成する場合には、Ｇｅをイ
オン注入する代わりに、V 族元素であるＳｂ或いはＢｉ
をイオン注入することも可能である。
【０１０３】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【０１０４】
【発明の効果】本発明によれば、浅く且つ低抵抗の不純
物拡散層を形成できる等、不純物のプロファイルを精度
よく制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を示した断面図。
【図２】第１の実施形態の比較例の製造方法を示した断
面図。
【図３】図１（ａ）〜図１（ｃ）の工程によって得られ
た半導体装置におけるＧｅ及びＢの濃度分布を示した
図。
【図４】図２（ａ）及び図２（ｂ）の工程によって得ら
れた半導体装置におけるＢの濃度分布を示した図。
【図５】シリコン基板表面の反射スペクトルを示した
図。
【図６】Ｘｅフラッシュランプ及びＷハロゲンランプの
発光スペクトル並びにＳｉの吸収特性を示した図。
【図７】照射エネルギー密度とシート抵抗との関係を示
した図。
【図８】Ｇｅの加速エネルギーとシート抵抗との関係を
示した図。
【図９】Ｇｅの加速エネルギーと接合リーク電流との関
係を示した図。
【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法を示した断面図。
【図１１】図１０（ａ）〜図１０（ｃ）の工程によって
得られた半導体装置におけるＧｅ及びＢの濃度分布を示
した図。
【図１２】本発明の第３の実施形態に係る半導体装置の
製造方法を示した断面図。
【図１３】図１２（ａ）〜図１２（ｃ）の工程によって
得られた半導体装置におけるＧａ及びＢの濃度分布を示
した図。
【図１４】本発明の第４の実施形態に係る半導体装置の
製造方法を示した断面図。
【図１５】本発明の第５の実施形態に係る半導体装置の
製造方法を示した断面図。
【図１６】本発明の第６の実施形態に係る半導体装置の
製造方法を示した断面図。
【図１７】本発明の第７の実施形態に係る半導体装置の
製造方法を示した断面図。
【符号の説明】
１…シリコン基板 ２…素子分離領域 ３…ゲート絶縁膜 ４…ゲート電極 ５…結晶欠陥領域 ６、１０…不純物領域 ７、１１…ソース・ドレイン拡散層 ８…シリコン窒化膜 ９…シリコン酸化膜 ２１…シリコン基板 ２２…シリコン酸化膜 ２３…コンタクト孔 ２４…結晶欠陥領域 ２５…不純物領域 ２６、２８…金属膜 ２７…拡散層
フロントページの続き (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F140 AA10 AA13 AC01 BA01 BF01 BF04 BG09 BG43 BG44 BG52 BG53 BG54 BH13 BH17 BH21 BH22 BH49 BK13 BK21 CB01 CC03 CC12 CF07

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体領域に不純物元素のイオンを注入す
    る工程と、 前記半導体領域に、所定元素としてIV族の元素又は前記
    不純物元素と同一導電型であって前記不純物元素よりも
    質量数が大きい元素のイオンを注入する工程と、 前記不純物元素及び前記所定元素が注入された領域に、
    発光強度分布の最大点を６００ｎｍ以下の波長領域に有
    する光を照射して、アニールを行う工程と、 を備えたことを特徴とする半導体装置の製造方法。
  2. 【請求項２】半導体基板上にゲート絶縁膜を形成する工
    程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 少なくとも前記ゲート電極をマスクとして、前記半導体
    基板に不純物元素のイオンを注入する工程と、 少なくとも前記ゲート電極をマスクとして、前記半導体
    基板に、所定元素としてIV族の元素又は前記不純物元素
    と同一導電型であって前記不純物元素よりも質量数が大
    きい元素のイオンを注入する工程と、 前記不純物元素及び前記所定元素が注入された領域に、
    発光強度分布の最大点を６００ｎｍ以下の波長領域に有
    する光を照射して、アニールを行う工程と、 を備えたことを特徴とする半導体装置の製造方法。
  3. 【請求項３】前記光を照射する工程の前に、前記半導体
    領域上に導電膜を形成する工程をさらに備えた ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  4. 【請求項４】前記所定元素は、Ｓｉ、Ｇｅ、Ｓｎ、Ｐ
    ｂ、Ｇａ、Ｉｎ、Ｔｌ、Ｓｂ及びＢｉの中から選択され
    ることを特徴とする請求項１乃至３のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項５】前記光は、発光期間が１００ミリ秒以下で
    あることを特徴とする請求項１乃至３のいずれかに記載
    の半導体装置の製造方法。
  6. 【請求項６】前記光は、照射エネルギー密度が１０Ｊ／
    ｃｍ2 以上で６０Ｊ／ｃｍ2 以下である ことを特徴とする請求項１乃至３のいずれかに記載の半
    導体装置の製造方法。
  7. 【請求項７】前記光は、フラッシュランプの光であるこ
    とを特徴とする請求項１乃至３のいずれかに記載の半導
    体装置の製造方法。
  8. 【請求項８】前記光を照射する工程は、前記半導体領域
    を加熱した状態で行われることを特徴とする請求項１乃
    至３のいずれかに記載の半導体装置の製造方法。
  9. 【請求項９】第１導電型の第１の半導体領域と、 前記第１の半導体領域上に形成され、第２導電型の不純
    物元素を含有する第２導電型の第２の半導体領域と、 を有する半導体装置であって、 前記第２の半導体領域には、所定元素としてIV族の元素
    又は第２導電型であって前記不純物元素よりも質量数が
    大きい元素を含有する領域の少なくとも一部が含まれ、 前記所定元素は深さ方向に濃度分布を有し、前記第２の
    半導体領域の表面から前記濃度分布の最大点までの深さ
    は、前記第２の半導体領域の表面から前記第１の半導体
    領域と第２の半導体領域との境界までの深さよりも浅い
    ことを特徴とする半導体装置。
  10. 【請求項１０】前記第２の半導体領域の表面から前記濃
    度分布の最大点までの深さに前記濃度分布の標準偏差を
    加算した深さは、前記第２の半導体領域の表面から前記
    第１の半導体領域と第２の半導体領域との境界までの深
    さよりも浅いことを特徴とする請求項９に記載の半導体
    装置。
  11. 【請求項１１】前記所定元素は、Ｓｉ、Ｇｅ、Ｓｎ、Ｐ
    ｂ、Ｇａ、Ｉｎ、Ｔｌ、Ｓｂ及びＢｉの中から選択され
    ることを特徴とする請求項９又は１０に記載の半導体装
    置。
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