JP2005005405A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】２次欠陥部と、空乏層との接触によるリーク電流を抑えつつ、極浅接合を実現する。
【解決手段】基板にマスクパターンを形成し、このマスクパターンをマスクとして、イオンを注入し、非晶質層を形成する。その後、エッチングによりこのマスクパターンの幅を狭める。そして、幅の狭くなったマスクパターンをマスクとして、拡散層を形成するためのイオン注入を行い、拡散層を形成する。これにより、非晶質層と、拡散層との境界付近に形成される２次欠陥部を、拡散層内部に取り込む。
【選択図】 図１
【解決手段】基板にマスクパターンを形成し、このマスクパターンをマスクとして、イオンを注入し、非晶質層を形成する。その後、エッチングによりこのマスクパターンの幅を狭める。そして、幅の狭くなったマスクパターンをマスクとして、拡散層を形成するためのイオン注入を行い、拡散層を形成する。これにより、非晶質層と、拡散層との境界付近に形成される２次欠陥部を、拡散層内部に取り込む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及び半導体装置の製造方法に関する。更に、具体的には、拡散層を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化、高集積化に伴い、１の半導体装置内に、複数のトランジスタを形成する必要が生じている。しかし、単にトランジスタの数を増加させただけでは、消費電力が増加してしまう。このため、個々のトランジスタに印加する電圧を低下させる必要がある。また、印加電圧を低くしても、スイッチング速度が低下しないようにするため、個々のトランジスタのゲート長の縮小が必要となる。
【０００３】
しかし、ゲート長の短いトランジスタでは、しきい電圧のロールオフ現象が著しい。このため、ロールオフ現象に対する対策として、ソース・ドレイン・エクステンションの浅接合化が進められている。例えば、６５ｎｍ技術ノードのＣＭＯＳトランジスタでは、ゲート長が、３２ｎｍ、ソース・ドレイン・エクステンションの接合深さが１０〜１７ｎｍという値がＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により推奨されている。
【０００４】
このような極浅接合としては、一般に、ＳＰＥ（固相エピタキシャル；Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）接合が提案されている。このＳＰＥによる極浅接合は、以下のような方法により実現される。
【０００５】
まず、素子分離領域、ＷＥＬＬ等の形成された基板に、ゲート絶縁膜、ゲート電極を形成する。その後、ゲート電極と、ゲート絶縁膜とをマスクとして、ＧｅまたはＳｉイオンを注入し、基板表面に非晶質層を形成する。その後、Ｂイオン等を注入して、エクステンションを形成する。更に、サイドウォールを形成し、再び、Ｂイオン等の注入を行い、ソース・ドレインを形成する。
【０００６】
この浅接合の形成方法においては、Ｂイオン注入前に、予めＧｅイオン等を注入して非晶質層を形成している。これにより、Ｂイオンを注入するときの注入エネルギーをある程度抑えて、Ｂイオンの飛程を小さくすることができ、また、エクステンション形成時の注入イオンによるチャネリングを防止することができる。
【０００７】
また、Ｂイオン注入によるダメージ回復には、ある程度の高温以上のアニールが必要となる。しかし、高温アニールを行うと、接合が延びて深くなり、浅い接合の実現ができなくなってしまう。従って、極浅接合の形成の場合、低温アニール、短時間アニールを採用し、浅い接合の実現を優先している。このため、ダメージ回復は、不十分となり、エクステンション形成のためのイオンの注入飛程位置付近に、２次欠陥部が残存することとなる。
【０００８】
一方、エクステンション、ソース・ドレインと、基板との接合部には、空乏層が生じている。この空乏層は、基板と、エクステンション、ソース・ドレインとの不純物濃度に比して低いため、エクステンション、ソース・ドレインの外側に、基板側に広がる形で形成される。この空乏層と、上述の２次欠陥部とが接すると、接合リーク電流が発生してしまう。
【０００９】
そこで、２次欠陥部と、空乏層との接触を防止するため、エクステンション形成用のＢイオン等の注入の際、非晶質層より深くなるように、Ｂイオンを注入する方法が考えられている。このようにすれば、エクステンション底部における２次欠陥部は、エクステンション内に取り込まれ、空乏層と、２次欠陥部との接触をある程度抑えられるものと考えられる（例えば、特許文献１参照。）。
【００１０】
【特許文献１】
特開平１０−４１２４０号公報
【００１１】
【発明が解決しようとする課題】
しかし、このように、エクステンション、ソース・ドレイン形成のためのイオン注入を深くするようにしても、チャネル領域付近、即ち、基板のゲート絶縁膜下方付近において、２次欠陥部と、空乏層との接触が考えられる。このため、この部分においては、リーク電流の発生を抑えることができない。
【００１２】
そこで、この発明は、上述の問題を解決し、極浅接合を実現しつつ、２次欠陥部と、空乏層との接触によるリーク電流を抑えることができる改良した半導体装置及び半導体装置の製造方法を提案するものである。
【００１３】
【課題を解決するための手段】
従って、この発明における半導体装置は、基板と、
前記基板内に形成された拡散層と、
前記拡散層内に形成された２次欠陥部と、
前記基板内に、前記拡散層の外側を囲むように形成された空乏層と、
前記基板上の、前記拡散層の間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えるものである。
【００１４】
また、この発明における半導体装置の製造方法は、基板にマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンをマスクとして、イオンを注入し、非晶質層を形成する非晶質層形成工程と、
前記マスクパターンの幅を狭めるエッチングを行うエッチング工程と、
幅の狭くなった前記マスクパターンをマスクとして、イオン注入を行い、拡散層を形成する拡散層形成工程と、
を備えるものである。
【００１５】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１６】
実施の形態．
図１は、この発明における半導体装置１００を説明するための断面模式図である。また、図２は、半導体装置１００の各層の不純物注入分布を示すグラフ図である。
半導体装置１００は、ｐチャネルＭＯＳＦＥＴである。
【００１７】
図１に示すように、半導体装置１００において、Ｓｉ基板２には、素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４が形成され、ＳＴＩ４に区画された活性領域には、ＷＥＬＬ６が形成されている。
【００１８】
また、Ｓｉ基板２の表面付近には、Ｂイオン等のｐ型不純物が注入された拡散層８が形成されている。拡散層８は、エクステンション１０と、ソース・ドレイン１２とにより構成される。図１、２に示すように、エクステンション１０は、接合深さが２０ｎｍ〜３０ｎｍ程度と比較的浅く、また、比較的不純物濃度の低い低濃度不純物拡散層である。また、ソース・ドレイン１２は、エクステンション１０に比して、接合深さが５０ｎｍ〜８０ｎｍ程度と深く、また、比較的不純物濃度の高い高濃度不純物拡散層である。
【００１９】
エクステンション１０の接合深さ２０ｎｍ〜３０ｎｍ程度の位置、即ち、エクステンション１０形成の際に注入されるイオンの飛程（ＲＰ）位置付近に、エクステンション１０と、ソース・ドレイン１２とにより内部に取り込まれるようにして、２次欠陥部１４が形成されている。
更に、エクステンション１０、ソース・ドレイン１２からなる拡散層８の外側を覆うように、Ｓｉ基板２側に、空乏層１６が形成されている。
【００２０】
Ｓｉ基板２上の、ソース・ドレイン１２間のチャネル部分には、ＳｉＯＮからなるゲート絶縁膜２０が形成されている。また、ゲート絶縁膜２０上には、Ｐｏｌｙ−Ｓｉからなるゲート電極２２が形成されている。ゲート絶縁膜２０、ゲート電極２２の幅は、約６０ｎｍ程度である。更に、ゲート絶縁膜２０と、ゲート電極２２との側面部には、サイドウォール２４が形成されている。サイドウォール２４の幅は、片側において最大で、８０ｎｍ程度である。
【００２１】
また、ゲート絶縁膜２０と、ゲート電極２２と、サイドウォール２４とを埋め込むようにして、Ｓｉ基板２上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、その表面から、Ｓｉ基板２表面のソース・ドレイン１２表面にまで貫通するコンタクトプラグ３２が形成されている。また、層間絶縁膜３０表面、かつ、コンタクトプラグ３２上には、金属配線３４が形成されている。
【００２２】
上述したように、２次欠陥部１４は、エクステンション１０と、ソース・ドレイン１２とからなる拡散層８の内部に形成されている。また、空乏層１６は、拡散層８より外側を囲むように形成されている。従って、この半導体装置１００においては、２次欠陥部１４と、空乏層１６とが直接接触することがない。
【００２３】
図３は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図４〜図７は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図７を用いて、この発明の実施の形態における半導体装置の製造方法について説明する。
【００２４】
まず、図４に示すように、Ｓｉ基板２上に、ＳＴＩ４を形成する（ステップＳ２）。ＳＴＩ４は、Ｓｉ基板２に、比較的浅い溝を形成した後、この溝に、ＳｉＯ２を埋め込むことにより形成される。その後、ＳＴＩ４で分離された領域に、ＷＥＬＬ６を形成する（ステップＳ４）。ここでは、半導体装置１００がＰＭＯＳＦＥＴであるため、ｎ型の不純物を注入する。
【００２５】
次に、Ｓｉ基板２上に、ＳｉＯＮ膜４２を形成する（ステップＳ６）。ＳｉＯＮ膜４２は、後のエッチングによりゲート絶縁膜２０となる材料膜である。ここでは、ＳｉＯＮ膜４２は、Ｓｉ基板２を、Ｎ雰囲気下で酸化することにより形成する。
【００２６】
次に、ＳｉＯＮ膜４２上に、Ｐｏｌｙ−Ｓｉ膜４４を形成する（ステップＳ８）。Ｐｏｌｙ−Ｓｉ膜４４は、その後の加工により、ゲート電極２２となる材料膜である。Ｐｏｌｙ−Ｓｉ膜４４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００２７】
次に、Ｐｏｌｙ−Ｓｉ膜４４上にレジストパターン４６を形成する（ステップＳ１０）。レジストパターンは、Ｐｏｌｙ−Ｓｉ膜４４上に、レジストを塗布した後、露光、下像処理を施すことにより形成される。レジストパターン４６は、Ｐｏｌｙ−Ｓｉ膜４４のゲート電極２２となる部分を覆うゲート電極２２加工用のマスクパターンである。但し、レジストパターン４６の幅は、最終的に形成されるゲート電極２０の幅よりも広く、１４０ｎｍ程度である。
【００２８】
次に、図５に示すように、レジストパターン４６をマスクとして、エッチングを行う（ステップＳ１２）。これにより、Ｐｏｌｙ−Ｓｉ膜４４が、レジストマスク４６と同様に１４０ｎｍ程度の幅にエッチングされ、ゲート電極５２が形成される。ゲート電極５２は、最終的に形成されるゲート絶縁膜２０の幅（６０ｎｍ程度）より広くなっている。その後、ゲート電極５２をマスクにＳｉＯＮ膜４２のウエットエッチングを行い（ステップＳ１４）、ＳｉＯＮ膜４２の表面に露出する部分を除去し、ゲート電極５２と同じ幅（１４０ｎｍ程度）のゲート絶縁膜５０に加工する。
【００２９】
次に、Ｇｅイオンの注入を行う（ステップＳ１６）。ここでは、図２に示すような不純物濃度の分布を示すように、１５ｋｅＶ程度の注入エネルギーで、ドーズ量６Ｅ１４ｃｍ−２程度のＧｅイオンを、ゲート電極５０をマスクとして、注入する。これにより、図５に示すように、深さ３０ｎｍ〜６０ｎｍ程度の非晶質層５４が形成される。
【００３０】
次に、ゲート絶縁膜５０及びゲート電極５２のエッチングによりゲートスリミングを行う（ステップＳ１８）。これにより、ゲート絶縁膜５０、ゲート電極５２は、片側４０ｎｍ程度ずつ両側がエッチングされて、６０ｎｍ程度の幅のゲート絶縁膜２０、ゲート電極２２が形成される。
【００３１】
次に、スリミングされたゲート電極２０をマスクとして、Ｂイオンの注入を行う（ステップＳ２０）。ここでは、２００〜３００ｅＶ以下の極低加速エネルギーで、ドーズ量２Ｅ１５ｃｍ−２程度のＢイオンを注入する。これにより、図６に示すように、接合深さ２０ｎｍ〜３０ｎｍ程度の浅いエクステンション１０が形成される。また、ここで、エクステンション１０と、非晶質層５４との境界部付近、即ち、エクステンション形成用のＢイオンの飛程（ＲＰ）位置付近には、２次欠陥部１４が発生する。
【００３２】
次に、ダメージ回復のため、アニールを行う（ステップＳ２２）。ここでは、ＳＰＥ（Ｓｏｌｉｄ Ｅｐｉｔａｘｉａｌ；固相エピタキシャル）による６５０℃程度の低温アニールを行う。これにより、エクステンション１０の延びを抑制して、極浅接合を確保することができる。
【００３３】
また、低温アニールであるため、２次欠陥部１４は、完全には解消せず、エクステンション１０と、非晶質層５４との境界部付近には、未だに、２次欠陥部１４が残存する状態となっている。しかし、非晶質層５４の形成の際には、幅の広いゲート電極５２をマスクとし、エクステンション１０形成用のＢイオン注入の際は、幅の狭いゲート電極２２をマスクとしている。この両マスクは、両側にそれぞれ、４０ｎｍ程度ずつの差があるため、幅の狭いゲート電極２２直下付近には、非晶質層５４が形成されず、エクステンション１０のみが形成された状態となっている。即ち、ゲート電極２２直下付近においては、エクステンション１０の内側に非晶質層５４が取り込まれた状態となっている。従って、エクステンション１０と、非晶質層５４との界面に形成される２次欠陥部１４も、ゲート電極２２直下付近より外側の非晶質層５４内にのみ発生した状態となっている。
【００３４】
次に、図７に示すように、ゲート電極２２とゲート絶縁膜２０との側面に、サイドウォール２４を形成する（ステップＳ２４）。ここでは、サイドウォール２４は、先ず、ゲート電極２２と、ゲート絶縁膜２０とを埋め込むようにして、Ｓｉ基板２上に、ＳｉＮ膜を形成した後、これをエッチバックすることにより形成する。サイドウォール２４の幅は２０ｎｍ程度である。従って、ゲート電極２２と、その両端のサイドウォール２４とをあわせると、幅１００ｎｍ程度となる。この幅は、スリミング前のＧｅイオン注入に用いるゲート電極５２の幅（１４０ｎｍ）よりは狭く、両側に、それぞれ２０ｎｍずつの差が存在する。
【００３５】
次に、ゲート電極２２と、サイドウォール２４とをマスクとして、Ｂイオンの注入を行う（ステップＳ２６）。ここでは、５ＫｅＶの加速エネルギーで、深さ５０ｎｍ程度と比較的深くに、ドーズ量１Ｅ１５ｃｍ−２程度のＢイオンを注入する。これにより、深いソース・ドレイン領域１２を形成する。
【００３６】
Ｂイオンは、エクステンション１０形成用のイオン注入時よりも大きなエネルギーで注入され、従って、エクステンション１０形成の際のイオンの飛程（ＲＰ）より深い位置までイオン注入される。従って、これにより、イオンの飛程（ＲＰ）に形成された２次欠陥部１４は、完全に、エクステンション１０及びソース・ドレイン１２からなる拡散層８内部に取り込まれた状態となる。
【００３７】
また、Ｂ注入の際に用いられるマスクは、ゲート電極２２と、サイドウォール２４である。この幅（１００ｎｍ程度）は、非晶質層５４形成の際にマスクとして用いられるゲート電極５２の幅（１４０ｎｍ程度）よりも狭くなっている。従って、ゲート電極２２直下付近においても、２次欠陥部１４は、拡散層８内部に取り込まれた状態となっている。
【００３８】
また、エクステンション１０とソース・ドレイン１２からなる拡散層８の外側には、同時に、空乏層１６が形成される。エクステンション１０とソース・ドレイン１２との不純物濃度は、Ｓｉ基板２の不純物濃度よりも高いことから、空乏層１６は、拡散層８よりＳｉ基板２側へ大きく広がるように形成される。従って、２次欠陥部１４は、空乏層１６側に突き出ることなく、拡散層内部に取り込まれたままの状態が保たれている。
【００３９】
次に、活性化のためのアニールを行う（ステップＳ２８）。ここでは、９００℃以下の温度で、短時間のアニールを行う。
【００４０】
その後、ゲート絶縁膜２０、ゲート電極２２、サイドウォール２４を埋め込むようにして、Ｓｉ基板２上に層間絶縁膜３０を形成する（ステップＳ３０）。次に、コンタクトプラグ３２を形成する（ステップＳ３２）。コンタクトプラグ３２は、層間絶縁膜３０に、ソース・ドレイン１２に達する貫通孔を形成し、これにＷを埋め込み、平坦化を行うことにより形成する。また、層間絶縁膜３０表面、かつ、コンタクトプラグ３２上に、金属配線を形成する（ステップＳ３４）。
これにより、図１に示すように、半導体装置１００を得ることができる。
【００４１】
以上説明したように、この実施の形態においては、浅接合実現のための、プリアモルファス注入（ステップＳ１６）を、比較的幅の太いゲート電極５２をマスクとして行う。一方、エクステンション１０形成のためのＢイオン注入（ステップＳ２０）を、幅の狭いゲート電極２２をマスクとして行う。更に、ソース・ドレイン１２形成のためのＢイオン注入（ステップＳ２６）を、ゲート電極５２より幅の狭いゲート電極２２と、サイドウォール２４とをマスクとして行う。従って、非晶質層５０と、エクステンション１０との境界付近に形成される２次欠陥部１４を、完全に、拡散層８内部に取り込むことができる。従って、拡散層８の外側に形成される空乏層１６と、２次欠陥部１４との接触を防止することができる。このようにして、半導体装置１００においては、浅接合を実現しつつ、低温処理によっても、リーク電流を抑えることができる。
【００４２】
なお、この実施の形態においては、拡散層８が、不純物濃度の低く、接合深さの浅いエクステンション１０と、不純物濃度の高く、接合深さの深いソース・ドレイン１２とから形成されている場合について説明した。しかし、この発明は、これに限るものではなく、例えば、不純物濃度や、深さの異ならないものであってもよい。この場合には、例えば、実施の形態において説明したのと同様に、Ｇｅイオンを注入した後、ゲート電極５２等をスリミングして、幅の狭いゲート電極２２をマスクとして、一度のイオン注入で、非晶質層５４より深くまで拡散層が形成される条件で、Ｂイオンを注入すればよい。このようにすれば、非晶質層５４と、拡散層との界面に形成される２次欠陥部を、拡散層内に取り込むことができる。
【００４３】
また、この実施の形態においては、非晶質層１４形成のため、Ｇｅイオンを用いたが、この発明は、Ｇｅを注入する場合に限るものではなく、例えば、Ｓｉ等を用いるものであってもよい。また、拡散層８形成のため、Ｂイオンを注入したが、この発明はＢイオンに限るものではなく、他のｐ型のイオンを注入するものであってもよい。
【００４４】
また、この実施の形態においては、Ｇｅイオン注入のためのマスクとなるゲート電極５２の幅を、１４０ｎｍとし、エクステンション１０形成のためのイオン注入時にマスクとなるゲート電極２２の幅を６０ｎｍとし、更に、ソース・ドレイン１２形成のためのイオン注入のマスクとなるサイドウォール２４と、ゲート電極２２との幅を１００ｎｍとして説明した。これは、９０ｎｍ技術ノードを考慮に入れた値である。しかし、この発明は、この幅に限るものではなく、Ｇｅイオン注入のマスクが、拡散層形成のマスクの幅より長いものであれば良く、好適には、このマスクの幅が、片側ずつ、それぞれ、約２０ｎｍ以上あるものがよい。また、この実施の形態のように、拡散層８を、接合の浅いエクステンション１０と、深いソース・ドレイン１２とで形成する場合には、Ｇｅイオン注入のためのマスク幅を最も長く、エクステンション１０形成のためのマスク幅を最も短くし、ソース・ドレイン形成のためのマスク幅は、中間の長さとすればよい。
【００４５】
また、エクステンション１０用のＢイオン注入後に、ＳＰＥによる低温アニールを行う場合について説明した。しかし、この発明において、ダメージ回復は、ＳＰＥに限るものではなく、例えば、フラッシュランプアニール等の極短時間のアニールを行うものであってもよい。また、２次欠陥部１４は、最終的に、拡張層８内部に取り込まれるため、場合によっては、この熱処理工程を行わないものであってもよい。
【００４６】
また、この実施の形態においては、半導体装置１００がＰＭＯＳＦＥＴである場合について説明した。しかし、この発明は、ＰＭＯＳに限るものではなく、例えばＮＭＯＳや、他のＭＩＳ等の半導体装置であってもよい。例えば、ＮＭＯＳを形成する場合には、ｐ型のＷＥＬＬを形成し、Ｂイオン注入の変わりに、ＰやＡｓ等のｎ型のイオンを注入すればよい。また、この発明は、例えば、半導体装置の他の部分において、極浅ｐｎ接合を実現する必要がある場合に適用することもできる。
【００４７】
この発明において、各部材の形成材料や形成方法、あるいは膜厚や注入量や熱処理温度等の条件は、この実施の形態において説明したものに限るものではない。各部材の形成材料等は、この発明の範囲内において、各部材の機能を発揮できるものを選択すればよく、その形成方法や、条件は、材料に応じて適切なものを選択すればよい。
【００４８】
なお、例えば、実施の形態において、ステップＳ６〜Ｓ１４を実行することにより、この発明のマスクパターン形成工程が実行される。また、例えば、ステップＳ１６、Ｓ１８を実行することにより、この発明の非晶質層形成工程、エッチング工程が実行される。また、例えば、ステップＳ２０〜Ｓ２８を実行することにより、この発明の拡散層形成工程が実行され、ステップＳ２０〜Ｓ２２を実行することにより、エクステンション形成工程が、ステップＳ２４を実行することにより、サイドウォール形成工程が、ステップＳ２６、Ｓ２８を実行することにより、ソース・ドレイン形成工程が、それぞれ実行される。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、非晶質層を形成した後、マスクパターンをエッチングしてその幅を狭めて、これをマスクとして拡散層形成用のイオン注入を行う。従って、非晶質層と、拡散層との境界部に発生される２次欠陥部を、拡散層内に取り込むことができる。従って、拡散層の外側を覆うように形成される空乏層と、２次欠陥部との接触を抑えることができる。これにより、半導体装置のリーク電流を防止することができ、かつ、浅接合を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の各層の不純物濃度の分布を説明するためのグラフ図である。
【図３】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【図４】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【図７】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【符号の説明】
１００ 半導体装置
２ Ｓｉ基板
４ ＳＴＩ（素子分離領域）
６ ＷＥＬＬ
８ 拡散層
１０ エクステンション
１２ ソース・ドレイン
１４ ２次欠陥部
１６ 空乏層
２０ ゲート絶縁膜（ＳｉＯＮ膜）
２２ ゲート電極（Ｐｏｌｙ−Ｓｉ膜）
２４ サイドウォール
３０ 層間絶縁膜
３２ コンタクトプラグ
３４ 配線金属
４２ ＳｉＯＮ膜
４４ Ｐｏｌｙ−Ｓｉ膜
４６ レジストパターン
５０ ゲート絶縁膜
５２ ゲート電極
５４ 非晶質層
【発明の属する技術分野】
この発明は、半導体装置及び半導体装置の製造方法に関する。更に、具体的には、拡散層を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化、高集積化に伴い、１の半導体装置内に、複数のトランジスタを形成する必要が生じている。しかし、単にトランジスタの数を増加させただけでは、消費電力が増加してしまう。このため、個々のトランジスタに印加する電圧を低下させる必要がある。また、印加電圧を低くしても、スイッチング速度が低下しないようにするため、個々のトランジスタのゲート長の縮小が必要となる。
【０００３】
しかし、ゲート長の短いトランジスタでは、しきい電圧のロールオフ現象が著しい。このため、ロールオフ現象に対する対策として、ソース・ドレイン・エクステンションの浅接合化が進められている。例えば、６５ｎｍ技術ノードのＣＭＯＳトランジスタでは、ゲート長が、３２ｎｍ、ソース・ドレイン・エクステンションの接合深さが１０〜１７ｎｍという値がＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により推奨されている。
【０００４】
このような極浅接合としては、一般に、ＳＰＥ（固相エピタキシャル；Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）接合が提案されている。このＳＰＥによる極浅接合は、以下のような方法により実現される。
【０００５】
まず、素子分離領域、ＷＥＬＬ等の形成された基板に、ゲート絶縁膜、ゲート電極を形成する。その後、ゲート電極と、ゲート絶縁膜とをマスクとして、ＧｅまたはＳｉイオンを注入し、基板表面に非晶質層を形成する。その後、Ｂイオン等を注入して、エクステンションを形成する。更に、サイドウォールを形成し、再び、Ｂイオン等の注入を行い、ソース・ドレインを形成する。
【０００６】
この浅接合の形成方法においては、Ｂイオン注入前に、予めＧｅイオン等を注入して非晶質層を形成している。これにより、Ｂイオンを注入するときの注入エネルギーをある程度抑えて、Ｂイオンの飛程を小さくすることができ、また、エクステンション形成時の注入イオンによるチャネリングを防止することができる。
【０００７】
また、Ｂイオン注入によるダメージ回復には、ある程度の高温以上のアニールが必要となる。しかし、高温アニールを行うと、接合が延びて深くなり、浅い接合の実現ができなくなってしまう。従って、極浅接合の形成の場合、低温アニール、短時間アニールを採用し、浅い接合の実現を優先している。このため、ダメージ回復は、不十分となり、エクステンション形成のためのイオンの注入飛程位置付近に、２次欠陥部が残存することとなる。
【０００８】
一方、エクステンション、ソース・ドレインと、基板との接合部には、空乏層が生じている。この空乏層は、基板と、エクステンション、ソース・ドレインとの不純物濃度に比して低いため、エクステンション、ソース・ドレインの外側に、基板側に広がる形で形成される。この空乏層と、上述の２次欠陥部とが接すると、接合リーク電流が発生してしまう。
【０００９】
そこで、２次欠陥部と、空乏層との接触を防止するため、エクステンション形成用のＢイオン等の注入の際、非晶質層より深くなるように、Ｂイオンを注入する方法が考えられている。このようにすれば、エクステンション底部における２次欠陥部は、エクステンション内に取り込まれ、空乏層と、２次欠陥部との接触をある程度抑えられるものと考えられる（例えば、特許文献１参照。）。
【００１０】
【特許文献１】
特開平１０−４１２４０号公報
【００１１】
【発明が解決しようとする課題】
しかし、このように、エクステンション、ソース・ドレイン形成のためのイオン注入を深くするようにしても、チャネル領域付近、即ち、基板のゲート絶縁膜下方付近において、２次欠陥部と、空乏層との接触が考えられる。このため、この部分においては、リーク電流の発生を抑えることができない。
【００１２】
そこで、この発明は、上述の問題を解決し、極浅接合を実現しつつ、２次欠陥部と、空乏層との接触によるリーク電流を抑えることができる改良した半導体装置及び半導体装置の製造方法を提案するものである。
【００１３】
【課題を解決するための手段】
従って、この発明における半導体装置は、基板と、
前記基板内に形成された拡散層と、
前記拡散層内に形成された２次欠陥部と、
前記基板内に、前記拡散層の外側を囲むように形成された空乏層と、
前記基板上の、前記拡散層の間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えるものである。
【００１４】
また、この発明における半導体装置の製造方法は、基板にマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンをマスクとして、イオンを注入し、非晶質層を形成する非晶質層形成工程と、
前記マスクパターンの幅を狭めるエッチングを行うエッチング工程と、
幅の狭くなった前記マスクパターンをマスクとして、イオン注入を行い、拡散層を形成する拡散層形成工程と、
を備えるものである。
【００１５】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１６】
実施の形態．
図１は、この発明における半導体装置１００を説明するための断面模式図である。また、図２は、半導体装置１００の各層の不純物注入分布を示すグラフ図である。
半導体装置１００は、ｐチャネルＭＯＳＦＥＴである。
【００１７】
図１に示すように、半導体装置１００において、Ｓｉ基板２には、素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４が形成され、ＳＴＩ４に区画された活性領域には、ＷＥＬＬ６が形成されている。
【００１８】
また、Ｓｉ基板２の表面付近には、Ｂイオン等のｐ型不純物が注入された拡散層８が形成されている。拡散層８は、エクステンション１０と、ソース・ドレイン１２とにより構成される。図１、２に示すように、エクステンション１０は、接合深さが２０ｎｍ〜３０ｎｍ程度と比較的浅く、また、比較的不純物濃度の低い低濃度不純物拡散層である。また、ソース・ドレイン１２は、エクステンション１０に比して、接合深さが５０ｎｍ〜８０ｎｍ程度と深く、また、比較的不純物濃度の高い高濃度不純物拡散層である。
【００１９】
エクステンション１０の接合深さ２０ｎｍ〜３０ｎｍ程度の位置、即ち、エクステンション１０形成の際に注入されるイオンの飛程（ＲＰ）位置付近に、エクステンション１０と、ソース・ドレイン１２とにより内部に取り込まれるようにして、２次欠陥部１４が形成されている。
更に、エクステンション１０、ソース・ドレイン１２からなる拡散層８の外側を覆うように、Ｓｉ基板２側に、空乏層１６が形成されている。
【００２０】
Ｓｉ基板２上の、ソース・ドレイン１２間のチャネル部分には、ＳｉＯＮからなるゲート絶縁膜２０が形成されている。また、ゲート絶縁膜２０上には、Ｐｏｌｙ−Ｓｉからなるゲート電極２２が形成されている。ゲート絶縁膜２０、ゲート電極２２の幅は、約６０ｎｍ程度である。更に、ゲート絶縁膜２０と、ゲート電極２２との側面部には、サイドウォール２４が形成されている。サイドウォール２４の幅は、片側において最大で、８０ｎｍ程度である。
【００２１】
また、ゲート絶縁膜２０と、ゲート電極２２と、サイドウォール２４とを埋め込むようにして、Ｓｉ基板２上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、その表面から、Ｓｉ基板２表面のソース・ドレイン１２表面にまで貫通するコンタクトプラグ３２が形成されている。また、層間絶縁膜３０表面、かつ、コンタクトプラグ３２上には、金属配線３４が形成されている。
【００２２】
上述したように、２次欠陥部１４は、エクステンション１０と、ソース・ドレイン１２とからなる拡散層８の内部に形成されている。また、空乏層１６は、拡散層８より外側を囲むように形成されている。従って、この半導体装置１００においては、２次欠陥部１４と、空乏層１６とが直接接触することがない。
【００２３】
図３は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図４〜図７は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図７を用いて、この発明の実施の形態における半導体装置の製造方法について説明する。
【００２４】
まず、図４に示すように、Ｓｉ基板２上に、ＳＴＩ４を形成する（ステップＳ２）。ＳＴＩ４は、Ｓｉ基板２に、比較的浅い溝を形成した後、この溝に、ＳｉＯ２を埋め込むことにより形成される。その後、ＳＴＩ４で分離された領域に、ＷＥＬＬ６を形成する（ステップＳ４）。ここでは、半導体装置１００がＰＭＯＳＦＥＴであるため、ｎ型の不純物を注入する。
【００２５】
次に、Ｓｉ基板２上に、ＳｉＯＮ膜４２を形成する（ステップＳ６）。ＳｉＯＮ膜４２は、後のエッチングによりゲート絶縁膜２０となる材料膜である。ここでは、ＳｉＯＮ膜４２は、Ｓｉ基板２を、Ｎ雰囲気下で酸化することにより形成する。
【００２６】
次に、ＳｉＯＮ膜４２上に、Ｐｏｌｙ−Ｓｉ膜４４を形成する（ステップＳ８）。Ｐｏｌｙ−Ｓｉ膜４４は、その後の加工により、ゲート電極２２となる材料膜である。Ｐｏｌｙ−Ｓｉ膜４４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
【００２７】
次に、Ｐｏｌｙ−Ｓｉ膜４４上にレジストパターン４６を形成する（ステップＳ１０）。レジストパターンは、Ｐｏｌｙ−Ｓｉ膜４４上に、レジストを塗布した後、露光、下像処理を施すことにより形成される。レジストパターン４６は、Ｐｏｌｙ−Ｓｉ膜４４のゲート電極２２となる部分を覆うゲート電極２２加工用のマスクパターンである。但し、レジストパターン４６の幅は、最終的に形成されるゲート電極２０の幅よりも広く、１４０ｎｍ程度である。
【００２８】
次に、図５に示すように、レジストパターン４６をマスクとして、エッチングを行う（ステップＳ１２）。これにより、Ｐｏｌｙ−Ｓｉ膜４４が、レジストマスク４６と同様に１４０ｎｍ程度の幅にエッチングされ、ゲート電極５２が形成される。ゲート電極５２は、最終的に形成されるゲート絶縁膜２０の幅（６０ｎｍ程度）より広くなっている。その後、ゲート電極５２をマスクにＳｉＯＮ膜４２のウエットエッチングを行い（ステップＳ１４）、ＳｉＯＮ膜４２の表面に露出する部分を除去し、ゲート電極５２と同じ幅（１４０ｎｍ程度）のゲート絶縁膜５０に加工する。
【００２９】
次に、Ｇｅイオンの注入を行う（ステップＳ１６）。ここでは、図２に示すような不純物濃度の分布を示すように、１５ｋｅＶ程度の注入エネルギーで、ドーズ量６Ｅ１４ｃｍ−２程度のＧｅイオンを、ゲート電極５０をマスクとして、注入する。これにより、図５に示すように、深さ３０ｎｍ〜６０ｎｍ程度の非晶質層５４が形成される。
【００３０】
次に、ゲート絶縁膜５０及びゲート電極５２のエッチングによりゲートスリミングを行う（ステップＳ１８）。これにより、ゲート絶縁膜５０、ゲート電極５２は、片側４０ｎｍ程度ずつ両側がエッチングされて、６０ｎｍ程度の幅のゲート絶縁膜２０、ゲート電極２２が形成される。
【００３１】
次に、スリミングされたゲート電極２０をマスクとして、Ｂイオンの注入を行う（ステップＳ２０）。ここでは、２００〜３００ｅＶ以下の極低加速エネルギーで、ドーズ量２Ｅ１５ｃｍ−２程度のＢイオンを注入する。これにより、図６に示すように、接合深さ２０ｎｍ〜３０ｎｍ程度の浅いエクステンション１０が形成される。また、ここで、エクステンション１０と、非晶質層５４との境界部付近、即ち、エクステンション形成用のＢイオンの飛程（ＲＰ）位置付近には、２次欠陥部１４が発生する。
【００３２】
次に、ダメージ回復のため、アニールを行う（ステップＳ２２）。ここでは、ＳＰＥ（Ｓｏｌｉｄ Ｅｐｉｔａｘｉａｌ；固相エピタキシャル）による６５０℃程度の低温アニールを行う。これにより、エクステンション１０の延びを抑制して、極浅接合を確保することができる。
【００３３】
また、低温アニールであるため、２次欠陥部１４は、完全には解消せず、エクステンション１０と、非晶質層５４との境界部付近には、未だに、２次欠陥部１４が残存する状態となっている。しかし、非晶質層５４の形成の際には、幅の広いゲート電極５２をマスクとし、エクステンション１０形成用のＢイオン注入の際は、幅の狭いゲート電極２２をマスクとしている。この両マスクは、両側にそれぞれ、４０ｎｍ程度ずつの差があるため、幅の狭いゲート電極２２直下付近には、非晶質層５４が形成されず、エクステンション１０のみが形成された状態となっている。即ち、ゲート電極２２直下付近においては、エクステンション１０の内側に非晶質層５４が取り込まれた状態となっている。従って、エクステンション１０と、非晶質層５４との界面に形成される２次欠陥部１４も、ゲート電極２２直下付近より外側の非晶質層５４内にのみ発生した状態となっている。
【００３４】
次に、図７に示すように、ゲート電極２２とゲート絶縁膜２０との側面に、サイドウォール２４を形成する（ステップＳ２４）。ここでは、サイドウォール２４は、先ず、ゲート電極２２と、ゲート絶縁膜２０とを埋め込むようにして、Ｓｉ基板２上に、ＳｉＮ膜を形成した後、これをエッチバックすることにより形成する。サイドウォール２４の幅は２０ｎｍ程度である。従って、ゲート電極２２と、その両端のサイドウォール２４とをあわせると、幅１００ｎｍ程度となる。この幅は、スリミング前のＧｅイオン注入に用いるゲート電極５２の幅（１４０ｎｍ）よりは狭く、両側に、それぞれ２０ｎｍずつの差が存在する。
【００３５】
次に、ゲート電極２２と、サイドウォール２４とをマスクとして、Ｂイオンの注入を行う（ステップＳ２６）。ここでは、５ＫｅＶの加速エネルギーで、深さ５０ｎｍ程度と比較的深くに、ドーズ量１Ｅ１５ｃｍ−２程度のＢイオンを注入する。これにより、深いソース・ドレイン領域１２を形成する。
【００３６】
Ｂイオンは、エクステンション１０形成用のイオン注入時よりも大きなエネルギーで注入され、従って、エクステンション１０形成の際のイオンの飛程（ＲＰ）より深い位置までイオン注入される。従って、これにより、イオンの飛程（ＲＰ）に形成された２次欠陥部１４は、完全に、エクステンション１０及びソース・ドレイン１２からなる拡散層８内部に取り込まれた状態となる。
【００３７】
また、Ｂ注入の際に用いられるマスクは、ゲート電極２２と、サイドウォール２４である。この幅（１００ｎｍ程度）は、非晶質層５４形成の際にマスクとして用いられるゲート電極５２の幅（１４０ｎｍ程度）よりも狭くなっている。従って、ゲート電極２２直下付近においても、２次欠陥部１４は、拡散層８内部に取り込まれた状態となっている。
【００３８】
また、エクステンション１０とソース・ドレイン１２からなる拡散層８の外側には、同時に、空乏層１６が形成される。エクステンション１０とソース・ドレイン１２との不純物濃度は、Ｓｉ基板２の不純物濃度よりも高いことから、空乏層１６は、拡散層８よりＳｉ基板２側へ大きく広がるように形成される。従って、２次欠陥部１４は、空乏層１６側に突き出ることなく、拡散層内部に取り込まれたままの状態が保たれている。
【００３９】
次に、活性化のためのアニールを行う（ステップＳ２８）。ここでは、９００℃以下の温度で、短時間のアニールを行う。
【００４０】
その後、ゲート絶縁膜２０、ゲート電極２２、サイドウォール２４を埋め込むようにして、Ｓｉ基板２上に層間絶縁膜３０を形成する（ステップＳ３０）。次に、コンタクトプラグ３２を形成する（ステップＳ３２）。コンタクトプラグ３２は、層間絶縁膜３０に、ソース・ドレイン１２に達する貫通孔を形成し、これにＷを埋め込み、平坦化を行うことにより形成する。また、層間絶縁膜３０表面、かつ、コンタクトプラグ３２上に、金属配線を形成する（ステップＳ３４）。
これにより、図１に示すように、半導体装置１００を得ることができる。
【００４１】
以上説明したように、この実施の形態においては、浅接合実現のための、プリアモルファス注入（ステップＳ１６）を、比較的幅の太いゲート電極５２をマスクとして行う。一方、エクステンション１０形成のためのＢイオン注入（ステップＳ２０）を、幅の狭いゲート電極２２をマスクとして行う。更に、ソース・ドレイン１２形成のためのＢイオン注入（ステップＳ２６）を、ゲート電極５２より幅の狭いゲート電極２２と、サイドウォール２４とをマスクとして行う。従って、非晶質層５０と、エクステンション１０との境界付近に形成される２次欠陥部１４を、完全に、拡散層８内部に取り込むことができる。従って、拡散層８の外側に形成される空乏層１６と、２次欠陥部１４との接触を防止することができる。このようにして、半導体装置１００においては、浅接合を実現しつつ、低温処理によっても、リーク電流を抑えることができる。
【００４２】
なお、この実施の形態においては、拡散層８が、不純物濃度の低く、接合深さの浅いエクステンション１０と、不純物濃度の高く、接合深さの深いソース・ドレイン１２とから形成されている場合について説明した。しかし、この発明は、これに限るものではなく、例えば、不純物濃度や、深さの異ならないものであってもよい。この場合には、例えば、実施の形態において説明したのと同様に、Ｇｅイオンを注入した後、ゲート電極５２等をスリミングして、幅の狭いゲート電極２２をマスクとして、一度のイオン注入で、非晶質層５４より深くまで拡散層が形成される条件で、Ｂイオンを注入すればよい。このようにすれば、非晶質層５４と、拡散層との界面に形成される２次欠陥部を、拡散層内に取り込むことができる。
【００４３】
また、この実施の形態においては、非晶質層１４形成のため、Ｇｅイオンを用いたが、この発明は、Ｇｅを注入する場合に限るものではなく、例えば、Ｓｉ等を用いるものであってもよい。また、拡散層８形成のため、Ｂイオンを注入したが、この発明はＢイオンに限るものではなく、他のｐ型のイオンを注入するものであってもよい。
【００４４】
また、この実施の形態においては、Ｇｅイオン注入のためのマスクとなるゲート電極５２の幅を、１４０ｎｍとし、エクステンション１０形成のためのイオン注入時にマスクとなるゲート電極２２の幅を６０ｎｍとし、更に、ソース・ドレイン１２形成のためのイオン注入のマスクとなるサイドウォール２４と、ゲート電極２２との幅を１００ｎｍとして説明した。これは、９０ｎｍ技術ノードを考慮に入れた値である。しかし、この発明は、この幅に限るものではなく、Ｇｅイオン注入のマスクが、拡散層形成のマスクの幅より長いものであれば良く、好適には、このマスクの幅が、片側ずつ、それぞれ、約２０ｎｍ以上あるものがよい。また、この実施の形態のように、拡散層８を、接合の浅いエクステンション１０と、深いソース・ドレイン１２とで形成する場合には、Ｇｅイオン注入のためのマスク幅を最も長く、エクステンション１０形成のためのマスク幅を最も短くし、ソース・ドレイン形成のためのマスク幅は、中間の長さとすればよい。
【００４５】
また、エクステンション１０用のＢイオン注入後に、ＳＰＥによる低温アニールを行う場合について説明した。しかし、この発明において、ダメージ回復は、ＳＰＥに限るものではなく、例えば、フラッシュランプアニール等の極短時間のアニールを行うものであってもよい。また、２次欠陥部１４は、最終的に、拡張層８内部に取り込まれるため、場合によっては、この熱処理工程を行わないものであってもよい。
【００４６】
また、この実施の形態においては、半導体装置１００がＰＭＯＳＦＥＴである場合について説明した。しかし、この発明は、ＰＭＯＳに限るものではなく、例えばＮＭＯＳや、他のＭＩＳ等の半導体装置であってもよい。例えば、ＮＭＯＳを形成する場合には、ｐ型のＷＥＬＬを形成し、Ｂイオン注入の変わりに、ＰやＡｓ等のｎ型のイオンを注入すればよい。また、この発明は、例えば、半導体装置の他の部分において、極浅ｐｎ接合を実現する必要がある場合に適用することもできる。
【００４７】
この発明において、各部材の形成材料や形成方法、あるいは膜厚や注入量や熱処理温度等の条件は、この実施の形態において説明したものに限るものではない。各部材の形成材料等は、この発明の範囲内において、各部材の機能を発揮できるものを選択すればよく、その形成方法や、条件は、材料に応じて適切なものを選択すればよい。
【００４８】
なお、例えば、実施の形態において、ステップＳ６〜Ｓ１４を実行することにより、この発明のマスクパターン形成工程が実行される。また、例えば、ステップＳ１６、Ｓ１８を実行することにより、この発明の非晶質層形成工程、エッチング工程が実行される。また、例えば、ステップＳ２０〜Ｓ２８を実行することにより、この発明の拡散層形成工程が実行され、ステップＳ２０〜Ｓ２２を実行することにより、エクステンション形成工程が、ステップＳ２４を実行することにより、サイドウォール形成工程が、ステップＳ２６、Ｓ２８を実行することにより、ソース・ドレイン形成工程が、それぞれ実行される。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、非晶質層を形成した後、マスクパターンをエッチングしてその幅を狭めて、これをマスクとして拡散層形成用のイオン注入を行う。従って、非晶質層と、拡散層との境界部に発生される２次欠陥部を、拡散層内に取り込むことができる。従って、拡散層の外側を覆うように形成される空乏層と、２次欠陥部との接触を抑えることができる。これにより、半導体装置のリーク電流を防止することができ、かつ、浅接合を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の各層の不純物濃度の分布を説明するためのグラフ図である。
【図３】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【図４】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【図６】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【図７】この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。
【符号の説明】
１００ 半導体装置
２ Ｓｉ基板
４ ＳＴＩ（素子分離領域）
６ ＷＥＬＬ
８ 拡散層
１０ エクステンション
１２ ソース・ドレイン
１４ ２次欠陥部
１６ 空乏層
２０ ゲート絶縁膜（ＳｉＯＮ膜）
２２ ゲート電極（Ｐｏｌｙ−Ｓｉ膜）
２４ サイドウォール
３０ 層間絶縁膜
３２ コンタクトプラグ
３４ 配線金属
４２ ＳｉＯＮ膜
４４ Ｐｏｌｙ−Ｓｉ膜
４６ レジストパターン
５０ ゲート絶縁膜
５２ ゲート電極
５４ 非晶質層
Claims (7)
- 基板と、
前記基板内に形成された拡散層と、
前記拡散層内に形成された２次欠陥部と、
前記基板内に、前記拡散層の外側を囲むように形成された空乏層と、
前記基板上の、前記拡散層に挟まれた部分に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする半導体装置。 - 前記拡散層は、比較的接合深さの浅いエクステンションと、比較的接合深さの深いソース・ドレインとを含み、
前記２次欠陥部は、前記エクステンション形成のために注入するイオンの飛程位置付近に形成されていることを特徴とする請求項１に記載の半導体装置。 - 基板にマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンをマスクとして、イオンを注入し、非晶質層を形成する非晶質層形成工程と、
前記マスクパターンの幅を狭めるエッチングを行うエッチング工程と、
幅の狭くなった前記マスクパターンをマスクとして、イオン注入を行い、拡散層を形成する拡散層形成工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記エッチング工程前のマスクパターンの幅と、前記エッチング工程後のマスクパターンとの幅は、片側において、２０ｎｍ以上の差があることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記マスクパターンは、ゲート絶縁膜と、ゲート電極とからなることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記拡散層形成工程は、
前記マスクパターンをマスクとして、前記２次欠陥部よりも浅い位置にイオン注入を行い、エクステンションを形成するエクステンション形成工程と、
前記マスクパターンの側部に、サイドウォールを形成するサイドウォール形成工程と、
前記サイドウォールと、前記マスクパターンとをマスクとして、前記２次欠陥部よりも深い位置までイオンを注入し、ソース・ドレインを形成するソース・ドレイン形成工程と、
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記サイドウォールと、前記エッチング後のマスクパターンとを合わせた幅は、前記エッチング前のマスクパターンの幅よりも狭いことを特徴とする請求項６に記載の半導体装置の製造方法。
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- 2003-06-10 JP JP2003165718A patent/JP2005005405A/ja active Pending
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